JPS63211408A - Digital servo-device - Google Patents
Digital servo-deviceInfo
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- JPS63211408A JPS63211408A JP62045869A JP4586987A JPS63211408A JP S63211408 A JPS63211408 A JP S63211408A JP 62045869 A JP62045869 A JP 62045869A JP 4586987 A JP4586987 A JP 4586987A JP S63211408 A JPS63211408 A JP S63211408A
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Landscapes
- Control Of Velocity Or Acceleration (AREA)
- Control Of Electric Motors In General (AREA)
Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明Ｆ！、、ビデオテープレコーダ（Ｖ’ｒＲ）等に
おけるキャプスタンモータ、シリンダモータの回転を制
御するためのデジタルサーボ装置に関する。[Detailed description of the invention] (a) Industrial application field This invention F! The present invention relates to a digital servo device for controlling the rotation of a capstan motor and a cylinder motor in a video tape recorder (V'rR) and the like.
（ロ）従来の技術
ＶＴＲにおけるキャプスタンモータ、シリンダモータは
、その回転を正確にするため、又、所定の位相関係でも
って回転せしめるために、速度制御及び位相制御が行な
われる。(B) Prior Art The capstan motor and cylinder motor in a VTR are subject to speed control and phase control in order to ensure accurate rotation and to rotate with a predetermined phase relationship.
ところで、上記の制御を行なうサーボ装置にはアナログ
方式とデジタル方式がある。アナログ方式は、回路形式
が簡単ではあるが、電源電圧、温度の変化や、経時変化
より影響を受けやすいという欠点がある。Incidentally, there are two types of servo devices that perform the above-mentioned control: analog systems and digital systems. Although the analog method has a simple circuit format, it has the disadvantage of being easily affected by changes in power supply voltage, temperature, and changes over time.
デジタル方式のサーボ装置は、クロック信号とカウンタ
等で構成されているため、上述の欠点がない。そこで最
近は、デジタル集積回路（ＩＣ）を利用することで、よ
く利用される様になっている。A digital servo device is composed of a clock signal, a counter, etc., and therefore does not have the above-mentioned drawbacks. Therefore, recently, digital integrated circuits (ICs) have been increasingly used.
第２図はデジタルサーボ用に開発されたＩＣ（ＬＣ７４
１５）を利用したサーボ装置の一部を示す図である。こ
のＩＣでは、速度エラー信号及び位相エラー信号を夫々
Ｄ／Ａ変換でアナログ信号に変換した上で出力し、ＩＣ
の外部で加算し、増幅器１２で適宜増幅した制御信号を
モータの駆動回路に印加する様にしている〔三洋テクニ
カルレビューＶＯＬ、１７ム２ ＡＵＧ、ｌ ９８５．
ＰＰ、４５〜５０〕。Figure 2 shows an IC (LC74) developed for digital servos.
15) is a diagram illustrating a part of a servo device using. In this IC, the speed error signal and phase error signal are each converted into analog signals by D/A conversion, and then output.
The control signal is added externally and suitably amplified by the amplifier 12, and then applied to the motor drive circuit [Sanyo Technical Review VOL, 17 M2 AUG, l 985.
PP, 45-50].
しかしながら、ＩＣ内にＤ／Ａ変換回路＋８１ ｆ９１
’ｅ備えていて、ＩＣの外部で位相エラー信号と速度
エラー信号の加算を行なう構成では、Ｄ／Ａ変換器によ
って出力エラー信号のビット数が制限されると、サーボ
系の引き込み、保持範囲が狭くなってしまうことがある
。However, there is a D/A conversion circuit +81 f91 in the IC.
In a configuration in which the phase error signal and speed error signal are added outside the IC, if the number of bits of the output error signal is limited by the D/A converter, the pull-in and holding range of the servo system will be limited. It may become narrow.
デジタルサーボの場合、クロック信号を計数するカクン
タを利用してＦＧ信号周期や、基準信号おいて、（ＴＤ
）はバイアス期間、（Ｔ８）はロックレンジである。こ
のエラー信号の振幅は出力ビツト数（ｎ）で定まり、最
小値は０、最大値は（２−１）となる。そして時間軸方
向の最小分解能はクロック信号周期で規定されるから、
出力ビツト数（ｎ）が定まると、ロックレンジ（Ｔ８）
は一義的に定まる。例えば、クロック信号周期が１７ｓ
ｅｃでｎ＝１０のときＴ８はｌ Ｏ２４ｐｓｅｃとなる
。In the case of digital servo, the FG signal period and reference signal are determined by using a kakunta that counts the clock signal (TD
) is the bias period, and (T8) is the lock range. The amplitude of this error signal is determined by the number of output bits (n), with the minimum value being 0 and the maximum value being (2-1). And since the minimum resolution in the time axis direction is defined by the clock signal period,
Once the number of output bits (n) is determined, the lock range (T8)
is uniquely determined. For example, if the clock signal period is 17 seconds
When n=10 in ec, T8 becomes lO24 psec.
時間軸上の精度の点＄らクロック信号の周波数を低下さ
せることはできない。従って、ロックレンジ（Ｔｓ）は
出力ビツト数（ｎ）が大きいほど広くすることができる
ことになる。The frequency of the clock signal cannot be lowered due to the accuracy on the time axis. Therefore, the lock range (Ts) can be made wider as the number of output bits (n) becomes larger.
ところが、デジタルサーボ用ＩＣにＤ／Ａ変換回路を設
ける場合、出力ビツト数が制限されてしまう。Ｒ−２Ｒ
型のＤ／Ａ変換回路を内蔵するものでは、ビット数を多
くするとコストが高くなってしまうからである。ＰＷＭ
によるＤ／Ａ変換回路では、ビット数を多くすると、出
力信号の一周期が長ぐなシ、平滑のためのフィルタ一時
定数が大きくなり、サーボに影響を与えるおそれがある
。However, when a digital servo IC is provided with a D/A conversion circuit, the number of output bits is limited. R-2R
This is because in a device with a built-in type D/A conversion circuit, increasing the number of bits increases the cost. PWM
In the D/A conversion circuit according to the above, if the number of bits is increased, one cycle of the output signal becomes longer and the filter temporary constant for smoothing becomes larger, which may affect the servo.
（ハ）発明が解決しようとする問題点
本発明は、引き込み保持範囲を広くすることのできるデ
ジタルサーボ装置を提供することを目的とするものであ
る。(c) Problems to be Solved by the Invention It is an object of the present invention to provide a digital servo device that can widen the pulling and holding range.
に）問題点を解決するための手段
本発明では、デジタル的に作成された速度エラー信号と
位相エラー信号を夫々の変換ゲインが十分低い状態で加
算した上で、外部のアンプが不必要なゲインにまで、デ
ジタル的に増幅し、集積化されたデジタルサーボ装置か
ら出力する。In the present invention, the speed error signal and the phase error signal created digitally are added together with their respective conversion gains sufficiently low, and then an external amplifier removes unnecessary gain. is digitally amplified and output from an integrated digital servo device.
（ホ）作 用
位相系、速度系を合せたサーボの引き込み範囲は１位相
エラー信号と速度エラー信号を加算する時点での夫々の
変換ゲインで定まり、加算部での夫々の変換ゲインが低
いほど、全体の引き込み、保持範囲が広くとれる。そこ
で、位相エラー信号と速度エラー信号の夫々の変換ゲイ
ンが十分低い状態で加算し、その後デジタル的に増幅し
てデジタルサーボ装置より出力するので、引き込み保持
範囲の広いデジタルサーボ装置を実現することかでさる
〇
（へ）実施例
以下、図面に従い本糺明の実施例を説明する。(E) The pull-in range of the servo, which includes the action phase system and speed system, is determined by the conversion gain of each at the time of adding the 1-phase error signal and speed error signal, and the lower the conversion gain of each in the addition section, the lower the , the overall retraction and retention range can be widened. Therefore, it is possible to realize a digital servo device with a wide pull-in/holding range by adding the phase error signal and speed error signal while their respective conversion gains are sufficiently low, and then digitally amplifying them and outputting them from the digital servo device. EXAMPLE Hereinafter, an example of this test will be described with reference to the drawings.
実施例として、ＶＴＲのシリンダサーボ装置について、
説明する。この装置はワンチップマイクロコンピュータ
ＣＨＤ６８０５Ｚ）により構成されている。As an example, regarding a cylinder servo device of a VTR,
explain. This device is composed of a one-chip microcomputer (CHD6805Z).
マイクロコンピュータ■には第８図の如＜、ＣＰＵ（２
１）、１（ＯＭ（２２、レジスタ（又はＲＡＭ）（至）
。The microcomputer ■ has a CPU (2 CPUs) as shown in Figure 8.
1), 1(OM(22, register (or RAM) (to)
.
入出力ボート（２似第１タイマカウンタＣ眠第２タイマ
カウンタ（レファレンスカウンタ）（支）等を有する。It has an input/output board (2-like first timer counter, second timer counter (reference counter) (support), etc.).
第８図はシリンダモータ用マイクロコンピュータであっ
て、シリンダモータのＦＧ倍信号インプットキャプチャ
割シ込み端子端に、垂直同期信号がマスク可能な割り込
み端子（ハ）に、又シリンダモータのＰＧ倍信号ノンマ
スカラブル割り込み端子端に印加されている。又、ＶＴ
Ｒの動作モードを示す信号も供給されている。Figure 8 shows a cylinder motor microcomputer, in which the cylinder motor's FG double signal is input to the input capture interrupt terminal, the vertical synchronization signal is connected to the maskable interrupt terminal (c), and the cylinder motor's PG double signal is connected to the input capture interrupt terminal. Applied to the maskable interrupt terminal. Also, VT
A signal indicating the mode of operation of R is also provided.
入出力ボート＠からはシリンダモータの駆動回路に供給
される制御信号がＤ／Ａ変換回路α市に印加される。A control signal supplied to the cylinder motor drive circuit is applied from the input/output boat to the D/A conversion circuit α.
第１．＄２タイマカウンタ（２３４＠はマイクロコンピ
ュータ■のクロック（４ＭＨｚ）に関連して、１ｐｓｅ
ｃの周期で計数値が変化する。そして第１タイマカウン
タ（ハ）はインプットキャプチャ割り込み関連し、第２
タイマカウンタ（イ）は、設定された数値と計数値が一
致すると割り込みが発生しくカウンタマツチ割り込み）
、リセットされることにより、そのオーバーフローの周
期を変更できる様になっている。1st. $2 timer counter (234@ is related to the clock (4MHz) of the microcomputer ■, 1 pse
The count value changes at a period of c. The first timer counter (c) is related to the input capture interrupt, and the second timer counter (c) is related to the input capture interrupt.
The timer counter (A) generates an interrupt when the set value matches the count value (counter match interrupt).
, by resetting it, the overflow period can be changed.
又、記録時においては第２声イマカウンタ（ハ）のリセ
ットされる。Also, during recording, the second voice imma counter (c) is reset.
次に、位相エラー信号、速度エラー信号の作成について
、第４図〜第７図に従い説明する。位相エラー信号及び
速度エラー信号は共にモータのＦＧ倍信号基づいて作成
される。Next, creation of a phase error signal and a speed error signal will be explained with reference to FIGS. 4 to 7. Both the phase error signal and the speed error signal are created based on the FG multiplied signal of the motor.
ＦＧ倍信号イ）（モータの回転速度に関連する）が立下
がると、インプットキャプチャ割り込みが行なわれる。When the FG multiplier signal (a) (related to the rotational speed of the motor) falls, an input capture interrupt is performed.
つまり、その時の＠１タイマカウンタ四の計数値（ａ）
がまずインプットキャプチャレジスタ（図示せず）に記
憶される。これはＦＧ倍信号イ）の立下り時点において
、マイクロコンピュータ■は何の動作を行なっているか
特定できず、この動作が終了してから第１タイマカウン
タの計数値を記憶したのでは、正確な位相差の測定がで
きないからである。In other words, @1 timer counter 4 count value (a) at that time
is first stored in an input capture register (not shown). This is because it is not possible to determine what operation the microcomputer (■) is performing at the falling edge of the FG multiplier signal (a), and if the count value of the first timer counter is memorized after this operation is completed, the accurate value cannot be determined. This is because the phase difference cannot be measured.
ＦＧ倍信号イ）の立下り時に行なっている動作が終了す
ると、ＦＧ倍信号割り込み処理が行なわれる。When the operation being performed at the falling edge of the FG multiplication signal a) is completed, the FG multiplication signal interrupt processing is performed.
この割り込み処理では、この割り込み処理が開始された
時点で第１タイマカウンタ（ハ）がリセットされ、その
時のタイマデータ（ｂ）２＞”レジスタＲ２に記憶され
るσＤ０又イフィンプツトキャプチャレジスタータｆａ
ｔはレジスタＲ１に、第１タイマカウンタ（ハ）のリセ
ットのタイミングのリファレンスタイマ（至）の計数値
（ｇ）はレジスタＲ５にストアされるＣ７２σも位相基
準（ハ）（リファレンスタイマ（２６）のリセットタイ
ミング〕とＦＧ倍信号立下り（イ）との位相差データ（
Ｔｐ）は上記のデータを用いて次式のように求めること
ができる。In this interrupt processing, the first timer counter (c) is reset at the point when this interrupt processing is started, and the timer data (b) at that time 2>" σD0 stored in register R2 or the effective capture register fa
t is stored in register R1, and the count value (g) of the reference timer (to) at the reset timing of the first timer counter (c) is stored in register R5. Reset timing] and FG double signal falling edge (A) phase difference data (
Tp) can be calculated using the above data as shown in the following equation.
ＴＰ ＝ ｇ−（ｂ−ａ） ・・・
・・・ （１）この位相差データ（ＴＰ ）から位相エ
ラー信号を作成するのは次の様にして行なわれる。に）
に示される様に位相バイアス（ＴＤＰ）、位相ロックレ
ンジ（Ｔ８ Ｆ ）、位相エラー信号（ＤＰＨ）（ｎビ
ット）とすると
この動作については第５図のＱ５〜σ■に示されている
。TP = g-(b-a)...
(1) A phase error signal is created from this phase difference data (TP) as follows. )
Assuming that the phase bias (TDP), phase lock range (T8 F ), and phase error signal (DPH) (n bits) are as shown in FIG. 5, this operation is shown in Q5 to σ■ in FIG.
速度エラー信号は、第１タイマカウンタ＠によって、１
！’Ｇ信号（ａ）（第６図）の周期（ＴＦＧ）ｔ−計測
し、このデータに基づき作成される。速度エラー信号の
場合、ＦＧ倍信号２回の立下シで１個のデータが作成さ
れる。すなわち、第６図に示した様に、ＦＧ倍信号ａ）
の周期（ＴＦＧ）は次式のように求めることができる。The speed error signal is set to 1 by the first timer counter @.
! The period (TFG) t of the 'G signal (a) (FIG. 6) is measured and created based on this data. In the case of a speed error signal, one piece of data is created by two falling edges of the FG multiplication signal. That is, as shown in FIG. 6, the FG multiplied signal a)
The period (TFG) can be determined as follows.
・
’ｌ’ｒｏ ＝ （Ｃ−０）＋（ｂ−ａ ）
−” ｆ３１つ１１）１位相差データ（ＴＰ）ｅ求
める場合と同じようにしてＦＧ倍信号ａ）の立下りのタ
イミングで、インプットキャプチャレジスタに、この立
下りタイミングでの＄１タイマカウンタ（至）の計数値
を記憶せしめる。ＦＧ信号立下シ時点でのマイクロコン
ピュータ■の動作が終了すると、ＦＧ倍信号よる割り込
み動作が行なわれる。そして第７図０９〜の４の動作を
行なうことにより、ＦＧ周期（ＴＦＧ）をマイクロコン
ピュータ動作状態にかかわりなく、正確に計測すること
かできる。・'l'ro = (C-0)+(ba-a)
-” f3 1 11) 1 In the same way as when calculating 1 phase difference data (TP) e, at the falling timing of the FG multiplied signal a), input the $1 timer counter (to ) is stored. When the operation of the microcomputer (2) at the time of the falling edge of the FG signal is completed, an interrupt operation is performed by the FG multiplication signal. Then, by performing the operations in 4 of FIG. The FG period (TFG) can be accurately measured regardless of the operating state of the microcomputer.
第６図に示されている様に、速度バイアス（ＴＤ８）。Velocity bias (TD8) as shown in FIG.
速度ロックレンジ（Ｔ８Ｎ、速度エラー信号（ＤＳＰ）
とすると、ＦＧ周期データ（ＴＦＧ）から位相エラーイ
メ号は次の様に作成される。Speed lock range (T8N, speed error signal (DSP)
Then, a phase error image signal is created from the FG period data (TFG) as follows.
この動作については第７図の□□□−０９に示されてい
る。又、速度エラー信号ｆ）ｓｙｐｆ′Ｆ−底径、デー
タｆｃ）（ｄｌを次回のＲ０割り込み処理に用いるため
、夫々、レジスタＲ８、Ｒ４に転送する（第７図、 （
１００）（１０１） ）。そして、元の処理に戻る（１
０２）。This operation is shown in □□□-09 of FIG. In addition, the speed error signal f) sypf'F-bottom diameter, data fc) (dl) is transferred to registers R8 and R4, respectively, for use in the next R0 interrupt process (Fig. 7,
100) (101) ). Then, return to the original process (1
02).
実際には、入力されるＦＧ倍信号ソフト的にＡ分周して
速度エラー信号全作成し、更にＡ分周して位相エラー信
号を作成する。定常時のＦＧ周波数を７２ＯＨ２とする
と、速度系では８６０Ｈ２、位相系では１８０Ｈｚのサ
ンプリング周波数でサーボが行なわれることになる。Actually, the input FG multiplied signal is frequency-divided by A to create a complete speed error signal, and further frequency-divided by A to create a phase error signal. If the FG frequency during steady state is 72OH2, servo is performed at a sampling frequency of 860H2 for the velocity system and 180Hz for the phase system.
そして、上記の如く作成された位相エラー信号と速度エ
ラー信号を合成して、シリンダモータの制御信号を出力
する。その合成は次の様に行なわれる。Then, the phase error signal and speed error signal created as described above are combined to output a control signal for the cylinder motor. The synthesis is performed as follows.
以上の様に作成した位相エラー信号及び速度エラー信号
は、１０ビツトのデジタル信号である。The phase error signal and speed error signal created as described above are 10-bit digital signals.
つまりｎ＝１０の場合であって、そのロックレンジは１
０２４ｋｓｅｃとなっている。位相エラー信号はその上
位７ビツトのみを利用することによシＬΔに分圧する。In other words, when n=10, the lock range is 1
It is 024 ksec. The phase error signal is divided into LΔ by using only its upper 7 bits.
位相エラー信号の上位７ビツトと、ｌＯビットの速度エ
ラー信号を加算することにより、両者の加算比をｌ：８
としている（第１図参照）。（この比はシステムによる
）。By adding the upper 7 bits of the phase error signal and the speed error signal of 10 bits, the addition ratio of both is set to 1:8.
(See Figure 1). (This ratio depends on your system).
そして、この加算後の結果をデジタル的に４倍にしく下
位８ ｂｉｔのみを用いる）、第８図における制御信号
として出力するものである。ただしデジタル的に４倍す
る処理Ｆｉ１次の様にして行なわ上位２ビツト≧８α１
１ ＤＡＤ＝２’−Ｉ Ｊこの８ビツトのエラー信
号は、Ｒ−２Ｒ型のＤ／Ａ変換器面によってアナログ信
号に変換され、外部ではアンプを介することなく、シリ
ンダモータの駆動回路に制御電圧として印加される。又
。Then, the result after this addition is digitally multiplied by 4 (using only the lower 8 bits) and output as the control signal shown in FIG. However, the process of digitally multiplying by 4 is performed as follows: upper 2 bits ≧8α1
1 DAD = 2' - I J This 8-bit error signal is converted into an analog signal by the R-2R type D/A converter, and externally, the control voltage is applied to the cylinder motor drive circuit without going through an amplifier. is applied as . or.
この８ビツトのエラー信号のロックレンジは２５６μｓ
ｅｃとなる。そして実測によると引き込み保持範囲は５
〜６％確保できた。これに対して速度エラー信号のロッ
クレンジを２５６）ｔｓｅｃとして加算し、ゲイン＝１
で出力した場合には、引き込み、保持範囲は２〜３％し
か確保できなかった。The lock range of this 8-bit error signal is 256 μs.
It becomes ec. According to actual measurements, the pull-in holding range is 5
~6% was secured. To this, the lock range of the speed error signal is added as 256) tsec, and the gain = 1
When outputting at
サーボ系の引き込み保持範囲は、速度系と位相系の聡合
として定まるものである。速度エラー信号の変換ゲイン
の低い状態で位相エラー信号との加算を行なうと、位相
エラー信号の影響を大きくすることができる。そこで、
引き込み保持範囲が総合的に広くできる。これは、デジ
タル的な増幅後も変らないので１本発明の方法によれば
、引き込み、保持範囲を広くしたままで、変換ゲインを
最適な状態にもってゆけるものである。The pull-in holding range of the servo system is determined by the combination of the speed system and the phase system. If the speed error signal is added to the phase error signal in a state where the conversion gain is low, the influence of the phase error signal can be increased. Therefore,
The pull-in and hold range can be widened overall. This does not change even after digital amplification, so according to the method of the present invention, the conversion gain can be brought to the optimum state while keeping the pull-in and hold range wide.
（ト）発明の効果 以上述べた様に１本発明によれば、引き込み。(g) Effects of the invention As described above, according to the present invention, retraction.
保持範囲が広く、変換ゲインの高い出力をデジタルサー
ボ装置から導出することができるのでその効果は犬であ
る。The holding range is wide and an output with high conversion gain can be derived from the digital servo device, so the effect is outstanding.
第１図は本発明実施例を示すブロック図、第２図は従来
例を示すブロック図、第８図はマイクロコンピュータに
よる構成を示す図、第４図、第５図、第６図、第７図は
、エラー信号作成を説明する説明図である。
（１）・・・位相エラー信号作成手段、（２）・・・速
度エラー信号作成手段、（４）・・・加算手段、（５）
・・・デジタル的な増幅手段。Fig. 1 is a block diagram showing an embodiment of the present invention, Fig. 2 is a block diagram showing a conventional example, Fig. 8 is a diagram showing a configuration using a microcomputer, Figs. 4, 5, 6, and 7. The figure is an explanatory diagram illustrating creation of an error signal. (1)...Phase error signal creation means, (2)...Speed error signal creation means, (4)...Addition means, (5)
...Digital amplification means.
Claims (1)
ラー信号を夫々の変換ゲインが十分低い状態で加算し、
デジタル的に増幅した後出力してなる集積化されたデジ
タルサーボ装置。(1) Add the digitally created phase error signal and speed error signal with their respective conversion gains sufficiently low,
An integrated digital servo device that outputs after digital amplification.
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62045869A JPH0720383B2 (en) | 1987-02-27 | 1987-02-27 | Digital servo device |
| US07/153,060 US4885793A (en) | 1987-02-10 | 1988-02-08 | Digital servo system using microcomputer for controlling phase and speed of rotary body |
| DE8888101876T DE3872730T2 (en) | 1987-02-10 | 1988-02-09 | DIGITAL SERVO SYSTEM WITH MICROCOMPUTER FOR CONTROLLING THE PHASE AND SPEED OF A ROTATING BODY. |
| CA000558502A CA1332756C (en) | 1987-02-10 | 1988-02-09 | Digital servo system using microcomputer for controlling phase and speed of rotary body |
| EP88101876A EP0280931B1 (en) | 1987-02-10 | 1988-02-09 | Digital servo system using microcomputer for controlling phase and speed of rotary body |
| KR1019880001173A KR100213959B1 (en) | 1987-02-10 | 1988-02-09 | Digital servo system using microcomputer for controlling phase and speed of rotary body |
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| AU63009/90A AU619418B2 (en) | 1987-02-10 | 1990-09-20 | Digital servo system using microcomputer for controlling phase and speed of rotary body |
Applications Claiming Priority (1)
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|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63211408A true JPS63211408A (en) | 1988-09-02 |
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ID=12731209
Family Applications (1)
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| JP (1) | JPH0720383B2 (en) |
-
1987
- 1987-02-27 JP JP62045869A patent/JPH0720383B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPH0720383B2 (en) | 1995-03-06 |
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