JPH07200503A - マルチプロセッサ - Google Patents
マルチプロセッサInfo
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- JPH07200503A JPH07200503A JP35104393A JP35104393A JPH07200503A JP H07200503 A JPH07200503 A JP H07200503A JP 35104393 A JP35104393 A JP 35104393A JP 35104393 A JP35104393 A JP 35104393A JP H07200503 A JPH07200503 A JP H07200503A
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- Japan
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- write
- central processing
- data
- cpu
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Abstract
(57)【要約】
【目的】 暴走を開始した、あるＣＰＵの動作が他のＣ
ＰＵの動作に影響を与えないマルチプロセッサを提供す
る。 【構成】 データ書き込みが禁止される領域である書込
禁止領域を指定する書込禁止アドレスデータを格納し、
ＣＰＵ１からライト信号が供給されている場合であって
供給されたアドレスデータが上記書込禁止アドレスデー
タに一致するときにはライト信号の送出を中止する書込
禁止領域指定手段２０を備えた。
ＰＵの動作に影響を与えないマルチプロセッサを提供す
る。 【構成】 データ書き込みが禁止される領域である書込
禁止領域を指定する書込禁止アドレスデータを格納し、
ＣＰＵ１からライト信号が供給されている場合であって
供給されたアドレスデータが上記書込禁止アドレスデー
タに一致するときにはライト信号の送出を中止する書込
禁止領域指定手段２０を備えた。
Description
【０００１】
【産業上の利用分野】本発明は、複数の中央演算処理装
置を有するマルチプロセッサに関する。
置を有するマルチプロセッサに関する。
【０００２】
【従来の技術】従来、複数の中央演算処理装置（以下、
ＣＰＵと記す）を内蔵し、アドレスバス、データバスを
共用したマルチプロセッサのシステムは、図４に示すよ
うな構成である。即ち、発振子２を有する発振回路３か
ら周波数φの信号がＣＰＵクロック発生回路４に供給さ
れ、該ＣＰＵクロック発生回路４は上記周波数φの信号
に基づいてデューティ比を異ならせてそれぞれ周波数φ
１、φ２、…φｎの信号を生成し、この周波数φ１、φ
２、…φｎの信号をＣＰＵ１−１、１−２、…１−ｎ
（以下、総称してＣＰＵ１と記載する場合もある）にそ
れぞれ対応して供給する。それぞれのＣＰＵ１は、アド
レス信号をアドレスバスセレクタ５へ送出し、データを
データバスセレクタ６へ送出し、リード・ライトの指示
信号をＲ／Ｗセレクタ７へそれぞれ送出する。アドレス
バスセレクタ５の出力側には上記ＣＰＵ１にて共用する
共通アドレスバス８が接続され、データバスセレクタ６
の出力側には上記ＣＰＵ１にて共用する共通データバス
１２が接続され、共通アドレスバス８及び共通データバ
ス１２にはＲＯＭ９、ＲＡＭ１０、周辺回路１１がそれ
ぞれ接続される。又、アドレスバスセレクタ５の出力側
にはアドレスデコーダ１３が接続される。
ＣＰＵと記す）を内蔵し、アドレスバス、データバスを
共用したマルチプロセッサのシステムは、図４に示すよ
うな構成である。即ち、発振子２を有する発振回路３か
ら周波数φの信号がＣＰＵクロック発生回路４に供給さ
れ、該ＣＰＵクロック発生回路４は上記周波数φの信号
に基づいてデューティ比を異ならせてそれぞれ周波数φ
１、φ２、…φｎの信号を生成し、この周波数φ１、φ
２、…φｎの信号をＣＰＵ１−１、１−２、…１−ｎ
（以下、総称してＣＰＵ１と記載する場合もある）にそ
れぞれ対応して供給する。それぞれのＣＰＵ１は、アド
レス信号をアドレスバスセレクタ５へ送出し、データを
データバスセレクタ６へ送出し、リード・ライトの指示
信号をＲ／Ｗセレクタ７へそれぞれ送出する。アドレス
バスセレクタ５の出力側には上記ＣＰＵ１にて共用する
共通アドレスバス８が接続され、データバスセレクタ６
の出力側には上記ＣＰＵ１にて共用する共通データバス
１２が接続され、共通アドレスバス８及び共通データバ
ス１２にはＲＯＭ９、ＲＡＭ１０、周辺回路１１がそれ
ぞれ接続される。又、アドレスバスセレクタ５の出力側
にはアドレスデコーダ１３が接続される。
【０００３】アドレスバスセレクタ５は、ＣＰＵクロッ
ク発生回路４から供給されるアドレスバス切換信号（Ａ
ＢＣＨＧ）にて、各ＣＰＵ１から供給されるアドレスデ
ータのいずれかのアドレスデータを選択し選択したアド
レスデータを共通アドレスバス８へ送出する。又、アド
レスデコーダ１３は、供給されるアドレスデータに基づ
きチップセレクト信号を発生し、該チップセレクト信号
をＲＯＭ９、ＲＡＭ１０、周辺回路１１へそれぞれ送出
する。データバスセレクタ６は、ＣＰＵクロック発生回
路４から供給されるデータバス切換信号（ＤＢＣＨＧ）
にて、各ＣＰＵ１から供給されるデータのいずれかのデ
ータを選択し選択したデータを共通データバス１２へ送
出する。Ｒ／Ｗセレクタ７は、ＣＰＵクロック発生回路
４から供給されるリード、ライト切換信号（Ｒ／ＷＣＨ
Ｇ）にて、各ＣＰＵ１から供給されるリード又はライト
を指示する信号（以下単に、リードライト信号と記す）
のいずれかを選択し選択したリードライト信号をＲＯＭ
９、ＲＡＭ１０、周辺回路１１へ送出する。尚、ＲＡＭ
１０における記憶領域は、各ＣＰＵ１が共にデータの読
み書きを行える共用記憶領域と、各ＣＰＵ１がそれぞれ
データの読み書きを専用に行える専用記憶領域とに区分
される。
ク発生回路４から供給されるアドレスバス切換信号（Ａ
ＢＣＨＧ）にて、各ＣＰＵ１から供給されるアドレスデ
ータのいずれかのアドレスデータを選択し選択したアド
レスデータを共通アドレスバス８へ送出する。又、アド
レスデコーダ１３は、供給されるアドレスデータに基づ
きチップセレクト信号を発生し、該チップセレクト信号
をＲＯＭ９、ＲＡＭ１０、周辺回路１１へそれぞれ送出
する。データバスセレクタ６は、ＣＰＵクロック発生回
路４から供給されるデータバス切換信号（ＤＢＣＨＧ）
にて、各ＣＰＵ１から供給されるデータのいずれかのデ
ータを選択し選択したデータを共通データバス１２へ送
出する。Ｒ／Ｗセレクタ７は、ＣＰＵクロック発生回路
４から供給されるリード、ライト切換信号（Ｒ／ＷＣＨ
Ｇ）にて、各ＣＰＵ１から供給されるリード又はライト
を指示する信号（以下単に、リードライト信号と記す）
のいずれかを選択し選択したリードライト信号をＲＯＭ
９、ＲＡＭ１０、周辺回路１１へ送出する。尚、ＲＡＭ
１０における記憶領域は、各ＣＰＵ１が共にデータの読
み書きを行える共用記憶領域と、各ＣＰＵ１がそれぞれ
データの読み書きを専用に行える専用記憶領域とに区分
される。
【０００４】
【発明が解決しようとする課題】上述したような構成で
は、複数のＣＰＵ１の内、いずれか一つのＣＰＵについ
て、プログラム実行の制御ができない、いわゆる暴走状
態に陥ったときには、複数のＣＰＵ１にてＲＡＭ１０等
を共用していることから、例えば暴走状態に陥ったＣＰ
Ｕは他のＣＰＵが使用している記憶領域にまでデータの
書き込み動作を行ってしまい他のＣＰＵにまで暴走の影
響が及び、従ってマルチプロセッサのシステム全体が暴
走するという問題点があった。又、上述したように、あ
るＣＰＵが何らかの原因で暴走した場合、他のＣＰＵが
使用しているメモリや周辺装置の内容も破壊される可能
性があるので、暴走状態に陥ったときにはマルチプロセ
ッサのシステム全体をリセットする必要があるという問
題点があった。
は、複数のＣＰＵ１の内、いずれか一つのＣＰＵについ
て、プログラム実行の制御ができない、いわゆる暴走状
態に陥ったときには、複数のＣＰＵ１にてＲＡＭ１０等
を共用していることから、例えば暴走状態に陥ったＣＰ
Ｕは他のＣＰＵが使用している記憶領域にまでデータの
書き込み動作を行ってしまい他のＣＰＵにまで暴走の影
響が及び、従ってマルチプロセッサのシステム全体が暴
走するという問題点があった。又、上述したように、あ
るＣＰＵが何らかの原因で暴走した場合、他のＣＰＵが
使用しているメモリや周辺装置の内容も破壊される可能
性があるので、暴走状態に陥ったときにはマルチプロセ
ッサのシステム全体をリセットする必要があるという問
題点があった。
【０００５】尚、マルチプロセッサシステムにおける各
メモリボードの記憶保護方式に関する従来技術として、
例えば特開平１−１８０６５５号公報に開示される発明
が挙げられる。この公報に開示される発明においては、
各プロセッサに含まれるメモリはそれぞれのプロセッサ
内のローカルバスを介してそれぞれのプロセッサ内のＣ
ＰＵと接続され、他のプロセッサに含まれるメモリに対
してデータの書き込み動作が行える領域を許可するレジ
スタを設け、該レジスタの格納情報が各ＣＰＵのプログ
ラムに通知されるようにしたことから、他系のプロセッ
サにおけるＣＰＵが上記領域をライトすることができ
る。上記公報に開示される発明の記憶保護方法は一つの
ＣＰＵボードに一つのメモリボードを接続しシステムバ
スを経由して他系のＣＰＵのメモリをアクセスするた
め、各ＣＰＵのプログラムは他系のメモリをアクセスす
る場合、システムバスが空いていることを確認するとい
う問題点がある。よって上記公報に開示の記憶保護方法
においても上述した問題点が存在する。本発明はこのよ
うな問題点を解決するためになされたもので、暴走を開
始した、あるＣＰＵの動作が他のＣＰＵの動作に与える
影響を最小限に抑えることができるマルチプロセッサを
提供することを目的とする。
メモリボードの記憶保護方式に関する従来技術として、
例えば特開平１−１８０６５５号公報に開示される発明
が挙げられる。この公報に開示される発明においては、
各プロセッサに含まれるメモリはそれぞれのプロセッサ
内のローカルバスを介してそれぞれのプロセッサ内のＣ
ＰＵと接続され、他のプロセッサに含まれるメモリに対
してデータの書き込み動作が行える領域を許可するレジ
スタを設け、該レジスタの格納情報が各ＣＰＵのプログ
ラムに通知されるようにしたことから、他系のプロセッ
サにおけるＣＰＵが上記領域をライトすることができ
る。上記公報に開示される発明の記憶保護方法は一つの
ＣＰＵボードに一つのメモリボードを接続しシステムバ
スを経由して他系のＣＰＵのメモリをアクセスするた
め、各ＣＰＵのプログラムは他系のメモリをアクセスす
る場合、システムバスが空いていることを確認するとい
う問題点がある。よって上記公報に開示の記憶保護方法
においても上述した問題点が存在する。本発明はこのよ
うな問題点を解決するためになされたもので、暴走を開
始した、あるＣＰＵの動作が他のＣＰＵの動作に与える
影響を最小限に抑えることができるマルチプロセッサを
提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、複数の中央演
算処理装置と、該中央演算処理装置のそれぞれに所定の
クロック信号を送出する発振手段と、上記複数の中央演
算処理装置が送出するアドレスデータが供給されこの内
いずれのアドレスデータを送出するかを選択するアドレ
スバス選択手段と、上記複数の中央演算処理装置が送出
するデータが供給されこの内いずれのデータを送出する
かを選択するデータバス選択手段と、上記複数の中央演
算処理装置が送出するリードライト信号が供給されこの
内いずれのリードライト信号を送出するかを選択するリ
ードライト信号選択手段と、上記複数の中央演算処理装
置にて共用し、上記アドレスバス選択手段が送出するア
ドレスデータを伝送する共通アドレスバスと、上記複数
の中央演算処理装置にて共用し、上記データバス選択手
段が送出するデータを伝送する共通データバスと、上記
共通アドレスバス及び上記共通データバスに接続され、
上記複数の中央演算処理装置にて共用する共用記憶領域
と自己以外の他の中央演算処理装置においてデータ書き
込みが禁止される領域であり各中央演算処理装置にてそ
れぞれ専用する専用記憶領域とを有し、上記リードライ
ト信号選択手段から供給されるリードライト信号により
情報の読み書きが行こなわれる半導体記憶手段と、を備
えたマルチプロセッサにおいて、上記中央演算処理装置
のそれぞれに対応してそれぞれ設けられ、上記アドレス
データ及び上記リードライト信号が供給され上記リード
ライト信号を上記リードライト信号選択手段へ送出する
ものであり、上記対応して設けられる他の中央演算処理
装置における上記専用記憶領域に該当する上記半導体記
憶手段における書込禁止領域を指定する書込禁止アドレ
スデータを格納し、対応する中央演算処理装置からライ
ト信号が供給されている場合であって供給されたアドレ
スデータが上記書込禁止アドレスデータに一致するとき
には上記リードライト信号選択手段へのライト信号の送
出を中止する書込禁止領域指定手段を備えたことを特徴
とする。
算処理装置と、該中央演算処理装置のそれぞれに所定の
クロック信号を送出する発振手段と、上記複数の中央演
算処理装置が送出するアドレスデータが供給されこの内
いずれのアドレスデータを送出するかを選択するアドレ
スバス選択手段と、上記複数の中央演算処理装置が送出
するデータが供給されこの内いずれのデータを送出する
かを選択するデータバス選択手段と、上記複数の中央演
算処理装置が送出するリードライト信号が供給されこの
内いずれのリードライト信号を送出するかを選択するリ
ードライト信号選択手段と、上記複数の中央演算処理装
置にて共用し、上記アドレスバス選択手段が送出するア
ドレスデータを伝送する共通アドレスバスと、上記複数
の中央演算処理装置にて共用し、上記データバス選択手
段が送出するデータを伝送する共通データバスと、上記
共通アドレスバス及び上記共通データバスに接続され、
上記複数の中央演算処理装置にて共用する共用記憶領域
と自己以外の他の中央演算処理装置においてデータ書き
込みが禁止される領域であり各中央演算処理装置にてそ
れぞれ専用する専用記憶領域とを有し、上記リードライ
ト信号選択手段から供給されるリードライト信号により
情報の読み書きが行こなわれる半導体記憶手段と、を備
えたマルチプロセッサにおいて、上記中央演算処理装置
のそれぞれに対応してそれぞれ設けられ、上記アドレス
データ及び上記リードライト信号が供給され上記リード
ライト信号を上記リードライト信号選択手段へ送出する
ものであり、上記対応して設けられる他の中央演算処理
装置における上記専用記憶領域に該当する上記半導体記
憶手段における書込禁止領域を指定する書込禁止アドレ
スデータを格納し、対応する中央演算処理装置からライ
ト信号が供給されている場合であって供給されたアドレ
スデータが上記書込禁止アドレスデータに一致するとき
には上記リードライト信号選択手段へのライト信号の送
出を中止する書込禁止領域指定手段を備えたことを特徴
とする。
【０００７】
【作用】このように構成することで書込禁止領域指定手
段は、対応するＣＰＵによるデータ書き込みができない
書込禁止領域を指定する書込禁止アドレスデータを格納
し、上記対応するＣＰＵから上記書込禁止アドレスデー
タが供給されたときにはデータ書込みを指示するライト
信号を送出しない。上記書込禁止領域は、上記対応する
ＣＰＵ以外の他のＣＰＵがデータ書き込みを専用に行え
る領域であることから、それぞれのＣＰＵに対してそれ
ぞれ上記書込禁止領域を設けることで、書込禁止領域指
定手段は、あるＣＰＵが暴走しても他のＣＰＵのデータ
書込領域にデータを書き込む動作を防止でき書き込まれ
ているデータの損傷を防止することができるように作用
する。
段は、対応するＣＰＵによるデータ書き込みができない
書込禁止領域を指定する書込禁止アドレスデータを格納
し、上記対応するＣＰＵから上記書込禁止アドレスデー
タが供給されたときにはデータ書込みを指示するライト
信号を送出しない。上記書込禁止領域は、上記対応する
ＣＰＵ以外の他のＣＰＵがデータ書き込みを専用に行え
る領域であることから、それぞれのＣＰＵに対してそれ
ぞれ上記書込禁止領域を設けることで、書込禁止領域指
定手段は、あるＣＰＵが暴走しても他のＣＰＵのデータ
書込領域にデータを書き込む動作を防止でき書き込まれ
ているデータの損傷を防止することができるように作用
する。
【０００８】
【実施例】本発明のマルチプロセッサの一実施例につい
て図を参照し以下に説明する。図１は第１実施例につい
て示した図である。尚、図１において上述した図４に示
す構成部分と同じ構成部分については同じ符号を付し、
又、その説明は省略する。第１実施例では、図４に示す
マルチプロセッサの構成に対して書込禁止領域指定回路
２０−１、２０−２、…２０−ｎ（総称して書込禁止領
域指定回路２０と記す場合もある）を設けた。即ち、Ｃ
ＰＵ１−１に対応して書込禁止領域指定回路２０−１を
設け、ＣＰＵ１−２に対応して書込禁止領域指定回路２
０−２を設け、以下同様に、ＣＰＵ１−ｎに対応して書
込禁止領域指定回路２０−ｎを設け、それぞれのＣＰＵ
１から書込禁止領域指定回路２０に対してアドレスデー
タ及びリードライト信号を送出する。各書込禁止領域指
定回路２０は上記リードライト信号をＲ／Ｗセレクタ７
へ送出する。このような書込禁止領域指定回路２０は、
上記ＲＡＭ１０へのデータの書き込みが行えない書込禁
止領域を示す書込禁止アドレスデータを格納している。
即ち、ＣＰＵ１−１に対応する書込禁止領域指定回路２
０−１には、ＣＰＵ１−１がデータの書き込みを行えな
い書込禁止領域に関する書込禁止アドレスデータが格納
されており、ＣＰＵ１−２に対応する書込禁止領域指定
回路２０−２には、ＣＰＵ１−２がデータの書き込みを
行えない書込禁止領域に関する書込禁止アドレスデータ
が格納されている。以下、同様に書込禁止領域指定回路
２０−ｎに至るまで各書込禁止領域指定回路２０には、
ＣＰＵ１がデータの書き込みを行えない書込禁止アドレ
スデータが格納されている。尚、書込禁止領域とは、例
えば書込禁止領域指定回路２０−１を例に取ると、ＲＡ
Ｍ１０における上述した専用記憶領域の内、ＣＰＵ１−
１の専用記憶領域以外の領域、換言するとＲＡＭ１０に
おける専用記憶領域の内、ＣＰＵ１−１以外の他のＣＰ
Ｕ１−２等の専用記憶領域に該当する領域である。
て図を参照し以下に説明する。図１は第１実施例につい
て示した図である。尚、図１において上述した図４に示
す構成部分と同じ構成部分については同じ符号を付し、
又、その説明は省略する。第１実施例では、図４に示す
マルチプロセッサの構成に対して書込禁止領域指定回路
２０−１、２０−２、…２０−ｎ（総称して書込禁止領
域指定回路２０と記す場合もある）を設けた。即ち、Ｃ
ＰＵ１−１に対応して書込禁止領域指定回路２０−１を
設け、ＣＰＵ１−２に対応して書込禁止領域指定回路２
０−２を設け、以下同様に、ＣＰＵ１−ｎに対応して書
込禁止領域指定回路２０−ｎを設け、それぞれのＣＰＵ
１から書込禁止領域指定回路２０に対してアドレスデー
タ及びリードライト信号を送出する。各書込禁止領域指
定回路２０は上記リードライト信号をＲ／Ｗセレクタ７
へ送出する。このような書込禁止領域指定回路２０は、
上記ＲＡＭ１０へのデータの書き込みが行えない書込禁
止領域を示す書込禁止アドレスデータを格納している。
即ち、ＣＰＵ１−１に対応する書込禁止領域指定回路２
０−１には、ＣＰＵ１−１がデータの書き込みを行えな
い書込禁止領域に関する書込禁止アドレスデータが格納
されており、ＣＰＵ１−２に対応する書込禁止領域指定
回路２０−２には、ＣＰＵ１−２がデータの書き込みを
行えない書込禁止領域に関する書込禁止アドレスデータ
が格納されている。以下、同様に書込禁止領域指定回路
２０−ｎに至るまで各書込禁止領域指定回路２０には、
ＣＰＵ１がデータの書き込みを行えない書込禁止アドレ
スデータが格納されている。尚、書込禁止領域とは、例
えば書込禁止領域指定回路２０−１を例に取ると、ＲＡ
Ｍ１０における上述した専用記憶領域の内、ＣＰＵ１−
１の専用記憶領域以外の領域、換言するとＲＡＭ１０に
おける専用記憶領域の内、ＣＰＵ１−１以外の他のＣＰ
Ｕ１−２等の専用記憶領域に該当する領域である。
【０００９】このように構成される第１実施例における
動作を説明する。尚、マルチプロセッサ全体の動作は基
本的に上述した内容と変わらないので、書込禁止領域指
定回路２０の動作のみについて説明する。書込禁止領域
指定回路２０は、対応するＣＰＵ１からライト信号が供
給されている場合、ＣＰＵ１から供給されるアドレスデ
ータと、格納している書込禁止アドレスデータとが一致
するか否かの判断を行う。即ち、書込禁止領域指定回路
２０は、対応するＣＰＵ１からリード信号が供給されて
いるときには、供給されるアドレスデータに関係なくそ
のまま上記リード信号をＲ／Ｗセレクタ７へ送出する。
一方、対応するＣＰＵ１からライト信号が供給されてい
るときには、書込禁止領域指定回路２０は、ＣＰＵ１か
ら供給されるアドレスデータが書込禁止アドレスデータ
に一致するか否かを判断し、ＣＰＵ１から供給されるア
ドレスデータが書込禁止アドレスデータに一致しない場
合には、供給されるライト信号をＲ／Ｗセレクタ７へ送
出し、ＣＰＵ１から供給されるアドレスデータが書込禁
止アドレスデータに一致する場合には、Ｒ／Ｗセレクタ
７に対してライト信号の送出は行わない。よってこのと
きＲ／Ｗセレクタ７はライト信号をＲＡＭ１０に対して
送出しないので、ＣＰＵ１が送出したアドレスデータに
対応するＲＡＭ１０の領域にはデータの書き込みは行わ
れない。
動作を説明する。尚、マルチプロセッサ全体の動作は基
本的に上述した内容と変わらないので、書込禁止領域指
定回路２０の動作のみについて説明する。書込禁止領域
指定回路２０は、対応するＣＰＵ１からライト信号が供
給されている場合、ＣＰＵ１から供給されるアドレスデ
ータと、格納している書込禁止アドレスデータとが一致
するか否かの判断を行う。即ち、書込禁止領域指定回路
２０は、対応するＣＰＵ１からリード信号が供給されて
いるときには、供給されるアドレスデータに関係なくそ
のまま上記リード信号をＲ／Ｗセレクタ７へ送出する。
一方、対応するＣＰＵ１からライト信号が供給されてい
るときには、書込禁止領域指定回路２０は、ＣＰＵ１か
ら供給されるアドレスデータが書込禁止アドレスデータ
に一致するか否かを判断し、ＣＰＵ１から供給されるア
ドレスデータが書込禁止アドレスデータに一致しない場
合には、供給されるライト信号をＲ／Ｗセレクタ７へ送
出し、ＣＰＵ１から供給されるアドレスデータが書込禁
止アドレスデータに一致する場合には、Ｒ／Ｗセレクタ
７に対してライト信号の送出は行わない。よってこのと
きＲ／Ｗセレクタ７はライト信号をＲＡＭ１０に対して
送出しないので、ＣＰＵ１が送出したアドレスデータに
対応するＲＡＭ１０の領域にはデータの書き込みは行わ
れない。
【００１０】このように書込禁止領域指定回路２０に予
め書込禁止アドレスデータを格納しておき、ＣＰＵ１が
ライト信号を送出している場合、ＣＰＵ１が上記書込禁
止アドレスデータに一致するアドレスデータを送出した
ときにはＲＡＭ１０に対してデータの書き込みは行われ
ないことから、他のＣＰＵの専用記憶領域に記憶されて
いるデータへの損傷を防止することができる。従ってあ
るＣＰＵが暴走を開始したとしても他のＣＰＵの動作に
与える影響を最小限に抑えることができる。
め書込禁止アドレスデータを格納しておき、ＣＰＵ１が
ライト信号を送出している場合、ＣＰＵ１が上記書込禁
止アドレスデータに一致するアドレスデータを送出した
ときにはＲＡＭ１０に対してデータの書き込みは行われ
ないことから、他のＣＰＵの専用記憶領域に記憶されて
いるデータへの損傷を防止することができる。従ってあ
るＣＰＵが暴走を開始したとしても他のＣＰＵの動作に
与える影響を最小限に抑えることができる。
【００１１】第２実施例；第１実施例における書込禁止
領域指定回路２０においては、格納している書込禁止ア
ドレスデータを変えることはできないが、第２実施例で
は書込禁止アドレスデータを可変としたものである。図
２は第２実施例におけるマルチプロセッサの構成を示す
が、図１に示す構成部分と同じ構成部分については同じ
符号を付し、又、その説明は省略する。第２実施例で
は、書込禁止アドレスデータを変更するためのプログラ
ムを記憶する書込禁止領域指定プログラムＲＯＭ３０を
設け、該書込禁止領域指定プログラムＲＯＭ３０の出力
側を書込禁止領域指定回路２１−１，２１−２，…２１
−ｎ（総称して書込禁止領域指定回路２１と記す場合も
ある）のそれぞれの入力側に接続する。尚、書込禁止領
域指定回路２１におけるその他の接続関係は上述した書
込禁止領域指定回路２０における場合と同一であるので
説明は省略する。尚、このようなＲＯＭ３０には、書込
禁止領域の領域指定のデータが内蔵されており、その内
蔵データの出力が書込禁止領域指定回路に出力され、ま
た書込禁止領域指定回路にはアドレス信号とＲＷ信号が
入力されており、書込禁止領域のアドレスが入力された
とき、ＲＷ信号でライト信号が出力されないため、書込
動作が禁止される。ＲＯＭ３０は、記憶素子でマスクＲ
ＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどを使用できる。従
って、ＥＰＲＯＭ、ＥＥＰＲＯＭなどで書込領域指定プ
ログラムＲＯＭの内容を書き換えることができる。
領域指定回路２０においては、格納している書込禁止ア
ドレスデータを変えることはできないが、第２実施例で
は書込禁止アドレスデータを可変としたものである。図
２は第２実施例におけるマルチプロセッサの構成を示す
が、図１に示す構成部分と同じ構成部分については同じ
符号を付し、又、その説明は省略する。第２実施例で
は、書込禁止アドレスデータを変更するためのプログラ
ムを記憶する書込禁止領域指定プログラムＲＯＭ３０を
設け、該書込禁止領域指定プログラムＲＯＭ３０の出力
側を書込禁止領域指定回路２１−１，２１−２，…２１
−ｎ（総称して書込禁止領域指定回路２１と記す場合も
ある）のそれぞれの入力側に接続する。尚、書込禁止領
域指定回路２１におけるその他の接続関係は上述した書
込禁止領域指定回路２０における場合と同一であるので
説明は省略する。尚、このようなＲＯＭ３０には、書込
禁止領域の領域指定のデータが内蔵されており、その内
蔵データの出力が書込禁止領域指定回路に出力され、ま
た書込禁止領域指定回路にはアドレス信号とＲＷ信号が
入力されており、書込禁止領域のアドレスが入力された
とき、ＲＷ信号でライト信号が出力されないため、書込
動作が禁止される。ＲＯＭ３０は、記憶素子でマスクＲ
ＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどを使用できる。従
って、ＥＰＲＯＭ、ＥＥＰＲＯＭなどで書込領域指定プ
ログラムＲＯＭの内容を書き換えることができる。
【００１２】このように構成される第２実施例における
マルチプロセッサにおける動作を説明する。基本的な動
作は第１実施例の場合と同じである。書込禁止領域指定
回路２１では書込禁止アドレスデータを変更することが
できるので、各ＣＰＵ１における専用記憶領域の大きさ
を変更可能することができ本マルチプロセッサを種々の
システムに対応させることができる。
マルチプロセッサにおける動作を説明する。基本的な動
作は第１実施例の場合と同じである。書込禁止領域指定
回路２１では書込禁止アドレスデータを変更することが
できるので、各ＣＰＵ１における専用記憶領域の大きさ
を変更可能することができ本マルチプロセッサを種々の
システムに対応させることができる。
【００１３】第３実施例；第３実施例における書込禁止
領域指定回路２２−１、２２−２、…２２−ｎ（総称し
て書込禁止領域指定回路２２と記す場合もある）は、第
２実施例における書込禁止領域指定回路２１をさらに発
展させたものである。図３は第３実施例におけるマルチ
プロセッサの構成を示すが、図２に示す構成部分と同じ
構成部分については同じ符号を付し、又、その説明は省
略する。第３実施例では、それぞれの書込禁止領域指定
回路２２は上述した各実施例と同様にリードライト信号
をＲ／Ｗセレクタ７へ送出するとともに、対応するそれ
ぞれのＣＰＵ１をリセットさせるリセット信号を対応す
るそれぞれのＣＰＵ１へ送出する。尚、上記リセット信
号は、対応するＣＰＵ１からライト信号が供給されてい
る場合に各書込禁止領域指定回路２２に格納されている
書込禁止アドレスデータに一致するアドレスデータが対
応するＣＰＵ１から供給されたときに送出される。
領域指定回路２２−１、２２−２、…２２−ｎ（総称し
て書込禁止領域指定回路２２と記す場合もある）は、第
２実施例における書込禁止領域指定回路２１をさらに発
展させたものである。図３は第３実施例におけるマルチ
プロセッサの構成を示すが、図２に示す構成部分と同じ
構成部分については同じ符号を付し、又、その説明は省
略する。第３実施例では、それぞれの書込禁止領域指定
回路２２は上述した各実施例と同様にリードライト信号
をＲ／Ｗセレクタ７へ送出するとともに、対応するそれ
ぞれのＣＰＵ１をリセットさせるリセット信号を対応す
るそれぞれのＣＰＵ１へ送出する。尚、上記リセット信
号は、対応するＣＰＵ１からライト信号が供給されてい
る場合に各書込禁止領域指定回路２２に格納されている
書込禁止アドレスデータに一致するアドレスデータが対
応するＣＰＵ１から供給されたときに送出される。
【００１４】このように構成される第３実施例における
マルチプロセッサにおける動作を説明する。基本的な動
作は第１、第２実施例の場合と同じであり、さらに第３
実施例の書込禁止領域指定回路２２では、例えばＣＰＵ
１−１から書込禁止領域指定回路２２−１へライト信号
が供給されている場合に書込禁止領域指定回路２２−１
に格納されている書込禁止アドレスデータに一致するア
ドレスデータがＣＰＵ１−１から供給されたときには、
書込禁止領域指定回路２２−１はＲ／Ｗセレクタ７に対
してライト信号の送出を行わないだけでなく、ＣＰＵ１
−１に対してＣＰＵ１−１をリセットするリセット信号
を送出する。よってＣＰＵ１−１は、ライト信号送出時
に上記書込禁止アドレスデータに一致するアドレスデー
タを送出したときにはリセットされる。このようにライ
ト信号送出時に、あるＣＰＵ１が上記書込禁止アドレス
データに一致するアドレスデータを送出した時点でその
ＣＰＵ１のみがリセットされるので、暴走を開始したＣ
ＰＵの動作を初期の段階で停止させることができ、暴走
による被害をより最小限にかつ未然に防ぐことができ
る。又、動作を停止させるのは暴走を開始したＣＰＵの
みであることから、本マルチプロセッサを含むシステム
全体を迅速に正常状態へ復帰させることができる。
マルチプロセッサにおける動作を説明する。基本的な動
作は第１、第２実施例の場合と同じであり、さらに第３
実施例の書込禁止領域指定回路２２では、例えばＣＰＵ
１−１から書込禁止領域指定回路２２−１へライト信号
が供給されている場合に書込禁止領域指定回路２２−１
に格納されている書込禁止アドレスデータに一致するア
ドレスデータがＣＰＵ１−１から供給されたときには、
書込禁止領域指定回路２２−１はＲ／Ｗセレクタ７に対
してライト信号の送出を行わないだけでなく、ＣＰＵ１
−１に対してＣＰＵ１−１をリセットするリセット信号
を送出する。よってＣＰＵ１−１は、ライト信号送出時
に上記書込禁止アドレスデータに一致するアドレスデー
タを送出したときにはリセットされる。このようにライ
ト信号送出時に、あるＣＰＵ１が上記書込禁止アドレス
データに一致するアドレスデータを送出した時点でその
ＣＰＵ１のみがリセットされるので、暴走を開始したＣ
ＰＵの動作を初期の段階で停止させることができ、暴走
による被害をより最小限にかつ未然に防ぐことができ
る。又、動作を停止させるのは暴走を開始したＣＰＵの
みであることから、本マルチプロセッサを含むシステム
全体を迅速に正常状態へ復帰させることができる。
【００１５】尚、上記第３実施例におけるマルチプロセ
ッサにおいて、例えばＣＰＵ１−１から書込禁止領域指
定回路２２−１へライト信号が供給されている場合に書
込禁止領域指定回路２２−１に格納されている書込禁止
アドレスデータに一致するアドレスデータがＣＰＵ１−
１から供給されたときであっても、書込禁止領域指定回
路２２−１はＲ／Ｗセレクタ７に対してライト信号の送
出を行うように構成してもよい。この場合、他のＣＰＵ
１における専用領域に記憶されたデータは多少破壊され
るが、直ちにＣＰＵ１−１はリセットされ、それ以上に
被害を広めることがないからである。
ッサにおいて、例えばＣＰＵ１−１から書込禁止領域指
定回路２２−１へライト信号が供給されている場合に書
込禁止領域指定回路２２−１に格納されている書込禁止
アドレスデータに一致するアドレスデータがＣＰＵ１−
１から供給されたときであっても、書込禁止領域指定回
路２２−１はＲ／Ｗセレクタ７に対してライト信号の送
出を行うように構成してもよい。この場合、他のＣＰＵ
１における専用領域に記憶されたデータは多少破壊され
るが、直ちにＣＰＵ１−１はリセットされ、それ以上に
被害を広めることがないからである。
【００１６】尚、上述した各実施例における書込禁止領
域指定回路２０，２１，２２は、具体的には、図５のよ
うに構成される。書き込み禁止開始アドレス入力と書き
込み禁止終了アドレス入力とＣＰＵからのアドレスバス
とＲＷの入力により書き込み禁止を比較器により判定
し、書き込み禁止区間の場合ライト信号が出力されない
ようにする。
域指定回路２０，２１，２２は、具体的には、図５のよ
うに構成される。書き込み禁止開始アドレス入力と書き
込み禁止終了アドレス入力とＣＰＵからのアドレスバス
とＲＷの入力により書き込み禁止を比較器により判定
し、書き込み禁止区間の場合ライト信号が出力されない
ようにする。
【００１７】又、上記各実施例に示すマルチプロセッサ
は、１チップ上に構成されるものである。
は、１チップ上に構成されるものである。
【００１８】
【発明の効果】以上詳述したように本発明によれば、Ｃ
ＰＵがデータの書き込みを行えない書込禁止領域を指定
するための書込禁止アドレスデータを書込禁止領域指定
手段に格納し、上記ＣＰＵからライト信号が送出されて
いる場合に、上記ＣＰＵが上記書込禁止アドレスデータ
に一致するアドレスデータを上記書込禁止領域指定手段
へ送出したときには、上記書込禁止領域指定手段はライ
ト信号を送出しないようにしたことより、上記ＣＰＵに
よる上記書込禁止領域へのデータの書き込みを中止する
ことができる。上記書込禁止領域は、上記ＣＰＵ以外の
他のＣＰＵがデータ書き込みを行える領域であることか
ら、それぞれのＣＰＵに対してそれぞれ上記書込禁止領
域を設けることで、書込禁止領域指定手段によって、あ
るＣＰＵが暴走しても他のＣＰＵのデータ書込領域にデ
ータを書き込むことを防止でき書き込まれているデータ
の損傷を防止することができるので、暴走を開始した、
あるＣＰＵの動作が他のＣＰＵの動作に与える影響を最
小限に抑えることができる。
ＰＵがデータの書き込みを行えない書込禁止領域を指定
するための書込禁止アドレスデータを書込禁止領域指定
手段に格納し、上記ＣＰＵからライト信号が送出されて
いる場合に、上記ＣＰＵが上記書込禁止アドレスデータ
に一致するアドレスデータを上記書込禁止領域指定手段
へ送出したときには、上記書込禁止領域指定手段はライ
ト信号を送出しないようにしたことより、上記ＣＰＵに
よる上記書込禁止領域へのデータの書き込みを中止する
ことができる。上記書込禁止領域は、上記ＣＰＵ以外の
他のＣＰＵがデータ書き込みを行える領域であることか
ら、それぞれのＣＰＵに対してそれぞれ上記書込禁止領
域を設けることで、書込禁止領域指定手段によって、あ
るＣＰＵが暴走しても他のＣＰＵのデータ書込領域にデ
ータを書き込むことを防止でき書き込まれているデータ
の損傷を防止することができるので、暴走を開始した、
あるＣＰＵの動作が他のＣＰＵの動作に与える影響を最
小限に抑えることができる。
【図１】 本発明のマルチプロセッサの第１実施例にお
ける構成を示すブロック図である。
ける構成を示すブロック図である。
【図２】 本発明のマルチプロセッサの第２実施例にお
ける構成を示すブロック図である。
ける構成を示すブロック図である。
【図３】 本発明のマルチプロセッサの第３実施例にお
ける構成を示すブロック図である。
ける構成を示すブロック図である。
【図４】 従来のマルチプロセッサにおける構成を示す
ブロック図である。
ブロック図である。
【図５】 図１ないし図３に示す書込禁止領域指定回路
の構成を示すブロック図である。
の構成を示すブロック図である。
１…ＣＰＵ、２…発振子、３…発振回路、４…ＣＰＵク
ロック発生回路、５…アドレスバスセレクタ、６…デー
タバスセレクタ、７…Ｒ／Ｗセレクタ、８…共通アドレ
スバス、９…ＲＯＭ、１０…ＲＡＭ、１１…周辺回路、
１２…共通データバス、２０、２１、２２…書込禁止領
域指定回路、３０…書込禁止領域指定プログラムＲＯ
Ｍ。
ロック発生回路、５…アドレスバスセレクタ、６…デー
タバスセレクタ、７…Ｒ／Ｗセレクタ、８…共通アドレ
スバス、９…ＲＯＭ、１０…ＲＡＭ、１１…周辺回路、
１２…共通データバス、２０、２１、２２…書込禁止領
域指定回路、３０…書込禁止領域指定プログラムＲＯ
Ｍ。
Claims (3)
- 【請求項１】 複数の中央演算処理装置と、該中央演算
処理装置のそれぞれに所定のクロック信号を送出する発
振手段と、上記複数の中央演算処理装置が送出するアド
レスデータが供給されこの内いずれのアドレスデータを
送出するかを選択するアドレスバス選択手段と、上記複
数の中央演算処理装置が送出するデータが供給されこの
内いずれのデータを送出するかを選択するデータバス選
択手段と、上記複数の中央演算処理装置が送出するリー
ドライト信号が供給されこの内いずれのリードライト信
号を送出するかを選択するリードライト信号選択手段
と、上記複数の中央演算処理装置にて共用し、上記アド
レスバス選択手段が送出するアドレスデータを伝送する
共通アドレスバスと、上記複数の中央演算処理装置にて
共用し、上記データバス選択手段が送出するデータを伝
送する共通データバスと、上記共通アドレスバス及び上
記共通データバスに接続され、上記複数の中央演算処理
装置にて共用する共用記憶領域と自己以外の他の中央演
算処理装置においてデータ書き込みが禁止される領域で
あり各中央演算処理装置にてそれぞれ専用する専用記憶
領域とを有し、上記リードライト信号選択手段から供給
されるリードライト信号により情報の読み書きが行こな
われる半導体記憶手段と、を備えたマルチプロセッサに
おいて、 上記中央演算処理装置のそれぞれに対応してそれぞれ設
けられ、上記アドレスデータ及び上記リードライト信号
が供給され上記リードライト信号を上記リードライト信
号選択手段へ送出するものであり、上記対応して設けら
れる他の中央演算処理装置における上記専用記憶領域に
該当する上記半導体記憶手段における書込禁止領域を指
定する書込禁止アドレスデータを格納し、対応する中央
演算処理装置からライト信号が供給されている場合であ
って供給されたアドレスデータが上記書込禁止アドレス
データに一致するときには上記リードライト信号選択手
段へのライト信号の送出を中止する書込禁止領域指定手
段を備えたことを特徴とするマルチプロセッサ。 - 【請求項２】 出力側が上記書込禁止領域指定手段の入
力側に接続され、上記書込禁止領域指定手段における上
記書込禁止アドレスデータを書き換える書換手段を備え
た、請求項１記載のマルチプロセッサ。 - 【請求項３】 上記書込禁止領域指定手段は、上記書込
禁止アドレスデータに一致するアドレスデータが供給さ
れた場合には当該書込禁止領域指定手段に対応する中央
演算処理装置をリセットするためのリセット信号をさら
に発生し、該リセット信号を当該書込禁止領域指定手段
に対応する中央演算処理装置へ送出する、請求項１又は
２記載のマルチプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35104393A JPH07200503A (ja) | 1993-12-29 | 1993-12-29 | マルチプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35104393A JPH07200503A (ja) | 1993-12-29 | 1993-12-29 | マルチプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07200503A true JPH07200503A (ja) | 1995-08-04 |
Family
ID=18414655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35104393A Pending JPH07200503A (ja) | 1993-12-29 | 1993-12-29 | マルチプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07200503A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2045721A2 (en) | 2007-07-04 | 2009-04-08 | Denso Corporation | Multicore abnormality monitoring device |
| JP2011180840A (ja) * | 2010-03-01 | 2011-09-15 | Toshiba Corp | プロセッサ、マルチプロセッサシステム、及びメモリアクセス不正検出方法 |
-
1993
- 1993-12-29 JP JP35104393A patent/JPH07200503A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2045721A2 (en) | 2007-07-04 | 2009-04-08 | Denso Corporation | Multicore abnormality monitoring device |
| EP2045721A3 (en) * | 2007-07-04 | 2010-04-21 | Denso Corporation | Multicore abnormality monitoring device |
| US7877637B2 (en) | 2007-07-04 | 2011-01-25 | Denso Corporation | Multicore abnormality monitoring device |
| JP2011180840A (ja) * | 2010-03-01 | 2011-09-15 | Toshiba Corp | プロセッサ、マルチプロセッサシステム、及びメモリアクセス不正検出方法 |
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