JPH07195727A - 出力回路 - Google Patents
出力回路Info
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- JPH07195727A JPH07195727A JP6256872A JP25687294A JPH07195727A JP H07195727 A JPH07195727 A JP H07195727A JP 6256872 A JP6256872 A JP 6256872A JP 25687294 A JP25687294 A JP 25687294A JP H07195727 A JPH07195727 A JP H07195727A
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Abstract
(57)【要約】 （修正有）
【目的】大出力電流ＩＣを耐圧定格の引き下げとチップ
外はねかえり電圧防止の簡略化で安価に提供する。 【構成】出力トランジスタ１とこれを制御するロジック
回路から成る出力回路において、それぞれのトランジス
タのチャネル長とチャネル幅との比を１：１０〜１：１
００にする。出力トランジスタ１をオフにするにはロウ
レベルにすればよく、このロウレベルはＡＮＤ２のＮｃ
ｈから与える。このＮｃｈの能力を低くすると、出力ト
ランジスタ１のゲート電圧の立ち上りは従来通りで、立
ち下りはＡＮＤ２のＮｃｈ能力が低いので徐々に起こ
る。 【効果】従って出力トランジスタ１の出力電流も徐々に
低下し、これに伴うはねかえり電圧も小さくなり、出力
トランジスタ１のドレイン電圧は徐々に変化する。その
結果ＩＣの耐圧は低くてもよいことになり、ＩＣチップ
の製造コストを引き下げることが可能になる。
外はねかえり電圧防止の簡略化で安価に提供する。 【構成】出力トランジスタ１とこれを制御するロジック
回路から成る出力回路において、それぞれのトランジス
タのチャネル長とチャネル幅との比を１：１０〜１：１
００にする。出力トランジスタ１をオフにするにはロウ
レベルにすればよく、このロウレベルはＡＮＤ２のＮｃ
ｈから与える。このＮｃｈの能力を低くすると、出力ト
ランジスタ１のゲート電圧の立ち上りは従来通りで、立
ち下りはＡＮＤ２のＮｃｈ能力が低いので徐々に起こ
る。 【効果】従って出力トランジスタ１の出力電流も徐々に
低下し、これに伴うはねかえり電圧も小さくなり、出力
トランジスタ１のドレイン電圧は徐々に変化する。その
結果ＩＣの耐圧は低くてもよいことになり、ＩＣチップ
の製造コストを引き下げることが可能になる。
Description
【０００１】
【産業上の利用分野】本発明はサーマルヘツドドライブ
用ＩＣや、ＬＥＤドライブ用ＩＣのように大電流を出力
するための駆動用ＩＣに関する。
用ＩＣや、ＬＥＤドライブ用ＩＣのように大電流を出力
するための駆動用ＩＣに関する。
【０００２】
【従来技術】一例として図１にサーマルヘツドドライブ
用ＩＣのロジック図を示す。従来は図１において出力ト
ランジスタ１や、入力ブルタウンと場合により異電源間
のレベルシフターを除けば、入力信号バッファ３、ｎビ
ットのラッチ４とシフトレジスタ５、出力バッファ６，
ＡＮＤ２等々のロジック部分のトランジスタのチャネル
長はすべて同一であり、そのＩＣの製造プロセスのミニ
マムデイメンジョンが用いられている。（場合によりロ
ジック部のＰｃｈとＮｃｈとで異なっている場合もあ
る。） 感熱式のラインプリンタにおいては通常３２ビットの出
力を有するＩＣが５４〜６４個へッド上に配置される。
１ビット当りの出力電流は５０ｍＡ程度であるため、仮
に全ビットが同時にオンすれば５０×３２×６４ｍＡつ
まり約１１ＯＡの電流が一時に流れることになり、電線
コストが著しく高くなる。電源コストを下げるため５４
〜６４個のＩＣは４ブロックほどに分けられ時分割的に
出力時間を割り当てられるのが普通であるが、この物合
でも一時に縮れる電流は２７Ａ程度と大きなものであ
る。このような大きな電流が、同時にオフすると電源配
線のリアクタンス分により、はねかえり電圧が生じ瞬間
的にＩＣに通常電源電圧よりも過大な電圧が生ずる。こ
の様子を図２に示す。ａは出力トランジスタ１のゲート
レベル、ｂは出力トランジスタを通って流れる電流、ｃ
は出力トランジスタのドレインにかかっている電圧であ
り、出力トランジスタ１がオンからオフになるタイミン
グでＩＣにスパイク電圧がかかる。バイポーラＩＣや片
チャンネルＭＯＳではａの立下りがそれほどシャープで
はないため発生するスパイク電圧は小さいが、ＣＭＯＳ
−ＩＣの場合はａの立上り、立下りともシャープであり
スパイク電圧を発生させやすい。
用ＩＣのロジック図を示す。従来は図１において出力ト
ランジスタ１や、入力ブルタウンと場合により異電源間
のレベルシフターを除けば、入力信号バッファ３、ｎビ
ットのラッチ４とシフトレジスタ５、出力バッファ６，
ＡＮＤ２等々のロジック部分のトランジスタのチャネル
長はすべて同一であり、そのＩＣの製造プロセスのミニ
マムデイメンジョンが用いられている。（場合によりロ
ジック部のＰｃｈとＮｃｈとで異なっている場合もあ
る。） 感熱式のラインプリンタにおいては通常３２ビットの出
力を有するＩＣが５４〜６４個へッド上に配置される。
１ビット当りの出力電流は５０ｍＡ程度であるため、仮
に全ビットが同時にオンすれば５０×３２×６４ｍＡつ
まり約１１ＯＡの電流が一時に流れることになり、電線
コストが著しく高くなる。電源コストを下げるため５４
〜６４個のＩＣは４ブロックほどに分けられ時分割的に
出力時間を割り当てられるのが普通であるが、この物合
でも一時に縮れる電流は２７Ａ程度と大きなものであ
る。このような大きな電流が、同時にオフすると電源配
線のリアクタンス分により、はねかえり電圧が生じ瞬間
的にＩＣに通常電源電圧よりも過大な電圧が生ずる。こ
の様子を図２に示す。ａは出力トランジスタ１のゲート
レベル、ｂは出力トランジスタを通って流れる電流、ｃ
は出力トランジスタのドレインにかかっている電圧であ
り、出力トランジスタ１がオンからオフになるタイミン
グでＩＣにスパイク電圧がかかる。バイポーラＩＣや片
チャンネルＭＯＳではａの立下りがそれほどシャープで
はないため発生するスパイク電圧は小さいが、ＣＭＯＳ
−ＩＣの場合はａの立上り、立下りともシャープであり
スパイク電圧を発生させやすい。
【０００３】通常サーマルヘッドでは発熱体駆動電圧１
５Ｖが、出力トランジスタ１のオフ時にそのドレインに
印加されているが、前記スパイク電圧が３０Ｖ近くにも
なるため、ＩＣの最大定格としては３０Ｖを要求される
ことになる。従来はスパイク電圧防止に電源ラインリア
クタンス低減や電源パスコン追加といったＩＣ外部への
対策と同時に、ＩＣの出力トランジスタをオフセット構
造のように耐圧の高いものを用いていた。耐圧を高める
と出力トランジスタは電流増幅率が低下してしまうた
め、チャネル幅を拡げる、すなわちチップサイズを大き
くすることが必要になる。また、スパイク電圧によりラ
ッチアップが発生しないようにする点もチップサイズ増
大をもらし。電流駆動用ＩＣのコストアップの要因とな
っている。
５Ｖが、出力トランジスタ１のオフ時にそのドレインに
印加されているが、前記スパイク電圧が３０Ｖ近くにも
なるため、ＩＣの最大定格としては３０Ｖを要求される
ことになる。従来はスパイク電圧防止に電源ラインリア
クタンス低減や電源パスコン追加といったＩＣ外部への
対策と同時に、ＩＣの出力トランジスタをオフセット構
造のように耐圧の高いものを用いていた。耐圧を高める
と出力トランジスタは電流増幅率が低下してしまうた
め、チャネル幅を拡げる、すなわちチップサイズを大き
くすることが必要になる。また、スパイク電圧によりラ
ッチアップが発生しないようにする点もチップサイズ増
大をもらし。電流駆動用ＩＣのコストアップの要因とな
っている。
【０００４】
【発明が解決しようとする課題】本発明は以上述べてき
た従来例の欠点を解決するためのもので、ＩＣチップの
耐圧を従来より低くすることによりチップサイズ縮小す
なわちチップコスト低減を計ると同時に、ＩＣチップ外
でのはねかえり電圧防止対策を簡略化することを目的と
している。
た従来例の欠点を解決するためのもので、ＩＣチップの
耐圧を従来より低くすることによりチップサイズ縮小す
なわちチップコスト低減を計ると同時に、ＩＣチップ外
でのはねかえり電圧防止対策を簡略化することを目的と
している。
【０００５】
【課題を解決するための手段】本発明の出力回路は、出
力端子に電位を与える出力トランジスタと、ロジック回
路と、前記ロジック回路からの出力に基づき前記出力ト
ランジスタを制御する制御回路とを有する出力回路にお
いて、前記制御回路は前記出力トランジスタをオフにす
る信号を与える第１導電型の第１のトランジスタを備
え、前記第１のトランジスタのチャネル長Ｌ１、前記第
１のトランジスタのチャネル幅Ｗ１、前記ロジック回路
を構成する第１導電型の第２のトランジスタのチャネル
長Ｌ２、前記第２のトランジスタのチャネル幅Ｗ２は、
Ｗ１／Ｌ１：Ｗ２／Ｌ２＝１：１０〜１：１００の関係
であることを特徴とする。
力端子に電位を与える出力トランジスタと、ロジック回
路と、前記ロジック回路からの出力に基づき前記出力ト
ランジスタを制御する制御回路とを有する出力回路にお
いて、前記制御回路は前記出力トランジスタをオフにす
る信号を与える第１導電型の第１のトランジスタを備
え、前記第１のトランジスタのチャネル長Ｌ１、前記第
１のトランジスタのチャネル幅Ｗ１、前記ロジック回路
を構成する第１導電型の第２のトランジスタのチャネル
長Ｌ２、前記第２のトランジスタのチャネル幅Ｗ２は、
Ｗ１／Ｌ１：Ｗ２／Ｌ２＝１：１０〜１：１００の関係
であることを特徴とする。
【０００６】また、前記第１のトランジスタ及び第２の
トランジスタはＮチャネルトランジスタであることを特
徴とする。
トランジスタはＮチャネルトランジスタであることを特
徴とする。
【０００７】また、当該出力回路は、サーマルヘッドド
ライバに用いられることを特徴とする。
ライバに用いられることを特徴とする。
【０００８】
【実施例】図１において出力トランジスタ１は電流増幅
能力大すなわちチャネル幅が非常に長い。このため出力
トランジスタ１のゲート容量（入力容量）は通常数１０
ＰＦ程度と大きくなる。通常はそうした大きい容量を駆
動するために、遅れ時間を小さくする配慮からＡＮＤ２
の能カをＰｃｈ、Ｎｃｈとも大きく（チャネル長ミニマ
ム、チャネル幅大）設定しているが、本発明ではＡＮＤ
２のＮｃｈの能力を小さくするため、ＡＮＤ２のＮｃｈ
のチャネル長をラッチ４やシフトレジスタ５等を構成す
るトランジスタのチャネル長より長くする。出力トラン
ジスタ１をオフさせるにはゲートをロウレベルにすれば
よく、このロウレベルはＡＮＤ２のＮｃｈによって与え
られる。ＡＮＤ２のＮｃｈの能力を小さくした場合のタ
イムチャートを図８に示す。ａは出力トランジスタ１の
ゲートレベルであり、立上りは従来と同じであるが、立
下りはＡＮＤ２のＮｃｈの能力が小さいためゆっくり立
下がることになる。ゲートレベルがゆっくり立下がれ
は、出力トランジスタ１の能力もゆっくり連続的に電化
し、出力電流は図３（ｂ）のようになる。出力電流がゆ
っくり変化すれば、はねかえり電圧が小さくなり、出力
トランジスタ１のドレインにかかる電圧は図３（ｃ）の
ようになる。
能力大すなわちチャネル幅が非常に長い。このため出力
トランジスタ１のゲート容量（入力容量）は通常数１０
ＰＦ程度と大きくなる。通常はそうした大きい容量を駆
動するために、遅れ時間を小さくする配慮からＡＮＤ２
の能カをＰｃｈ、Ｎｃｈとも大きく（チャネル長ミニマ
ム、チャネル幅大）設定しているが、本発明ではＡＮＤ
２のＮｃｈの能力を小さくするため、ＡＮＤ２のＮｃｈ
のチャネル長をラッチ４やシフトレジスタ５等を構成す
るトランジスタのチャネル長より長くする。出力トラン
ジスタ１をオフさせるにはゲートをロウレベルにすれば
よく、このロウレベルはＡＮＤ２のＮｃｈによって与え
られる。ＡＮＤ２のＮｃｈの能力を小さくした場合のタ
イムチャートを図８に示す。ａは出力トランジスタ１の
ゲートレベルであり、立上りは従来と同じであるが、立
下りはＡＮＤ２のＮｃｈの能力が小さいためゆっくり立
下がることになる。ゲートレベルがゆっくり立下がれ
は、出力トランジスタ１の能力もゆっくり連続的に電化
し、出力電流は図３（ｂ）のようになる。出力電流がゆ
っくり変化すれば、はねかえり電圧が小さくなり、出力
トランジスタ１のドレインにかかる電圧は図３（ｃ）の
ようになる。
【０００９】通常のロジック部分のＮｃｈトランジスタ
はチャネル幅Ｗ対チャネル長Ｌの比が１：１の時に電源
電圧５Ｖで約１０ＯＫΩ相当の出力インピータンスを持
つ。ロジック部分では一般にＷ≧Ｌで設計される。ここ
でＡＮＤ２のＮｃｈのＷ：Ｌを１：１０〜１：１００に
することにより、ＮｃｈがＯＮ時の出力インビータンス
は１〜１ＯＭΩに出来、出力トランジスタ１のゲート容
量が数１０ｐＦとすれば、図３ａの立下りに数１０〜数
１００μｓｅｃの時定数を持たせることが出来る。
はチャネル幅Ｗ対チャネル長Ｌの比が１：１の時に電源
電圧５Ｖで約１０ＯＫΩ相当の出力インピータンスを持
つ。ロジック部分では一般にＷ≧Ｌで設計される。ここ
でＡＮＤ２のＮｃｈのＷ：Ｌを１：１０〜１：１００に
することにより、ＮｃｈがＯＮ時の出力インビータンス
は１〜１ＯＭΩに出来、出力トランジスタ１のゲート容
量が数１０ｐＦとすれば、図３ａの立下りに数１０〜数
１００μｓｅｃの時定数を持たせることが出来る。
【００１０】ロジック部分ではＬ＝２〜５μｍであり、
ＡＮＤ２のＮｃｈをＬ＝２０〜２００μｍにすることは
ＩＣチップサイズへの影響は小さくて済む。ＡＮＤ２の
出力に負荷容量を増加しても出力波形をなまらせること
はできるが、容量は大面積を必要とし、またａの立上り
もなまらせてしまうので実用的ではない。ＡＮＤ２のチ
ャネル長を長くするかわりに、チャネル幅を狭くしても
ＡＮＤ２の能力を小さくすることは出来るが、通常ロジ
ック部より幅を狭めるとばらつきが極めて大きくなりこ
れも実際的でない。
ＡＮＤ２のＮｃｈをＬ＝２０〜２００μｍにすることは
ＩＣチップサイズへの影響は小さくて済む。ＡＮＤ２の
出力に負荷容量を増加しても出力波形をなまらせること
はできるが、容量は大面積を必要とし、またａの立上り
もなまらせてしまうので実用的ではない。ＡＮＤ２のチ
ャネル長を長くするかわりに、チャネル幅を狭くしても
ＡＮＤ２の能力を小さくすることは出来るが、通常ロジ
ック部より幅を狭めるとばらつきが極めて大きくなりこ
れも実際的でない。
【００１１】なお、図１ではＡＮＤ２で示したが、実際
には図４のようにＮＡＮＤ７とインバータ８とでパター
ン化される。図４においてインバータ８と出力トランジ
スタ１との間に、インバータを更に偶数段追加してもよ
いが、その場合には出力トランジスタ１のゲートの直前
のインバータのみのＮｃｈのチャネル長を長くすればよ
い。
には図４のようにＮＡＮＤ７とインバータ８とでパター
ン化される。図４においてインバータ８と出力トランジ
スタ１との間に、インバータを更に偶数段追加してもよ
いが、その場合には出力トランジスタ１のゲートの直前
のインバータのみのＮｃｈのチャネル長を長くすればよ
い。
【００１２】なお、実施例では出力トランジスタがＮｃ
ｈの場合についてのみ述べて来たが、出力がＰｃｈやイ
ンバータやアナログスイッチの場合にも同様に適用し得
る。
ｈの場合についてのみ述べて来たが、出力がＰｃｈやイ
ンバータやアナログスイッチの場合にも同様に適用し得
る。
【００１３】
【発明の効果】以上述べたように、本発明では出力トラ
ンジスタの出力電流が時間的になだらかに減少させてオ
フさせるため、出力トランジスタのオフ時に出るはねか
えり電圧を小さくすることが出来、その結果ＩＣの耐圧
を低くて済ませることが出来るようになりチップコスト
を下げることが出来る。またＩＣチップ外でのはねかえ
り電圧防止等を簡略化することができる。
ンジスタの出力電流が時間的になだらかに減少させてオ
フさせるため、出力トランジスタのオフ時に出るはねか
えり電圧を小さくすることが出来、その結果ＩＣの耐圧
を低くて済ませることが出来るようになりチップコスト
を下げることが出来る。またＩＣチップ外でのはねかえ
り電圧防止等を簡略化することができる。
【００１４】
【図１】はサーマルへツドドライブ用ＩＣのロジック
図。
図。
【図２】は従来のＣＭＯＳ一ＩＣでのタイムチャート。
【図３】は本発明のＣＭＯＳ−ＩＣでのタイムチヤー
ト。
ト。
【図４】は図１のＡＮＰゲート２の展開図。
１・・出力トランジスタ ２．・ＡＮＤゲート ３、６・・バツファ ４・・ｎビツトラッチ ５・・ｎビツトシフトレジスタ ７・・ＮＡＮＤゲート ８・・イソバータ ａ・・出力トランジスタ１のゲートレベル ｂ・・出力トランジスタ１を流れる電流波形 ｃ・・出力トランジスタ１のドレイソにかかる電圧
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１１月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】通常のロジック部分のＮｃｈトランジスタ
はチャネル幅Ｗ対チャネル長Ｌの比が１：１の時に電源
電圧５Ｖで約１０ＯＫΩ相当の出力インピータンスを持
つ。ロジック部分では一般にＷ≧Ｌで設計される。ここ
でＡＮＤ２のＮｃｈのＷ：Ｌを１：１０〜１：１００に
することにより、ＮｃｈがＯＮ時の出力インビータンス
は１〜１ＯＭΩに出来、出力トランジスタ１のゲート容
量が数１０ｐＦとすれば、図３ａの立下りに数１０〜数
１００μｓｅｃの時定数を持たせることが出来る。つま
り、ロジック部分のＮｃｈトランジスタのＷ／Ｌが１で
あるのに対して、ＡＮＤ２のＮｃｈのＷ／Ｌを１／１０
〜１／１００にすることにより、図３ａの立下がりをな
まらせるわけである。
はチャネル幅Ｗ対チャネル長Ｌの比が１：１の時に電源
電圧５Ｖで約１０ＯＫΩ相当の出力インピータンスを持
つ。ロジック部分では一般にＷ≧Ｌで設計される。ここ
でＡＮＤ２のＮｃｈのＷ：Ｌを１：１０〜１：１００に
することにより、ＮｃｈがＯＮ時の出力インビータンス
は１〜１ＯＭΩに出来、出力トランジスタ１のゲート容
量が数１０ｐＦとすれば、図３ａの立下りに数１０〜数
１００μｓｅｃの時定数を持たせることが出来る。つま
り、ロジック部分のＮｃｈトランジスタのＷ／Ｌが１で
あるのに対して、ＡＮＤ２のＮｃｈのＷ／Ｌを１／１０
〜１／１００にすることにより、図３ａの立下がりをな
まらせるわけである。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/693 Ｅ 9473−5Ｊ
Claims (3)
- 【請求項１】出力端子に電位を与える出力トランジスタ
と、ロジック回路と、前記ロジック回路からの出力に基
づき前記出力トランジスタを制御する制御回路とを有す
る出力回路において、 前記制御回路は前記出力トランジスタをオフにする信号
を与える第１導電型の第１のトランジスタを備え、 前記第１のトランジスタのチャネル長Ｌ１、前記第１の
トランジスタのチャネル幅Ｗ１、前記ロジック回路を構
成する第１導電型の第２のトランジスタのチャネル長Ｌ
２、前記第２のトランジスタのチャネル幅Ｗ２は、Ｗ１
／Ｌ１：Ｗ２／Ｌ２＝１：１０〜１：１００の関係であ
ることを特徴とする出力回路。 - 【請求項２】前記第１のトランジスタ及び第２のトラン
ジスタはＮチャネルトランジスタであることを特徴とす
る請求項２に記載の出力回路。 - 【請求項３】当該出力回路は、サーマルヘッドドライバ
に用いられることを特徴とする請求項１に記載の出力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25687294A JP2626581B2 (ja) | 1994-10-21 | 1994-10-21 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25687294A JP2626581B2 (ja) | 1994-10-21 | 1994-10-21 | 出力回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59002947A Division JPS60147155A (ja) | 1984-01-11 | 1984-01-11 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07195727A true JPH07195727A (ja) | 1995-08-01 |
| JP2626581B2 JP2626581B2 (ja) | 1997-07-02 |
Family
ID=17298592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25687294A Expired - Lifetime JP2626581B2 (ja) | 1994-10-21 | 1994-10-21 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626581B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003063046A (ja) * | 2001-08-23 | 2003-03-05 | Rohm Co Ltd | プリンタの駆動装置 |
| JP2009177707A (ja) * | 2008-01-28 | 2009-08-06 | Seiko Epson Corp | 出力回路、出力方法、および電子機器 |
-
1994
- 1994-10-21 JP JP25687294A patent/JP2626581B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003063046A (ja) * | 2001-08-23 | 2003-03-05 | Rohm Co Ltd | プリンタの駆動装置 |
| JP2009177707A (ja) * | 2008-01-28 | 2009-08-06 | Seiko Epson Corp | 出力回路、出力方法、および電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2626581B2 (ja) | 1997-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |