JP2009177707A - 出力回路、出力方法、および電子機器 - Google Patents

Abstract

【課題】 簡易な構造を有する出力回路等を提供する。
【解決手段】 出力回路（１４）は、ゲートを有する出力トランジスタ（ＯＤ）と、画素データ（ＬＴ）に応じて、第１のストローブ信号（ＳＴＢ）の波形をゲートに伝えるスイッチング素子（４２）と、を備える。出力回路（１４）は、第２のストローブ信号（ＸＳＴＢ）を入力し、第２のストローブ信号に基づく第３のストローブ信号（ＳＴＢ）を生成する信号生成回路（４４）を、さらに備えることができる。第３のストローブ信号（ＳＴＢ）の立ち上がり時間（７２）は、第２のストローブ信号（ＸＳＴＢ）の立ち上がり時間より長く、かつ／または、第３のストローブ信号（ＳＴＢ）の立ち下がり時間（７４）は、第２のストローブ信号（ＸＳＴＢ）の立ち下がり時間より長い。スイッチング素子（４２）は、画素データ（ＬＴ）に応じて、第３のストローブ信号（ＳＴＢ）の波形をゲートに伝えることができる。
【選択図】 図４

Description

本発明は、出力回路、出力方法、および電子機器等に関する。

幾つかの電子機器またはそれに含まれる回路（たとえば、サーマルヘッドドライバ）は、出力回路を備えることができる（たとえば、特許文献１）。
特開平０７−１９５７２７号公報（図４）

一般に、電子機器またはそれに含まれる回路（たとえば、サーマルヘッドドライバ、および出力回路）は、簡易な構造を有することが望ましい。しかしながら、簡易な構造を有する回路を設計することは、当業者にとって困難である。
本発明に従う複数の形態のうち少なくとも１つの形態において、簡易な構造を有する回路が提供される。当業者は、（必要に応じて、本明細書およびそれに添付される図面（および、場合によって技術常識）を参照することによって、）本発明に従う各形態によって提供される少なくとも１つのさらなる利点を容易に理解することができるであろう。

以下に、本発明に従う複数の形態を例示する。以下に例示される複数の形態において、添付の図面で示される参照符号は、本発明を容易に理解するために用いられている。したがって、当業者は、本発明が、参照符号によって不当に限定されないことを留意すべきである。

本発明に従う第１の形態は、出力回路（１４）に関係する。たとえば、出力回路（１４）は、ゲートを有する出力トランジスタ（ＯＤ）と、画素データ（ＬＴ、ＳＩ）に応じて、第１のストローブ信号（ＳＴＢ）の波形をゲートに伝えるスイッチング素子（４２）と、を備える。
従来の出力回路（１４）は、スイッチング素子（４２）の代わりに、ＮＡＮＤ回路およびインバータ回路を備える。したがって、本発明に従う出力回路（１４）は、簡易な構造を有する。

本発明に従う第１の形態において、たとえば、出力回路（１４）は、第２のストローブ信号（ＸＳＴＢ；ＳＴＢ）を入力し、第２のストローブ信号に基づく第３のストローブ信号（ＳＴＢ；ＳＴＢ’）を生成する信号生成回路（４４）を、さらに備える。第３のストローブ信号（ＳＴＢ；ＳＴＢ’）の立ち上がり時間（７２）は、第２のストローブ信号（ＸＳＴＢ；ＳＴＢ）の立ち上がり時間より長く、かつ／または、第３のストローブ信号（ＳＴＢ；ＳＴＢ’）の立ち下がり時間（７４）は、第２のストローブ信号（ＸＳＴＢ；ＳＴＢ）の立ち下がり時間より長い。スイッチング素子（４２）は、画素データ（ＬＴ、ＳＩ）に応じて、第３のストローブ信号（ＳＴＢ；ＳＴＢ’）の波形をゲートに伝える。
第３のストローブ信号ＳＴＢ（ＳＴＢ；ＳＴＢ’）の立ち上がりおよび／または立ち下がりが、緩やかであるので、出力トランジスタ（ＯＤ）は、緩やかにＯＮまたはＯＦＦされる。したがって、本発明に従う出力回路（１４）は、ノイズを発生させ難い。

本発明に従う第１の形態において、たとえば、第１のストローブ信号（ＳＴＢ）は、第３のストローブ信号（ＳＴＢ；ＳＴＢ’）である。
このように、出力回路（１４）は、第３のストローブ信号（ＳＴＢ；ＳＴＢ’）を内部で生成してもよい。スイッチング素子（４２）は、出力回路（１４）の内部で生成されたストローブ信号（ＳＴＢ；ＳＴＢ’）の波形をゲートに伝える。

本発明に従う第１の形態において、たとえば、第１のストローブ信号（ＳＴＢ）は、第３のストローブ信号（ＳＴＢ；ＳＴＢ’）ではない。スイッチング素子（４２）は、第１のストローブ信号（ＳＴＢ）または第３のストローブ信号（ＳＴＢ；ＳＴＢ’）の波形をゲートに伝える。
第１のストローブ信号（ＳＴＢ）が、たとえば、出力回路（１４）の外部で生成される場合、スイッチング素子（４２）は、出力回路（１４）の外部で生成された第１のストローブ信号（ＳＴＢ）、または、出力回路（１４）の内部で生成された第３のストローブ信号（ＳＴＢ；ＳＴＢ’）を選択して出力することができる。

本発明に従う第１の形態において、たとえば、スイッチング素子（４２）は、トランスファーゲート回路（５２、５４）を含み、トランスファーゲート回路（５２、５４）は、画素データ（ＬＴ、ＳＩ）に応じて、第３のストローブ信号（ＳＴＢ；ＳＴＢ’）の波形をゲートに伝える。
出力トランジスタ（ＯＤ）は、第３のストローブ信号（ＳＴＢ；ＳＴＢ’）で駆動される。

本発明に従う第１の形態において、たとえば、信号生成回路（４４）は、第１のインバータ回路（４４）を含み、第１のインバータ回路（４４）は、第１の第１導電型トランジスタ（Ｐ２１）と、第１の第２導電型トランジスタ（Ｎ２１）と、を含む。トランスファーゲート回路（５２、５４）は、第２の第１導電型トランジスタ（Ｐ１１）と、第２の第２導電型トランジスタ（Ｎ１１）と、第２のインバータ回路（５４）と、を含む。第１の第１導電型トランジスタ（Ｐ２１）の能力は、第２の第１導電型トランジスタ（Ｐ１１）の能力より低く、かつ／または、第１の第２導電型トランジスタ（Ｎ２１）の能力は、第２の第２導電型トランジスタ（Ｎ１１）の能力より低い。
信号生成回路（４４、第１の第１導電型トランジスタ（Ｐ２１）および／または第１の第２導電型トランジスタ（Ｎ２１））の能力だけを絞ればよいので、本発明に従う出力回路（１４）は、従来の出力回路（１４）と比較して、小さいチップサイズを有することが可能となる。

本発明に従う第１の形態において、たとえば、出力回路（１４）は、ゲートに接続される第３の第２導電型トランジスタ（Ｎ１３）を、さらに備える。スイッチング素子（４２）がＯＮされるとき、第３の第２導電型トランジスタ（Ｎ１３）は、ＯＦＦされ、スイッチング素子（４２）がＯＦＦされるとき、第３の第２導電型トランジスタ（Ｎ１３）は、ＯＮされ、ゲートを駆動する。
第３の第２導電型トランジスタ（Ｎ１３）は、出力トランジスタ（ＯＤ）の誤動作を防止することができる。また、第３の第２導電型トランジスタ（Ｎ１３）は、消費電流を削減できる。

本発明に従う第１の形態において、たとえば、信号生成回路（４４）は、ボルテージフォロワ回路（６４）をさらに含む。
ボルテージフォロワ回路（６４）は、信号生成回路（４４）に繋がる出力トランジスタ（ＯＤ）の個数が変わることによる負荷変動に対して、第３のストローブ信号（ＳＴＢ；ＳＴＢ’）の特性変動を抑制することができる。

本発明に従う第１の形態において、たとえば、信号生成回路（４４）は、カウンタ回路（８２）とＤ／Ａコンバータ回路（８４）とを含む。カウンタ回路（８２）は、クロック信号（ＳＴＢ＿ＣＬＫ）と第２のストローブ信号（ＸＳＴＢ；ＳＴＢ）とを入力する。クロック信号（ＳＴＢ＿ＣＬＫ）は、第３のストローブ信号（ＳＴＢ；ＳＴＢ’）の波形を生成するための信号である。Ｄ／Ａコンバータ回路（８４）は、カウンタ回路（８２）のカウンタ値に応じて、第３のストローブ信号（ＳＴＢ；ＳＴＢ’）の波形を生成する。
出力トランジスタ（ＯＤ）は、Ｄ／Ａコンバータ回路（８４）からの第３のストローブ信号（ＳＴＢ；ＳＴＢ’）で駆動される。

本発明に従う第１の形態において、たとえば、カウンタ回路（８２）は、クロック信号（ＳＴＢ＿ＣＬＫ）を出力回路（１４）の外部から入力する。
クロック信号（ＳＴＢ＿ＣＬＫ）の周期を調節することにより、第３のストローブ信号（ＳＴＢ；ＳＴＢ’）の立ち上がり時間および／または立ち下り時間を調節することができる。このような調節は、ノイズの調節を可能にする。

本発明に従う第２の形態は、出力回路（１４）に関係する。たとえば、出力回路（１４）は、ゲートを有する出力トランジスタ（ＯＤ）と、画素データ（ＬＴ、ＳＩ）に応じて、ストローブ信号（ＳＴＢ）の波形をゲートに伝えるスイッチング素子（４２）と、を備える。
本発明に従う第２の形態において、たとえば、出力回路（１４）は、第１の第１導電型トランジスタ（Ｐ３１）を、さらに備える。スイッチング素子（４２）は、第２の第１導電型トランジスタ（Ｐ４１）を含み、第２の第１導電型トランジスタ（Ｐ４１）は、画素データ（ＬＴ）に応じて、ストローブ信号（ＳＴＢ）の波形を前記ゲートに伝える。第２の第１導電型トランジスタ（Ｐ４１）の能力は、第１の第１導電型トランジスタ（Ｐ３１）の能力より低い。
簡易な構造を有するスイッチング素子（４２）の能力が絞られるので、本発明に従う出力回路（１４）は、従来の出力回路（１４）と比較して、小さいチップサイズを有することが可能となる。

本発明に従う第２の形態において、たとえば、出力回路（１４）は、第１の第２導電型トランジスタ（Ｎ３１）と、ゲートに接続される第２の第２導電型トランジスタ（Ｎ４３）と、をさらに備える。スイッチング素子（４２）がＯＮされるとき、第２の第２導電型トランジスタ（Ｎ４３）は、ＯＦＦされ、スイッチング素子（４２）がＯＦＦされるとき、第２の第２導電型トランジスタ（Ｎ４３）は、ＯＮされ、ゲートを駆動する。第２の第２導電型トランジスタの能力（Ｎ４３）は、第１の第２導電型トランジスタ（Ｎ３１）の能力より低い。
簡易な構造を有するスイッチング素子（４２）の能力が絞られるので、本発明に従う出力回路（１４）は、従来の出力回路（１４）と比較して、小さいチップサイズを有することが可能となる。

本発明に従う第２の形態において、たとえば、第１の第１導電型トランジスタ（Ｐ３１）および第１の第２導電型トランジスタ（Ｎ３１）は、インバータ回路（４４）を構成し、インバータ回路（４４）は、反転ストローブ信号（ＸＳＴＢ）を入力し、反転ストローブ信号を反転してストローブ信号（ＳＴＢ）を生成する。

本発明に従う第２の形態において、たとえば、ストローブ信号（ＳＴＢ）は、一定である。

本発明に従う第１および第２の形態において、出力回路（１４）は、たとえば、サーマルヘッドドライバ（１４）、サーマルヘッド（１０）、電子機器（１２０、１４４）、および、印刷システム（１４０）に適用することができる。
したがって、サーマルヘッドドライバ（１４）、サーマルヘッド（１０）、電子機器（１２０、１４４）、および、印刷システムを、低コストで提供することができる。

本発明に従う第３の形態は、出力方法に関係する。たとえば、出力方法は、画素データ（ＬＴ、ＳＩ）を準備すること、ストローブ信号（ＳＴＢ）を準備すること、および画素データ（ＬＴ、ＳＩ）に応じて、ストローブ信号（ＳＴＢ）の波形を出力トランジスタ（ＯＤ）のゲートに伝えること、を含む。
本発明に従う出力方法を実行する出力回路（１４）は、簡易な構造を有することが可能となる。

当業者は、上述した本発明に従う各形態が、本発明の精神を逸脱することなく、変形され得ることを容易に理解できるであろう。たとえば、本発明に従うある形態を構成する少なくとも１つの要素は、本発明に従う他の形態に加えることができる。代替的に、本発明に従うある形態を構成する少なくとも１つの要素は、本発明に従う他の形態を構成する少なくとも１つの要素に組み替えることができる。

以下に、添付の図面を参照しながら、本発明に従う複数の実施形態を説明する。以下に説明する各実施形態は、本発明を容易に理解するために用いられている。したがって、当業者は、本発明が、以下に説明される各実施形態によって不当に限定されないことを留意すべきである。

１． 出力回路
出力回路は、出力トランジスタを含む。出力回路（出力トランジスタ）の出力は、たとえば、サーマル抵抗素子（広義には発熱素子、発熱抵抗体）、有機ＬＥＤ（広義には発光素子）等に接続される。出力回路の目的に応じて、出力トランジスタは、Ｎ型のトランジスタまたはＰ型のトランジスタで構成することができる。また、出力トランジスタは、ＣＭＯＳトランジスタで構成することもできる。
以下に、出力回路をサーマルヘッドドライバに適用した例を述べるが、出力回路は、サーマルヘッドドライバ以外の集積回路（たとえば、表示用ドライバ（たとえば、液晶ドライバ、プラズマパネルドライバ、ＬＥＤ表示ドライバ、有機ＥＬ表示ドライバ、蛍光表示管ドライバ）、プリンタ用のドライバ（たとえば、ＬＥＤプリントヘッドドライバ、有機ＥＬプリントヘッドドライバ）などのドライバ）にも、適用することができる。また、出力回路は、ディスクリート素子を使用する回路にも適用することができる。
また、出力トランジスタをＰ型のトランジスタまたはＣＭＯＳトランジスタで構成する場合、当業者は、以下に説明される出力回路の一部の構成が必要に応じて変形されることを容易に理解できるであろう。

２． サーマルヘッドドライバ、サーマルヘッド、電子機器、および印刷システム
２．１ サーマルヘッド
図１は、本発明に従うサーマルヘッドの概略ブロック図を示す。
図１に示されるサーマルヘッド１０は、セラミック板１２の上に、複数のサーマル抵抗素子（広義には発熱素子、発熱抵抗体）が形成されている。図１において、セラミック板１２の長辺の１つの縁部に、画素の間隔に合わせて複数のサーマル抵抗素子が配列されている。複数のサーマル抵抗素子の一端には、電源電圧ＶＨが供給されている。この電源電圧は、サーマルヘッド１０（セラミック板１２）の外部から供給される、例えば２４Ｖや１８Ｖといった高電圧である。また、サーマルヘッド１０は、第１〜第Ｍ（Ｍは２以上の整数）のサーマルヘッドドライバ１４−１、１４−２、…、１４−Ｍを含む。複数のサーマル抵抗素子の他端には、第１〜第Ｍのサーマルヘッドドライバ１４−１、１４−２、…、１４−Ｍの出力が電気的に接続される。

第１〜第Ｍのサーマルヘッドドライバ１４−１、１４−２、…、１４−Ｍの各サーマルヘッドドライバは、サーマル抵抗素子に接続される出力ドライバ（出力トランジスタ）の出力を例えば接地電源電圧に設定することで、該サーマル抵抗素子に電流を流す（駆動する）ことができる。

２．２ サーマルヘッドドライバ（従来技術）
図２は、図１に示される各サーマルヘッドドライバ１４の具体例（従来技術）を示す。
サーマルヘッドドライバ１４は、複数のドライバブロックＤＢ_１〜ＤＢ_Ｎ（Ｎは２以上の整数）を含む。ドライバブロックＤＢ_ｊ（１≦ｊ≦Ｎ、ｊは整数）は、出力ドライバ（出力トランジスタ）ＯＤ_ｊと、ラッチＬＴ_ｊと、フリップフロップＤＦＦ_ｊとを含むことができる。

サーマルヘッドドライバ１４には、クロック信号ＣＬＫ、シリアルデータＳＩ、ラッチ信号ＬＡＴおよびストローブ信号ＳＴＢが、入力される。画素データは、シリアルデータＳＩとして、クロック信号ＣＬＫに同期してシリアルに入力される。ラッチ信号ＬＡＴは、ラッチＬＴ_１〜ＬＴ_Ｎに１ライン分の画素データを取り込むための信号である。ストローブ信号ＳＴＢは、ドライバブロックＤＢ_１〜ＤＢ_Ｎに供給される。

ドライバブロックＤＢ_１〜ＤＢ_ＮのフリップフロップＤＦＦ_１〜ＤＦＦ_Ｎは、シリアルデータＳＩとして入力される画素データがシフト方向ＳＤＲにシフトされるシフトレジスタを構成する。シフトレジスタを構成する各フリップフロップは、クロック信号ＣＬＫの変化タイミングに同期して、前段のフリップフロップの出力を取り込むと共に、フリップフロップに取り込んだデータを出力する。

ラッチＬＴ_ｊは、ラッチ信号ＬＡＴが例えばＨレベルのとき、フリップフロップＤＦＦ_ｊに取り込んだデータをラッチ（保持）する。ラッチＬＴ_ｊにラッチされたデータは、出力制御回路ＯＣ_ｊに入力される。出力制御回路ＯＣ_ｊは、出力ドライバ（出力トランジスタ）ＯＤ_１の出力制御を行う出力制御信号ｃｎｔ_１を生成する。

出力ドライバ（出力トランジスタ）ＯＤ_ｊは、Ｎ型金属酸化膜半導体（Metal Oxide Semiconductor:ＭＯＳ）トランジスタ（以下、単にＭＯＳトランジスタと略す）により構成される。このＭＯＳトランジスタのドレインが、ドライバ出力ＤＯｊとなる。ドライバブロックＤＢ_１〜ＤＢ_Ｎの出力ドライバ（出力トランジスタ）ＯＤ_１〜ＯＤ_Ｎを構成するＭＯＳトランジスタのソースには、接地電源電圧ＧＮＤが供給される。出力ドライバ（出力トランジスタ）ＯＤ_ｊを構成するＭＯＳトランジスタのゲートには、出力制御回路ＯＣ_ｊからの出力制御信号ｃｎｔ_ｊが供給される。図２では、出力制御信号ｃｎｔ_ｊにより、出力ドライバ（出力トランジスタ）ＯＤ_ｊを構成するＭＯＳトランジスタのソース・ドレイン間が電気的に導通することで、ドライバ出力ＤＯｊが接地電源電圧ＧＮＤに設定される。

出力制御回路ＯＣ_ｊは、ストローブ信号ＳＴＢと、ドライバブロックＤＢ_ｊに対応した画素データ（ラッチＬＴ_ｊにラッチされた画素データ）とに基づいて、出力制御信号ｃｎｔ_ｊを生成する。

図３は、図２に示される出力制御回路ＯＣ_ｊの具体例（従来技術）を示す。
図２において、出力制御回路ＯＣ_ｊは、ＡＮＤ回路で表されているが、たとえば、図３に示されるＮＡＮＤ回路およびインバータ回路で、構成することができる。
図３に示される論理演算回路は、たとえば、４つのトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２からなるＮＡＮＤ回路と、２つのトランジスタＰ３、Ｎ３からなるインバータ回路とで、構成される。インバータ回路は、図２の出力ドライバ（出力トランジスタ）ＯＤ_ｊに接続される。

特許文献１（特開平０７−１９５７２７号公報）に開示されるように、図３において、出力ドライバ（出力トランジスタ）ＯＤ_ｊと直接に接続されるＮ型のトランジスタＮ３の能力（電流駆動能力）は、ラッチＬＴ_ｊを構成するＮ型の１つのトランジスタ（図示されていない）の能力より低く、あるいは、フリップフロップＤＦＦ_ｊを構成するＮ型の１つのトランジスタ（図示されていない）の能力より低い。
Ｎ型のトランジスタＮ３のチャネル長およびチャネル幅がそれぞれＬｎ３およびＷｎ３であり、ラッチＬＴ_ｊまたはフリップフロップＤＦＦ_ｊ内のＮ型の１つのトランジスタのチャネル長およびチャネル幅がそれぞれＬｎ１およびＷｎ１であると想定する。たとえば、Ｗｎ３／Ｌｎ３が、Ｗｎ１／Ｌｎ１より小さい場合、Ｎ型のトランジスタＮ３のＯＮ抵抗は、Ｎ型のトランジスタＮ１のＯＮ抵抗より高い。このように、Ｎ型のトランジスタＮ３の能力は、ラッチＬＴ_ｊまたはフリップフロップＤＦＦ_ｊ内のＮ型の１つのトランジスタの能力より低い。好ましくは、Ｗｎ３／Ｌｎ３：Ｗｎ１／Ｌｎ１＝１：１０〜１：１００である。

２．３ サーマルヘッドドライバ（第１の実施形態）
図４は、図１に示される各サーマルヘッドドライバ１４の具体例（本発明）を示す。
図４において、出力制御回路ＯＣ_ｊは、画素データ（ラッチＬＴ_ｊにラッチされた画素データ、広義にはシリアルデータＳＩ）に応じて、ストローブ信号ＳＴＢの波形を出力ドライバ（出力トランジスタ）ＯＤ_ｊのゲートに伝えるスイッチング素子４２である。このように、出力制御回路ＯＣ_ｊは、スイッチング素子４２で構成されるので、本発明に従うサーマルヘッドドライバ１４は、簡易な構造を有する。なお、サーマルヘッドドライバ１４は、出力ドライバ（出力トランジスタ）ＯＤ_ｊを含むので、サーマルヘッドドライバ１４は、出力回路である。
また、図４において、サーマルヘッドドライバ１４は、反転ストローブ信号ＸＳＴＢを入力し、反転ストローブ信号ＸＳＴＢに基づくストローブ信号ＳＴＢを生成する信号生成回路４４を、さらに備える。

図５は、図４に示される出力制御回路ＯＣ_ｊの具体例（本発明）を示す。
出力制御回路ＯＣ_ｊは、出力ドライバ（出力トランジスタ）ＯＤ_ｊのゲートに接続されるスイッチング素子４２およびＮ型のトランジスタＮ１３を含む。なお、Ｎ型のトランジスタＮ１３は、プルダウン抵抗素子に変更してもよい。
スイッチング素子４２は、画素データ（ラッチＬＴ_ｊにラッチされた画素データ）に応じて、ストローブ信号ＳＴＢの波形を出力ドライバ（出力トランジスタ）ＯＤ_ｊのゲートに伝えるトランスファーゲート回路５２、５４で構成される。図５において、トランスファーゲート回路５２、５４は、Ｐ型のトランジスタＰ１１と、Ｎ型のトランジスタＮ１１と、インバータ回路５４と、で構成される。

ラッチＬＴ_ｊからの信号（画素データ）は、トランスファーゲート回路５２、５４の第１の制御信号として、Ｎ型のトランジスタＮ１１のゲートに入力される。また、ラッチＬＴ_ｊからの信号（画素データ）は、トランスファーゲート回路５２、５４の第２の制御信号として、Ｐ型のトランジスタＰ１１のゲートに、インバータ回路５４を介して入力される。インバータ回路５４は、たとえば、図示されないＰ型のトランジスタＰ１２およびＮ型のトランジスタＮ１２（ＣＭＯＳトランジスタ）で構成される。
なお、ラッチＬＴ_ｊは、負論理で出力することが可能であり、その場合、負論理のラッチＬＴ_ｊからの信号（ＸＬＴ_ｊ、反転画像データ）は、Ｐ型のトランジスタＰ１１のゲートとＮ型のトランジスタＮ１３のゲートとに入力され、Ｎ型のトランジスタＮ１１のゲートにインバータ回路５４を介して入力されてもよい。さらに、ラッチＬＴ_ｊは、正論理および負論理で出力することが可能であり、その場合、インバータ回路５４を省略し、正論理のラッチＬＴ_ｊからの信号（ＬＴ_ｊ、画素データ）は、Ｎ型のトランジスタＮ１１のゲートに入力され、負論理のラッチＬＴ_ｊからの信号（ＸＬＴ_ｊ、反転画像データ）は、Ｐ型のトランジスタＰ１１のゲートとＮ型のトランジスタＮ１３のゲートとに入力されてもよい。
また、ラッチＬＴ_ｊが正論理で出力する場合、トランスファーゲート回路５２、５４を、Ｐ型のトランジスタＰ１１およびインバータ回路５４に置き換えてもよい。ラッチＬＴ_ｊが負論理で出力する場合、トランスファーゲート回路５２、５４を、Ｐ型のトランジスタＰ１１に置き換えてもよい。

図５において、ストローブ信号ＳＴＢは、トランスファーゲート回路５２、５４の入力信号として、入力される。
ラッチＬＴ_ｊからの信号がＨレベルのとき、Ｎ型のトランジスタＮ１１およびＰ型のトランジスタＰ１１は、ＯＮされる。言い換えれば、ラッチＬＴ_ｊからの信号がＨレベルのとき、スイッチング素子４２（トランスファーゲート回路５２、５４）は、ＯＮされる。この場合、ストローブ信号ＳＴＢの波形（またはストローブ信号ＳＴＢの電位レベル）は、出力ドライバ（出力トランジスタ）ＯＤ_ｊのゲートに伝わる。
ラッチＬＴ_ｊからの信号がＬレベルのとき、Ｎ型のトランジスタＮ１１およびＰ型のトランジスタＰ１１は、ＯＦＦされ、ストローブ信号ＳＴＢの波形（またはストローブ信号ＳＴＢの電位レベル）は、出力ドライバ（出力トランジスタ）ＯＤ_ｊのゲートに伝わらない。

ラッチＬＴ_ｊからの信号（画素データ）は、Ｎ型のトランジスタＮ１３のゲートにインバータ回路５４を介して入力される。ラッチＬＴ_ｊからの信号がＬレベルのとき、Ｎ型のトランジスタＮ１３は、ＯＮされ、接地電源電圧ＧＮＤが、出力ドライバ（出力トランジスタ）ＯＤ_ｊのゲートに伝わる。したがって、ラッチＬＴ_ｊからの信号がＬレベルのとき、Ｎ型のトランジスタＮ１３は、出力ドライバ（出力トランジスタ）ＯＤ_ｊを完全にＯＦＦさせることができる。このように、Ｎ型のトランジスタＮ１３は、出力ドライバ（出力トランジスタ）ＯＤ_ｊの誤動作を防止することができる。また、Ｎ型のトランジスタＮ１３は、プルダウン抵抗素子と比べて消費電流を削減できる。
なお、ラッチＬＴ_ｊが負論理で出力する場合、ラッチＬＴ_ｊからの信号（画素データ）は、Ｎ型のトランジスタＮ１３のゲートに直接入力されてもよい。

ところで、図５において、スイッチング素子４２およびＮ型のトランジスタＮ１３をスイッチング素子と呼ぶこともできる。

図６は、図４に示される信号生成回路４４の具体例（本発明）を示す。
図６において、信号生成回路４４は、Ｐ型のトランジスタＰ２１およびＮ型のトランジスタＮ２１を含むインバータ回路（ＣＭＯＳトランジスタ）で、構成される。好ましくは、信号生成回路４４は、ボルテージフォロワ回路６４をさらに含む。信号生成回路４４は、キャパシタ６２を含んでもよい。

図６において、Ｐ型のトランジスタＰ２１およびＮ型のトランジスタＮ２１の双方の能力は、絞られている。
たとえば、Ｐ型トランジスタＰ２１の能力は、図５に示されるＰ型トランジスタＰ１１の能力より低い。また、Ｎ型トランジスタＮ２１の能力は、図５に示されるＮ型トランジスタＮ１１の能力より低い。
Ｐ型トランジスタＰ２１のチャネル長およびチャネル幅がそれぞれＬｐ２１およびＷｐ２１であり、Ｐ型トランジスタＰ１１のチャネル長およびチャネル幅がそれぞれＬｐ１１およびＷｐ１１であると想定する。たとえば、Ｗｐ２１／Ｌｐ２１が、Ｗｐ１１／Ｌｐ１１より小さい場合、Ｐ型のトランジスタＰ２１のＯＮ抵抗は、Ｐ型のトランジスタＰ１１のＯＮ抵抗より高い。このように、Ｐ型のトランジスタＰ２１の能力は、絞られている。
Ｎ型トランジスタＮ２１のチャネル長およびチャネル幅がそれぞれＬｎ２１およびＷｎ２１であり、Ｎ型トランジスタＮ１１のチャネル長およびチャネル幅がそれぞれＬｎ１１およびＷｎ１１であると想定する。Ｗｎ２１／Ｌｎ２１が、Ｗｎ１１／Ｌｎ１１より小さい場合、Ｎ型のトランジスタＮ２１の能力は、絞られている。

図６に示されるＰ型トランジスタＰ２１の能力は、サーマルヘッドドライバ１４内の他の１つのＰ型のトランジスタ（たとえば、図５のインバータ回路を構成するＰ型のトランジスタＰ１２、ラッチＬＴ_ｊ内のある１つのＰ型のトランジスタ、フリップフロップＤＦＦ_ｊ内のある１つのＰ型のトランジスタなど）の能力に対して、絞られていてもよい。
図６に示されるＮ型のトランジスタＮ２１の能力は、サーマルヘッドドライバ１４内の他の１つのＮ型のトランジスタの能力に対して、絞られていてもよい。

図７は、図６に示される信号生成回路４４の動作を理解するためのタイミング図を示す。
図７において、符号ＸＳＴＢは、信号生成回路４４に入力される反転ストローブ信号ＸＳＴＢを表す。符号ＳＴＢは、信号生成回路４４から出力されるストローブ信号ＳＴＢである。
反転ストローブ信号ＸＳＴＢは、図４の出力ドライバ（出力トランジスタ）ＯＤ_ｊをＯＮまたはＯＦＦさせるためのトリガー信号（図７において矩形信号）である。信号生成回路４４は、反転ストローブ信号ＸＳＴＢを反転してストローブ信号ＳＴＢを生成する。前述の通り、図６のＰ型のトランジスタＰ２１およびＮ型のトランジスタＮ２１の双方の能力は、絞られている。したがって、図７に示されるように、ストローブ信号ＳＴＢの立ち上がり時間（矢印７２）は、反転ストローブ信号ＸＳＴＢの立ち上がり時間より長い。また、ストローブ信号ＳＴＢの立ち下がり時間（矢印７４）は、反転ストローブ信号ＸＳＴＢの立ち下がり時間より長い。言い換えれば、ストローブ信号ＳＴＢの立ち上がりは、反転ストローブ信号ＸＳＴＢの立ち上がりと比べて、緩やかであり、ストローブ信号ＳＴＢの立ち下がりは、反転ストローブ信号ＸＳＴＢの立ち下がりと比べて、緩やかである。
なお、図６のＰ型のトランジスタＰ２１およびＮ型のトランジスタＮ２１の一方のみの能力が、絞られてもよい。言い換えれば、ストローブ信号ＳＴＢの立ち上がりまたは立ち下がりの一方のみが、緩やかでもよい。ストローブ信号ＳＴＢの立ち上がり時間は、Ｐ型のトランジスタＰ２１の能力と負荷容量とで決定される。ストローブ信号ＳＴＢの立ち下がり時間は、Ｎ型のトランジスタＮ２１の能力と負荷容量とで決定される。負荷容量は、ドレイン容量、配線容量、キャパシタ６２の容量、ボルテージフォロワ回路６４の入力容量を含む。

図４の出力制御回路ＯＣ_ｊは、スイッチング素子４２で構成されるので、図４の出力ドライバ（出力トランジスタ）ＯＤ_ｊは、図６の信号生成回路４４からのストローブ信号ＳＴＢで駆動される。ストローブ信号ＳＴＢの立ち上がりおよび／または立ち下がりが、緩やかであるので、図４の出力ドライバ（出力トランジスタ）ＯＤ_ｊは、緩やかにＯＮまたはＯＦＦされる。したがって、本発明に従うサーマルヘッドドライバ１４は、サージ電圧の発生を抑制することができ、ノイズを発生させ難い。

図２および図３に示されるように、従来のサーマルヘッドドライバ１４に従えば、出力制御回路ＯＣ_１〜ＯＣ_Ｎのそれぞれが、能力の絞られたＮ型のトランジスタＮ３（および／またはＰ型のトランジスタＰ３）を備える必要があった。従来のサーマルヘッドドライバ１４とは対照的に、本発明のサーマルヘッドドライバ１４に従えば、図６の信号生成回路４４（インバータ回路Ｐ２１、Ｎ２１）の能力だけを絞ればよい。図５の出力制御回路ＯＣ_１〜ＯＣ_Ｎのそれぞれの能力は、絞られる必要がない。
言い換えれば、従来の出力制御回路ＯＣ_１〜ＯＣ_Ｎのそれぞれが、ノイズ対策のために大きくなる。本発明のサーマルヘッドドライバ１４に従えば、図６の信号生成回路４４だけが、ノイズ対策のために大きくなる。したがって、本発明に従うサーマルヘッドドライバ１４は、従来のサーマルヘッドドライバ１４と比較して、小さいチップサイズを有することが可能となる。

図６において、信号生成回路４４がボルテージフォロワ回路６４を含む場合、図４の出力制御回路ＯＣ_１〜ＯＣ_Ｎのそれぞれに、ストローブ信号ＳＴＢが正確に伝わる。このように、ボルテージフォロワ回路６４は、信号生成回路４４に繋がる出力ドライバ（出力トランジスタ）ＯＤ_ｊの個数が変わることによる負荷変動に対して、ストローブ信号ＳＴＢの特性変動を抑制することができる。

図６において、信号生成回路４４が、インバータ回路Ｐ２１、Ｎ２１に接続されるキャパシタ６２を含む場合、図７に示されるストローブ信号ＳＴＢの立ち上がり時間および／または立ち下がり時間（矢印７２、７４）は、より長くなる。この場合、本発明に従うサーマルヘッドドライバ１４は、ノイズをより発生させ難い。

図８は、図４に示される信号生成回路４４のもう１つの具体例（本発明）を示す。
図８において、図４の信号生成回路４４は、カウンタ回路８２とＤ／Ａコンバータ回路８４で構成される。図８の信号生成回路４４（カウンタ回路８２）は、図２のように、ストローブ信号ＳＴＢを入力する。

カウンタ回路８２は、クロック信号ＳＴＢ＿ＣＬＫとストローブ信号ＳＴＢとを入力する。クロック信号ＳＴＢ＿ＣＬＫは、ストローブ信号ＳＴＢ’の波形を生成するための信号である。カウンタ回路８２は、クロック信号ＳＴＢ＿ＣＬＫを出力回路（１４）の外部から入力する。なお、図８の信号生成回路４４は、クロック信号ＳＴＢ＿ＣＬＫを生成する回路を備えてもよい。
Ｄ／Ａコンバータ回路８４は、カウンタ回路８２のカウンタ値に応じて、ストローブ信号ＳＴＢ’の波形を生成する。
クロック信号ＳＴＢ＿ＣＬＫの周期を調節することにより、信号生成回路４４からのストローブ信号ＳＴＢ’の波形（立ち上がり時間および／または立ち下り時間）を調節することが可能となる。

図９は、図８に示される信号生成回路４４の動作を理解するためのタイミング図を示す。
図９おいて、符号ＳＴＢは、信号生成回路４４（カウンタ回路８２）に入力されるストローブ信号ＳＴＢを表す。符号ＳＴＢ’は、信号生成回路４４（Ｄ／Ａコンバータ回路８４）から出力されるストローブ信号ＳＴＢ’を表す。ストローブ信号ＳＴＢは、図４の出力ドライバ（出力トランジスタ）ＯＤ_ｊをＯＮまたはＯＦＦさせるためのトリガー信号（図９において矩形信号）である。
図８の信号生成回路４４は、ストローブ信号ＳＴＢ（トリガー信号）に応じて、ストローブ信号ＳＴＢ’の立ち上がり時間および／または立ち下がり時間（矢印７２、７４）が長くなるように、プログラムされる。たとえば、カウンタ回路８２は、クロック信号ＳＴＢ＿ＣＬＫがＬＯＷからＨＩＧＨに変化したとき、クロック信号ＳＴＢ＿ＣＬＫのパルスをカウントアップすることを開始する。また、カウンタ回路８２は、クロック信号ＳＴＢ＿ＣＬＫがＨＩＧＨからＬＯＷに変化したとき、クロック信号ＳＴＢ＿ＣＬＫのパルスをカウントダウンすることを開始する。カウンタ回路８２は、カウント値を保持し、カウント信号をＤ／Ａコンバータ回路８４に送る。Ｄ／Ａコンバータ回路８４は、カウント値に応じた電圧を出力する。
なお、ストローブ信号ＳＴＢ’の立ち上がり時間または立ち下がり時間（矢印７２、７４）の一方のみが長くなるように、信号生成回路４４は、プログラムされてもよい。

Ｄ／Ａコンバータ回路８４から出力されるストローブ信号ＳＴＢ’は、図９に示される信号に限定されない。図９において、ストローブ信号ＳＴＢ’は、直線からなる傾きを有するが、たとえば、階段状の傾きを有してもよい。たとえば、Ｄ／Ａコンバータ回路８４が電圧を３ビットで出力する場合、ＨＩＧＨとＬＯＷとの間が８分割された階段状の傾きを有する。たとえば、Ｄ／Ａコンバータ回路８４が電圧を６ビット〜８ビットで出力する場合、ストローブ信号ＳＴＢ’は、ほぼ直線からなる傾きを有する。また、信号生成回路４４の出力が図９に示される信号に近づくように、Ｄ／Ａコンバータ回路８４は、内部または外部にキャパシタおよび抵抗素子を有してもよい。

図８の信号生成回路４４は、ストローブ信号ＳＴＢを入力するが、図７に示すように、信号生成回路４４は、反転ストローブ信号ＸＳＴＢに応じてストローブ信号ＳＴＢを生成してもよい。

ところで、図４において、サーマルヘッドドライバ１４は、信号生成回路４４（たとえば、図６または図８で示される回路）を内部に備えるが、このような信号生成回路を外部に備えてもよい。この場合、サーマルヘッドドライバ１４は、外部の信号生成回路からのストローブ信号を入力し、スイッチング素子４２は、外部の信号生成回路からのストローブ信号を出力する。サーマルヘッドドライバ１４のユーザは、外部の信号生成回路からのストローブ信号の波形（立ち上がり時間および／または立ち下り時間）を調節し、サーマルヘッドドライバ１４のノイズを調節することが可能となる。
代替的に、サーマルヘッドドライバ１４は、信号生成回路４４を内部に備え、このような信号生成回路をさらに外部に備えてもよい。この場合、サーマルヘッドドライバ１４は、外部の信号生成回路のストローブ信号をさらに入力し、スイッチング素子４２は、内部の信号生成回路４４からのストローブ信号、または、外部の信号生成回路からのストローブ信号を選択して出力することができる。図５において、スイッチング素子４２（トランスファーゲート回路５２、５４）は、たとえば、図示されないスイッチ回路を介して、内部の信号生成回路４４からのストローブ信号、または、外部の信号生成回路からのストローブ信号を選択して入力することができる。

２．４ サーマルヘッドドライバ（第２の実施形態）
図７（または図９）において、ストローブ信号ＳＴＢ（または反転ストローブ信号ＸＳＴＢ）は、矩形信号である。第２の実施形態において、ストローブ信号ＳＴＢは、Ｈレベルに固定される。言い換えれば、ストローブ信号ＳＴＢは、一定である。

図１０は、図４に示される信号生成回路４４の更なる具体例（本発明）を示す。
図１０において、信号生成回路４４は、Ｐ型のトランジスタＰ３１およびＮ型のトランジスタＮ３１を含むインバータ回路（ＣＭＯＳトランジスタ）で、構成される。図１０において、Ｐ型のトランジスタＰ３１およびＮ型のトランジスタＮ３１の双方の能力は、絞られていない。

図１１は、図４に示される出力制御回路ＯＣ_ｊのもう１つの具体例（本発明）を示す。
出力制御回路ＯＣ_ｊ（４２）は、出力ドライバ（出力トランジスタ）ＯＤ_ｊのゲートに接続されるスイッチング素子１１２およびＮ型のトランジスタＮ４３（１１６）を含む。なお、Ｎ型のトランジスタＮ４３は、プルダウン抵抗素子に変更してもよい。
スイッチング素子１１２は、画素データ（負論理のラッチＬＴ_ｊからの反転画素データ）に応じて、ストローブ信号ＳＴＢの波形を出力ドライバ（出力トランジスタ）ＯＤ_ｊのゲートに伝えるＰ型のトランジスタＰ４１で構成される。

負論理のラッチＬＴ_ｊからの信号（ＸＬＴ_ｊ、反転画像データ）は、出力制御回路ＯＣ_ｊ（スイッチング素子１１２）の制御信号として、Ｐ型のトランジスタＰ４１のゲートに入力される。
なお、ラッチＬＴ_ｊは、正論理で出力することが可能であり、その場合、正論理のラッチＬＴ_ｊからの信号（ＬＴ_ｊ、画像データ）は、たとえば、出力制御回路ＯＣ_ｊを構成するインバータ回路（図示されていない）を介してＰ型のトランジスタＰ４１のゲートに入力される。

図１１において、ストローブ信号ＳＴＢは、Ｐ型のトランジスタＰ４１の入力信号として、入力される。
負論理のラッチＬＴ_ｊからの信号がＬレベルのとき、Ｐ型のトランジスタＰ４１は、ＯＮされる。（正論理のラッチＬＴ_ｊからの信号がＨレベルのとき、出力制御回路ＯＣ_ｊを構成するインバータ回路（図示されていない）を介して、Ｐ型のトランジスタＰ４１は、ＯＮされる。）言い換えれば、負論理のラッチＬＴ_ｊからの信号がＬレベルのとき、スイッチング素子４２（Ｐ型のトランジスタＰ４１（１１２））は、ＯＮされる。この場合、ストローブ信号ＳＴＢの波形（またはストローブ信号ＳＴＢの電位レベル）は、出力ドライバ（出力トランジスタ）ＯＤ_ｊのゲートに伝わる。
負論理のラッチＬＴ_ｊからの信号がＨレベルのとき、Ｐ型のトランジスタＰ４１は、ＯＦＦされ、ストローブ信号ＳＴＢの波形（またはストローブ信号ＳＴＢの電位レベル）は、出力ドライバ（出力トランジスタ）ＯＤ_ｊのゲートに伝わらない。

負論理のラッチＬＴ_ｊからの信号（ＸＬＴ_ｊ、反転画像データ）は、Ｎ型のトランジスタＮ４３のゲートに入力される。負論理のラッチＬＴ_ｊからの信号がＨレベルのとき、Ｎ型のトランジスタＮ４３は、ＯＮされ、接地電源電圧ＧＮＤが、出力ドライバ（出力トランジスタ）ＯＤ_ｊのゲートに伝わる。したがって、負論理のラッチＬＴ_ｊからの信号がＨレベルのとき、Ｎ型のトランジスタＮ４３は、出力ドライバ（出力トランジスタ）ＯＤ_ｊを完全にＯＦＦさせることができる。このように、Ｎ型のトランジスタＮ４３は、出力ドライバ（出力トランジスタ）ＯＤ_ｊの誤動作を防止することができる。また、Ｎ型トランジスタＮ４３は、プルダウン抵抗素子と比べて消費電流を削減できる。
なお、ラッチＬＴ_ｊが正論理で出力する場合、正論理のラッチＬＴ_ｊからの信号（画素データ）は、インバータ回路（図示されていない）を介して、Ｎ型のトランジスタＮ４３のゲートに入力されてもよい。

図１１において、Ｐ型のトランジスタＰ４１およびＮ型のトランジスタＮ４３の双方の能力は、絞られている。
たとえば、Ｐ型トランジスタＰ４１の能力は、図１０に示されるＰ型トランジスタＰ３１の能力より低い。また、Ｎ型トランジスタＮ４３の能力は、図１０に示されるＮ型トランジスタＮ１１の能力より低い。
Ｐ型トランジスタＰ４１のチャネル長およびチャネル幅がそれぞれＬｐ４１およびＷｐ４１であり、Ｐ型トランジスタＰ３１のチャネル長およびチャネル幅がそれぞれＬｐ３１およびＷｐ３１であると想定する。たとえば、Ｗｐ４１／Ｌｐ４１が、Ｗｐ３１／Ｌｐ３１より小さい場合、Ｐ型のトランジスタＰ４１のＯＮ抵抗は、Ｐ型のトランジスタＰ１１のＯＮ抵抗より高い。このように、Ｐ型のトランジスタＰ４１の能力は、絞られている。
Ｎ型トランジスタＮ４３のチャネル長およびチャネル幅がそれぞれＬｎ４３およびＷｎ４３であり、Ｎ型トランジスタＮ３１のチャネル長およびチャネル幅がそれぞれＬｎ３１およびＷｎ３１であると想定する。Ｗｎ４３／Ｌｎ４３が、Ｗｎ３１／Ｌｎ３１より小さい場合、Ｎ型のトランジスタＮ４３の能力は、絞られている。

図１１に示されるＰ型トランジスタＰ４１の能力は、サーマルヘッドドライバ１４内の他の１つのＰ型のトランジスタ（たとえば、ラッチＬＴ_ｊ内のある１つのＰ型のトランジスタ、フリップフロップＤＦＦ_ｊ内のある１つのＰ型のトランジスタなど）の能力に対して、絞られていてもよい。
図１１に示されるＮ型のトランジスタＮ２１の能力は、サーマルヘッドドライバ１４内の他の１つのＮ型のトランジスタの能力に対して、絞られていてもよい。

図１１の出力制御回路ＯＣ_ｊは、スイッチング素子１１２で構成されるので、図４の出力ドライバ（出力トランジスタ）ＯＤ_ｊは、スイッチング素子１１２（Ｐ型のトランジスタＰ４１）からのストローブ信号ＳＴＢで駆動される。Ｐ型のトランジスタＰ４１の能力が絞られているので、Ｐ型のトランジスタＰ４１は、ストローブ信号ＳＴＢの立ち上がりおよび立ち下がりをより緩やかにさせる。したがって、図４の出力ドライバ（出力トランジスタ）ＯＤ_ｊも、より緩やかにＯＮ／ＯＦＦされる。Ｎ型のトランジスタＮ４３の能力が絞られている場合、Ｎ型のトランジスタＮ４１は、負論理のラッチＬＴ_ｊからの信号（ＸＬＴ_ｊ、反転画像データ）によってＯＮ／ＯＦＦされるとき、Ｎ型のトランジスタＮ４１は、緩やかにＯＮ／ＯＦＦされ、図４の出力ドライバ（出力トランジスタ）ＯＤ_ｊも、緩やかにＯＮ／ＯＦＦされる。このように、本発明に従うサーマルヘッドドライバ１４は、サージ電圧の発生を抑制することができ、ノイズを発生させ難い。

図２および図３に示されるように、従来のサーマルヘッドドライバ１４に従えば、出力制御回路ＯＣ_１〜ＯＣ_Ｎのそれぞれが、６個のトランジスタＰ１、Ｐ２、Ｐ３、Ｎ１、Ｎ２、Ｎ３で構成される必要があった。従来のサーマルヘッドドライバ１４とは対照的に、本発明のサーマルヘッドドライバ１４に従えば、出力制御回路ＯＣ_１〜ＯＣ_Ｎのそれぞれが、少なくとも１つのトランジスタＰ４１（好ましくは、２個のトランジスタＰ４１、Ｎ４３）で構成すればよい。したがって、本発明に従うサーマルヘッドドライバ１４は、従来のサーマルヘッドドライバ１４と比較して、小さいチップサイズを有することが可能となる。
なお、出力制御回路ＯＣ_１〜ＯＣ_Ｎのそれぞれが、図５に示されるような５個のトランジスタＰ１１、Ｐ１２、Ｎ１１、Ｎ１２、Ｎ１３で構成されてもよい。この場合、トランジスタＰ１１およびトランジスタＮ１１の能力が絞られ、かつ／または、トランジスタＮ１３の能力が絞られる。

第２の実施形態において、ストローブ信号ＳＴＢは、固定されているが、ストローブ信号ＳＴＢが矩形信号である場合であっても、本発明に従うサーマルヘッドドライバ１４は、動作する。第１の実施形態において、ストローブ信号ＳＴＢは、矩形信号であるが、ストローブ信号ＳＴＢが固定される場合であっても、本発明に従うサーマルヘッドドライバ１４は、動作する。

２．５ 電子機器
図１２は、図１に示されるサーマルヘッド１０を備えるサーマルプリンタの具体例の主要部分のみの縦断面図を示す。
プリンタ装置１２０内には、感熱紙がロール紙１２２としてセットされる用に構成されている。ロール紙１２２の印刷対象部分は、所与の紙送り機構（紙送り手段）により１ラインずつ紙送り方向１２３の方向に送り出される。そして、この印刷対象部分は、ハウジング１２４内で印刷ヘッド１２５の方に導かれる。印刷ヘッド１２５は、図１のサーマルヘッド１０を搭載する。ロール紙１２２の印刷対象部分が、印刷ヘッド１２５およびプラテン１２６の間を通過する際に、印刷ヘッド１２５により該印刷対象部分に所定の印刷が行われる。

紙送り機構は、印刷対象部分を更に紙送り方向１２３に送り出し、カッター１２７によりロール紙１２２が切断されて、切断後の用紙がレシート１２８として取り出し可能となる。

またハウジング１２４内には、印刷ヘッド１２５の前段に、用紙エンドセンサ１２９が設けられており、ロール紙１２２が紙送り方向１２３に送られる際にロール紙１２２の端を検知できる。

２．６ 印刷システム
図１３は、図１に示されるサーマルヘッド１０を含む印刷システムの具体例を示す。
図１３に示される印刷システム１３０は、ホストコンピュータ１３２（広義には制御部）と、レシート１３８等を発行するプリンタ装置１３４とを含む。ホストコンピュータ１３２は、本体１３５と、表示装置１３６と、キーボード１３７と、ポインティングデバイスとしてのマウス１３８とを含む。
プリンタ装置１３４は、たとえば、図１２に示されるプリンタ装置１２０で構成される。

図１４は、図１３に示されるホストコンピュータ１３２の概略ブロック図を示す。
ホストコンピュータ１３２では、ＣＰＵ（Central Processing Unit)１４１に、バスライン１４２を介して、プログラムデータ等が格納されたＲＯＭ（Read Only Memory）１４３、データ処理の作業エリアや印刷データがバッファリングされるＲＡＭ（Random Access Memory）１４４、プリンタ装置１３４に印刷データや印刷コマンド等を送信する通信インタフェース１４５、表示装置１３６を駆動制御して表示データに対応する文字等を表示させるディスプレイコントローラ１４６、キーボード１３７から入力キーに対応するキー信号を取り込むキーボードコントローラ１４７、マウス１３８とのデータ等のやり取りを制御するマウスコントローラ１４８が接続されている。また、プリンタ装置１３４は、通信インタフェース１４５からの印刷データ等を受信する通信インタフェース１４９を含む。

ＣＰＵ１４１は、ＲＯＭ１４３またはＲＡＭ１４４に格納されたプログラムに従って所定の印刷処理を実行し、印刷データをＲＡＭ１４４に展開したり、ＲＡＭ１４４の印刷データを、通信インタフェース１４５を介してプリンタ装置１３４に転送したりすることができる。

当業者は、上述した本発明に従う各実施形態が、本発明の精神を逸脱することなく、（場合によって技術常識を参照することによって、）変形され得ることを容易に理解できるであろう。

本発明に従うサーマルヘッドの概略ブロック図。 図１に示される各サーマルヘッドドライバ１４の具体例（従来技術）。 図２に示される出力制御回路ＯＣ_ｊの具体例（従来技術）。 図１に示される各サーマルヘッドドライバ１４の具体例（本発明）。 図４に示される出力制御回路ＯＣ_ｊの具体例（本発明）。 図４に示される信号生成回路４４の具体例（本発明）。 図６に示される信号生成回路４４の動作を理解するためのタイミング図。 図４に示される信号生成回路４４のもう１つの具体例（本発明）。 図８に示される信号生成回路４４の動作を理解するためのタイミング図。 図４に示される信号生成回路４４の更なる具体例（本発明）。 図４に示される出力制御回路ＯＣ_ｊのもう１つの具体例（本発明）。 図１に示されるサーマルヘッド１０を備えるサーマルプリンタの具体例の主要部分のみの縦断面図。 図１に示されるサーマルヘッド１０を含む印刷システムの具体例。 図１３に示されるホストコンピュータ１３２の概略ブロック図。

符号の説明

１０ サーマルヘッド、 １２ セラミック板、
１４、１４−１〜１４−Ｍ サーマルヘッドドライバ、 ４２ 出力制御回路、
４４ インバータ回路、 ６２ キャパシタ、 ６４ ボルテージフォロワ回路、
８２ カウンタ回路、 ８４ Ｄ／Ａコンバータ回路、 １２０ プリンタ装置、
１２２ ロール紙、１２３ 紙送り方向、 １２４ ハウジング、
１２５ 印刷ヘッド、 １２６ プラテン、 １２７ カッター、 １２８ レシート、
１３０ 印刷システム、 １３２ ホストコンピュータ、 １３５ 本体、
１３６ 表示装置、 １３７ キーボード、 １３８ マウス、
ＣＬＫ クロック信号、 Ｄ ドレイン、 ＤＢ_１〜ＤＢ_Ｎ ドライバブロック、
ＤＦＦ_１〜ＤＦＦ_Ｎ フリップフロップ、 ＤＯ１〜ＤＯＮ ドライバ出力、
ＬＴ_１〜ＬＴ_Ｎ ラッチ、 ＬＡＴ ラッチ信号、
Ｎ１〜Ｎ３、Ｎ１１〜Ｎ１３、Ｎ２１、Ｎ３１、Ｎ４３ Ｎ型トランジスタ、
ＯＣ_１〜ＯＣ_Ｎ 出力制御回路、
ＯＤ_１〜ＯＤ_Ｎ 出力ドライバ（出力トランジスタ）、
Ｐ１、Ｐ２、Ｐ３、Ｐ１１、Ｐ１２、Ｐ２１、Ｐ３１、Ｐ４１ Ｐ型トランジスタ、
Ｓ ソース、 ＳＩ シリアルデータ、 ＳＴＢ、ＳＴＢ’ ストローブ信号、
ＳＴＢ＿ＣＬＫ クロック信号、 ＶＤＤ、ＶＨ 電源電圧、
ＸＴＳＢ 反転ストローブ信号

Claims (15)

1. 出力回路であって、
   ゲートを有する出力トランジスタと、
   画素データに応じて、第１のストローブ信号の波形を前記ゲートに伝えるスイッチング素子と、
   を備える出力回路。
2. 請求項１において、
   第２のストローブ信号を入力し、前記第２のストローブ信号に基づく第３のストローブ信号を生成する信号生成回路を、
   さらに備え、
   前記第３のストローブ信号の立ち上がり時間は、前記第２のストローブ信号の立ち上がり時間より長く、かつ／または、前記第３のストローブ信号の立ち下がり時間は、前記第２のストローブ信号の立ち下がり時間より長く、
   前記スイッチング素子は、前記画素データに応じて、前記第３のストローブ信号の波形を前記ゲートに伝える、出力回路。
3. 請求項２において、
   前記第１のストローブ信号は、前記第３のストローブ信号である、出力回路。
4. 請求項２において、
   前記第１のストローブ信号は、前記第３のストローブ信号でなく、
   前記スイッチング素子は、前記第１のストローブ信号または前記第３のストローブ信号の波形を前記ゲートに伝える、出力回路。
5. 請求項２において、
   前記スイッチング素子は、トランスファーゲート回路を含み、
   前記トランスファーゲート回路は、前記画素データに応じて、前記第３のストローブ信号の波形を前記ゲートに伝える、出力回路。
6. 請求項５において、
   前記信号生成回路は、第１のインバータ回路を含み、前記第１のインバータ回路は、第１の第１導電型トランジスタと、第１の第２導電型トランジスタと、を含み、
   前記トランスファーゲート回路は、第２の第１導電型トランジスタと、第２の第２導電型トランジスタと、第２のインバータ回路と、を含み、
   前記第１の第１導電型トランジスタの能力は、前記第２の第１導電型トランジスタの能力より低く、かつ／または、前記第１の第２導電型トランジスタの能力は、前記第２の第２導電型トランジスタの能力より低い、出力回路。
7. 請求項６において、
   前記ゲートに接続される第３の第２導電型トランジスタを、
   さらに備え、
   前記スイッチング素子がＯＮされるとき、前記第３の第２導電型トランジスタは、ＯＦＦされ、
   前記スイッチング素子がＯＦＦされるとき、前記第３の第２導電型トランジスタは、ＯＮされ、前記ゲートを駆動する、出力回路。
8. 請求項６または７において、
   前記信号生成回路は、ボルテージフォロワ回路をさらに含む、出力回路。
9. 請求項２において、
   前記信号生成回路は、カウンタ回路とＤ／Ａコンバータ回路とを含み、
   前記カウンタ回路は、クロック信号と前記第２のストローブ信号とを入力し、前記クロック信号は、前記第３のストローブ信号の波形を生成するための信号であり、
   前記Ｄ／Ａコンバータ回路は、前記カウンタ回路のカウンタ値に応じて、前記第３のストローブ信号の波形を生成する、出力回路。
10. 請求項９において、
    前記カウンタ回路は、前記クロック信号を出力回路の外部から入力する、出力回路。
11. 請求項１において、
    第１の第１導電型トランジスタを、
    さらに備え、
    前記スイッチング素子は、第２の第１導電型トランジスタを含み、前記第２の第１導電型トランジスタは、前記画素データに応じて、前記第１のストローブ信号の波形を前記ゲートに伝え、
    前記第２の第１導電型トランジスタの能力は、前記第１の第１導電型トランジスタの能力より低い、出力回路。
12. 請求項１または１１において、
    第１の第２導電型トランジスタと、
    前記ゲートに接続される第２の第２導電型トランジスタと、
    をさらに備え、
    前記スイッチング素子がＯＮされるとき、前記第２の第２導電型トランジスタは、ＯＦＦされ、
    前記スイッチング素子がＯＦＦされるとき、前記第２の第２導電型トランジスタは、ＯＮされ、前記ゲートを駆動し、
    前記第２の第２導電型トランジスタの能力は、前記第１の第２導電型トランジスタの能力より低い、出力回路。
13. 請求項１１または１２において、
    前記ストローブ信号は、一定である、出力回路。
14. 請求項１乃至１３のいずれかの出力回路を備える電子機器。
15. 出力方法であって、
    画素データを準備すること、
    ストローブ信号を準備すること、および
    前記画素データに応じて、前記ストローブ信号の波形を出力トランジスタのゲートに伝えること、
    を含む出力方法。

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