JPH07193465A

JPH07193465A - 高周波集積回路

Info

Publication number: JPH07193465A
Application number: JP33271993A
Authority: JP
Inventors: Shuichi Obayashi; 林秀一尾; Hiroyuki Kayano; 博幸加屋野; Tadahiko Maeda; 田忠彦前; Yasuo Suzuki; 木康夫鈴
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-12-27
Filing date: 1993-12-27
Publication date: 1995-07-28

Abstract

(57)【要約】【構成】必要な利得と出力電力および歪特性を得るた
め、２段以上の継続接続を用いて、各段の出力電力Ｐｉ
（ｉ＝１〜ｎ、ｎ≧２）と利得、段間の整合回路の損失
を配分する高周波集積回路において、最終段以外の１つ
ないしは２つ以上の段の能動素子の大きさを、歪特性を
満たした上で所定の出力電力Ｐｍ（１≦ｍ≦ｎ−１）が
得られる最小限の大きさＷｍに対してＫｍ倍（但し、Ｋ
ｍは、上記Ｗｍと、その次段の能動素子の歪特性を満た
した上で所定の出力電力Ｐ（ｍ＋１）が得られる最小限
の大きさＷ（ｍ＋１）との比Ｇｍに対してＫｍ＝Ｇｍ／
Ａ、Ａは所定の値）以上にする。【効果】能動素子の大きさを、配分した出力電力に対
応する必要最小限の大きさに対してＫｍ倍あるいは２倍
以上にすると、素子の出力インピーダンスが小さくな
り、次段の能動素子の入力インピーダンスとの差が小さ
くなり、少ない素子数を段間整合を取ることができる。
これにより、全体の面積を小さくでき、かつ整合回路の
損失を小さくできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高周波集積回路に係
り、特に通信機器の信号増幅などに用いられる高周波集
積回路に関する。

【０００２】

【従来の技術】例えば、通信機器などに用いる高周波集
積回路は、必要な利得と所望の出力電力を得る条件のも
とで、チップ面積をできるだけ小さくして、歩留まりを
大きくすることが求められている。

【０００３】一方、必要な利得と所望の出力電力を得る
ために、２段以上の縦続接続を用いて、各段の出力電力
と利得、段間の整合回路の損失を配分することが行なわ
れている。この場合、一般に、微細加工が必要な能動素
子の面積をできるだけ減らすため、配分した各出力電力
に対応する必要最小限の面積を用いて例えばトランジス
タ等の能動素子により前段回路を構成している。また、
前段回路の出力インピーダンスと後段回路の入力インピ
ーダンスとを整合させたり、出力電力における不要な周
波数を減衰させたりするために段間整合回路が設けられ
ている。

【０００４】図７および図８は、従来の高周波集積回路
の夫々別異の例を示す概略平面図である。

【０００５】図７は、段間整合回路の面積が広いタイプ
の従来の高周波集積回路を示している。同図において、
符号１は、例えば電界効果トランジスタ（field effect
transistor ；FET ）等の能動素子よりなる前段回路で
あり、この前段回路１のＦＥＴは、上述した理由によっ
て狭い面積の総ゲート幅を有するように構成されてい
る。符号２は、例えば総ゲート幅が広いＦＥＴ等の能動
素子よりなる後段回路であり、前記前段回路１と後段回
路２との間には不要な周波数を減衰させて双方の回路の
インピーダンスを整合させる段間整合回路５が設けられ
ている。この段間整合回路５は、前段回路１側に設けら
れる小容量のキャパシタ６と、このキャパシタ６に接続
される大容量のキャパシタ７と、このキャパシタ７に隣
接して設けられるスルーホール８と、キャパシタ７およ
び後段回路２との間に設けられるインダクタ９と、より
構成されている。この段間整合回路５は、前段回路１の
能動素子の総ゲート幅を可及的に小さく構成するため
に、大きなキャパシタ７と比較的広面積を占めるインダ
クタ９とを設けなければならず、回路全体として広い面
積を必要としている。

【０００６】また、図８は個々の素子の面積を狭くする
ために各素子を複数に分割したタイプの段間整合回路５
Ａを設けた従来の高周波集積回路を示している。図８に
おいて、総ゲート幅の小さいＦＥＴよりなる前段回路１
と総ゲート幅の大きいＦＥＴよりなる後段回路２との間
に段間整合回路５Ａが設けられている。この段間整合回
路５Ａは、小容量のキャパシタ６と、このキャパシタ６
に接続され、図７における大容量のキャパシタ７を２つ
に分割した場合の一方のキャパシタ７ａと、このキャパ
シタ７ａに隣接するスルーホール８ａと、図７における
インダクタ９を２つに分割した場合の一方のインダクタ
９ａと、２つに分割されたうちの他方のキャパシタ７ｂ
と、このキャパシタ７ｂに隣接するスルーホール８ｂ
と、２つに分割されたうちの他方のインダクタ９ｂと、
を備えている。この段間整合回路５Ａは、段間整合回路
５に比較してキャパシタ及びインダクタの素子値を小さ
くできる一方でキャパシタ７、スルーホール８およびイ
ンダクタ９を夫々２つに分割してキャパシタ７ａおよび
７ｂ、スルーホール８ａおよび８ｂ、インダクタ９ａお
よび９ｂとしているので、回路を構成する素子数が２倍
近い個数となっている。また、整合回路５又は５Ａにお
ける素子が整合のための素子値も大きくなる。

【０００７】上記図７および図８に示す段間整合回路５
および５Ａは、前段回路１と後段回路２との夫々におけ
るＦＥＴの総ゲート幅の差を大きくしているために、特
に１段当たりの利得が大きい場合に、整合させるべきイ
ンピーダンスの差が大きくなる。従って、整合に必要な
素子の数や素子値が大きくなるため、段間整合回路の面
積が大きくなり、結果として高周波集積回路の全体とし
ての面積が大きくなるという欠点がある。

【０００８】また、個々の素子に含まれる損失の合計が
大きくなってしまい、整合回路全体の損失が大きくなっ
てしまうという欠点がある。

【０００９】

【発明が解決しようとする課題】以上に述べたように、
従来の技術では、２段以上の縦続接続を用いて各段の出
力電力と利得、段間の整合回路の損失を配分し、能動素
子の面積をできるだけ減らすため、配分した各出力電力
に対応する必要最小限の大きさを用いるため、整合すべ
きインピーダンスの差が大きくなり、集積回路の面積が
大きくなるとともに、整合回路の損失が大きくなるとい
う欠点があった。

【００１０】そこで、本発明は、縦続接続を用いた場合
でも全体の面積を小さくでき整合回路の損失を小さくで
きる高周波集積回路を提供することを目的としている。

【００１１】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明においては、必要な利得と出力電力および
歪特性を得るため、２段以上の縦続接続を用いて、各段
の出力電力Ｐｉ（ｉ＝１〜ｎ、ｎ≧２）と利得、段間の
整合回路の損失を配分する高周波集積回路において、最
終段以外の１つないしは２つ以上の段の能動素子の大き
さを、歪特性を満たした上で所定の出力電力Ｐｍ（１≦
ｍ≦ｎ−１）が得られる最小限の大きさＷｍに対してＫ
ｍ倍（但し、Ｋｍは、上記Ｗｍと、その次段の能動素子
の歪特性を満たした上で所定の出力電力Ｐ（ｍ＋１）が
得られる最小限の大きさＷ（ｍ＋１）との比Ｇｍに対し
てＫｍ＝Ｇｍ／Ａ；Ａは所定の値）以上あるいは２倍以
上にすることを特徴とする高周波集積回路を提供してい
る。

【００１２】

【作用】能動素子の大きさを、配分した出力電力に対応
する必要最小限の大きさに対してＫｍ倍以上あるいは２
倍以上にすると、素子の出力インピーダンスが小さくな
り、次段の能動素子の入力インピーダンスとの差が小さ
くなり、少ない素子数で段間整合をとることができる。
これにより、全体の面積を小さくでき、かつ整合回路の
損失を小さくできる。

【００１３】

【実施例】以下、この発明に係る高周波集積回路の一実
施例を図１ないし図６に従い詳細に説明する。

【００１４】まず、図２を用いて歪特性を満たした上で
の能動素子の出力電力とその能動素子の大きさ（総ゲー
ト幅）との関係について説明する。図２において、複数
段に縦続接続された各段の能動素子をＦＥＴにより構成
した場合、能動素子の大きさは「総ゲート幅」として理
解されるが、もしも能動素子をバイポーラトランジスタ
により構成した場合、能動素子の大きさは「エミッタサ
イズ」により表わされる。

【００１５】例えば、複数段に能動素子を接続した増幅
回路を集積回路により構成した場合、最終段の出力電力
を所望の値Ｐ（ｍ＋１）に設定すると前段の出力電力の
値は、その段を構成する能動素子の利得をも考慮して決
定される。この出力電力は能動素子としてのＦＥＴの総
ゲート幅に対して図２に示すような特性を有している。
従って、前段回路を構成する能動素子（ＦＥＴ）の所望
の出力電力値Ｐｍが決定されると、そのＦＥＴの総ゲー
ト幅は図２により求められる。

【００１６】図１は、この発明の一実施例に係る高周波
集積回路１０の概略構成を示している。図１において、
高周波集積回路１０は、ＦＥＴ等の能動素子により構成
される前段回路１１と、同じくＦＥＴ等の能動素子によ
り構成される後段回路１２と、前段回路１１の出力イン
ピーダンスと後段回路１２の入力インピーダンスとをマ
ッチングさせる段間整合回路１５と、を備えている。図
１における後段回路１２は、図７および図８における後
段回路２に相当し、両者は共に広い面積の総ゲート幅を
有している。これに対して図１における前段回路１１
は、図７および図８における前段回路１に相当するが、
両者の総ゲート幅は異なっており、図７および図８に対
比させて図１を観察すれば明らかなように、従来の前段
回路１を構成するＦＥＴの総ゲート幅に対して本実施例
の前段回路１１を構成するＦＥＴの総ゲート幅は２倍の
面積を有するように構成されている。勿論、前段回路１
１はバイポーラトランジスタにより構成しても良く、そ
の場合にはエミッタサイズを従来の倍の大きさにすれば
良い。

【００１７】本実施例による高周波集積回路１０は、前
段回路１１を構成するＦＥＴ（バイポーラトランジス
タ）の総ゲート幅（エミッタサイズ）を倍にしたことに
より、図７および図８に示す段間整合回路５又は５Ａと
は異なる構成を有する段間整合回路１５を備えている。
この段間整合回路１５は、前段回路１１に接続されたキ
ャパシタ１６と、このキャパシタ１６に接続されたキャ
パシタ１７と、このキャパシタ１７に隣接して設けられ
たスルーホール１８と、前記キャパシタ１７と後段回路
１２との間に設けられたインピーダンス１９と、より構
成されている。この段間整合回路１５の各構成素子１６
ないし１９を図７又は図８の構成素子と比較すると、キ
ャパシタ１６（図１）はキャパシタ６（図７および図
８）と同一構成を有するが、キャパシタ１７（図１）は
キャパシタ７（図７）に比べて大幅に小さくなってお
り、また、インダクタ１９（図１）もインダクタ９（図
７）よりも大幅に省スペース化されている。また、図８
におけるキャパシタ７ａおよび７ｂは個々の構成におい
ては図１のキャパシタ１７とほぼ同一であるが、素子
数、面積共にほぼ２倍であり、また、図８のインダクタ
９ａおよび９ｂも図１のインダクタ１９と個々的にほぼ
同一構成を有しているとはいえ、素子数、面積はほぼ２
倍である。従って、本実施例の高周波集積回路１０にお
いては、段間整合回路１５の全体の面積を省スペース化
したり、構成素子の点数を削減したりすることが可能と
なる。

【００１８】図１に示された高周波集積回路１０のより
詳しい回路構成が、図４に示されている。図４におい
て、高周波集積回路１０は、入力端子２０と出力端子３
０との間に順次設けられた入力整合回路２１、前段回路
１１、段間整合回路１５、後段回路１２および出力整合
回路２５を備えている。

【００１９】前段回路１１は、例えばガリウムヒ素（Ｇ
ａＡｓ）を用いたショットキー障壁ゲート電界効果トラ
ンスタ(Metal Semiconductor FET;MESFET)１３より構成
され、後段回路１２は、例えばＭＥＳＦＥＴ１４より構
成されている。３つの整合回路は、２つのキャパシタと
１つのインダクタを有する略同一の構成となっている。
即ち、入力整合回路２１は、キャパシタ２２および２３
とインダクタ２４とを備え、段間整合回路１５はキャパ
シタ１６および１７とインダクタ１９とを備え、出力整
合回路２５はインダクタ２６とキャパシタ２７および２
８を備えている。段間整合回路１５が前段回路１１の出
力インピーダンスと後段回路１２の入力インピーダンス
との整合をとるのと同様に、入力整合回路は、供給され
た入力電力のインピーダンスと前段回路１１の入力イン
ピーダンスとの整合をとっており、また、出力整合回路
２５は後段回路１２の出力インピーダンスと出力端子３
０より外部へ導き出される出力電力のインピーダンスと
の整合をとっている。なお、符号３１ないし３４は前段
回路１１用のバイアス電圧Ｖ_d1およびＶ_g1並びに後段回
路１２用のバイアス電圧Ｖ_d2およびＶ_g2を夫々供給する
ための端子である。また、符号３５ないし３８は各端子
３１ないし３４とＦＥＴ１３又は１４との間に設けられ
たインダクタである。

【００２０】以上のような基本的な構成を有する高周波
集積回路１０の本実施例における作用、効果を説明す
る。

【００２１】図３に示すような、複数の段で構成される
増幅器とそれらの段間の整合回路を考える。

【００２２】ここで、所定の歪特性は、一般的な非線形
歪を規定するものならばどのようなものでも適用でき
る。例えば、利得が線形特性からある値だけ圧縮される
時の出力電力で規定する、飽和出力電力で規定する、２
周波数信号を入力した時の相互変調積の値で規定する、
ある変調信号を入力した時に中心周波数からある周波数
間隔だけ離れた周波数を中心としたある帯域幅内に出る
漏洩電力の値で規定する、等の方法がある。また、これ
らを複数組み合わせて規定することもできる。この例で
は、利得が線形特性から１ｄＢだけ圧縮される時の出力
電力で規定する場合を示す（図２参照）。

【００２３】前段の能動素子の歪特性を満たした上で所
定の出力電力Ｐｍ（１≦ｍ≦ｎ−１）が得られる最小限
の大きさＷｍと、その次段の能動素子の歪特性を満たし
た上で所定の出力電力Ｐ（ｍ＋１）が得られる最小限の
大きさＷ（ｍ＋１）との比をＧｍとする。また、能動素
子の使用する周波数での出力インピーダンスＺｏｍと出
力インピーダンスＺｉｍの比をＲｉｏ＝Ｚｏｍとする。
インピーダンスの比（Ｚｏｍ／Ｚｉ（ｍ＋１））は、お
よそ（１／Ｋｍ）倍の（（Ｇｍ×Ｒ）／Ｋｍ）と近似で
きる。このとき、図５および図６のスミスチャートに示
すように、Ｋｍ倍する以前には、整合回路に用いるイン
ダクタンス（Ｌ）、キャパシタンス（Ｃ）が非常に大き
くなったり、素子数を大きくする必要が生じるのに対
し、Ｋｍ倍することにより、整合回路に用いるインダク
タンス（Ｌ）、キャパシタンス（Ｃ）を大幅に小さくで
きることがわかる。なお、図５および図６において、太
実線は本実施例のインピーダンス特性を示し、太点線は
従来の回路のインピーダンス特性を示している。

【００２４】上記の倍数Ｋｍは、前段の能動素子の最小
限の大きさＷｍと、後段の能動素子の最小限の大きさＷ
（ｍ＋１）との比Ｇｍに対して、Ｋｍ＝Ｇｍ／Ａの関係
を有するように設定される。Ａは所定の値である。

【００２５】ここでＡは、例えば、集積回路の形式で定
めることができる。例えば、ハイブリッドＩＣなど個別
部品を用いる場合には、９〜１５であれば効果が大き
い。それに対して、大きな素子値の受動部品を用いるこ
とが難しいモノリシックＩＣの場合は、９以下が適当で
ある。

【００２６】またＡは、集積回路の形式に加え、能動素
子の使用する周波数での出力インピーダンスＺｏｍと出
力インピーダンスＺｉｍの比Ｒｉｏ＝Ｚｏｍ／Ｚｉｍで
定めることもできる。例えば、ハイブリッドＩＣなど個
別部品を用いる場合には、１５〜２０をＲｉｏで除した
値であれば効果が大きい。それに対して、大きな素子値
の受動部品を用いることが難しいモノリシックＩＣの場
合は、１５をＲｉｏで除した値以下が適当である。

【００２７】また、前段の総ゲート幅を２倍以上にする
ことにより、インピーダンスの比（Ｚｏｍ／Ｚｉ（ｍ＋
１））が約半分以下の値になる。図５および図６のスミ
スチャートに示すように、２倍にする以前には、整合回
路に用いるインダクタンス（Ｌ），キャパシタンス
（Ｃ）が非常に大きくなったり、素子数を大きくする必
要が生じるのに対し、２倍することにより、整合回路に
用いるインダクタンス（Ｌ），キャパシタンス（Ｃ）を
大幅に小さくできることがわかる。

【００２８】例として、図４に示されるような、０ｄＢ
ｍ入力、２３ｄＢｍ出力の２段カスケード増幅器を考え
る。入力整合回路の損失を１ｄＢ、初段の利得を１４ｄ
Ｂに設定した場合、初段の出力電力は１３ｄＢｍとな
る。なお、所定の歪特性としては、２周波数信号を入力
した時の相互変調積の値で規定する。この場合、一般的
には、ＦＥＴには、総ゲート幅３００μｍで１３ｄＢｍ
出力が可能なものを初段に用いることになる。また、同
一の種類で総ゲート幅４０００μｍに広げて出力電力２
３ｄＢｍを増加させたものを終段に用いる。なお、この
例は、一般的なやり方と同様、初段の動作点をＡ級に近
くして利得を大きくし、終段の動作点をＢ級に近くして
利得を１２ｄＢに下げる代わりに効率を上げる。

【００２９】ここで、前段の出力インピーダンスは（１
００Ω−ｊ４０Ω）、後段の入力インピーダンスは
（４，５Ω−ｊ８Ω）という標準的な値である。この場
合、インピーダンス変換比が、２２倍以上と非常に大き
くなり、図５および図６と同じように、整合回路に用い
るインダクダンス（Ｌ）、キャパシタンス（Ｃ）が非常
に大きくなったり、素子数を大きくする必要が生じる。
ここで、前段の総ゲート幅６００μｍに広げてやると、
ＦＥＴの出力インピーダンス（５０Ω−ｊ２５Ω）まで
下がり、図１と同じように、整合回路に用いるインダク
ダンス（Ｌ），キャパシタンス（Ｃ）を大幅に小さくで
きる。このように、出力電力の上では必要以上に大きな
総ゲート幅のＦＥＴを用いて出力インピーダンスを下
げ、少ない素子数での段間のマッチングを可能にでき
る。

【００３０】また、増幅器への要求から、ゲートバイア
スを０Ｖに設定し、その時の動作点がＡ級とＢ級の間で
所要の線形性と効率とを満たす動作点になるようにする
ことがある。この場合、ＡＢ級動作をさせるためには、
しきい値−０．５Ｖ付近のＦＥＴを選び、かつ入力での
飽和を避けるために入力電圧の最大振幅を±０．５Ｖｐ
−ｐを大きく越えないようにする必要を生じることがあ
る。この場合には、ＦＥＴの入力インピーダンスが高い
と、上に示した入力電圧の最大振幅の限界を越えてしま
う。従って、出力を大きく取る必要がある次段のＦＥＴ
は、必然的に大きな寸法を取る必要が生じる。このよう
な場合には、本発明が特に有効となる。また、この場合
には後段のＦＥＴのゲートでの電圧クリッピングによる
歪みを抑えることができるという新たな効果を得ること
もできる。

【００３１】また、前段の大きさをＫｍまたは２倍にす
ると、前段の入力インピーダンスも下がるので、前段の
ＦＥＴのゲートでの歪をさらに抑えることができるとい
う新たな効果も得ることができる。

【００３２】さらに、上記の段間整合回路と前後段のＦ
ＥＴ等をマイクロ波モノリシック集積回路（Microwave
Monolithic Integrated Circuit ；MMIC）上に形成する
場合には、損失の大きいＭＭＩＣ上の受動素子の素子値
を小さくできることにより、整合回路での損失を下げる
ことができ、増幅器の全体の利得を向上できるという新
たな効果が得られる。

【００３３】

【発明の効果】以上述べてきたように、本発明では、能
動素子の大きさを、配分した出力電力に対応する必要最
小限の大きさに対してＫｍ倍以上あるいは２倍以上にす
ることにより、少ない素子数で段間整合を取ることがで
きるため、全体の面積を小さくでき、かつ整合回路の損
失を小さくできる。

【図面の簡単な説明】

【図１】この発明の一実施例による高周波集積回路を示
す概略平面図である。

【図２】この発明における前段回路を構成するＦＥＴの
出力電力と総ゲート幅との関係を示す特性図である。

【図３】図１に示される一実施例の高周波集積回路の構
成を示すブロック図である。

【図４】図１に示される一実施例による高周波集積回路
の詳細な構成を示す回路図である。

【図５】図１に示される高周波集積回路のインピーダン
スを示す従来例との比較の下に示すスミスチャートであ
る。

【図６】図１に示される高周波集積回路のインピーダン
スを示す従来例との比較の下に示すスミスチャートであ
る。

【図７】従来の高周波集積回路の概略構成の一例を示す
平面図である。

【図８】従来の高周波集積回路の概略構成の他の一例を
示す平面図である。

【符号の説明】

１０高周波集積回路１１前段回路１２後段回路１３ＭＥＳＦＥＴ１４ＭＥＳＦＥＴ１５段間整合回路Ｐｍ前段回路の出力電力Ｗｍ前段回路の総ゲート幅Ｋｍ所定の倍数

───────────────────────────────────────────────────── フロントページの続き (72)発明者鈴木康夫神奈川県川崎市幸区小向東芝町１株式会社東芝研究開発センター内

Claims

【特許請求の範囲】

【請求項１】必要な利得と出力電力および歪特性を得る
ため、２段以上の縦続接続を用いて各段の出力電力Ｐｉ
（ｉ＝１〜ｎ、ｎ≧２）と利得、段間の整合回路の損失
を配分する高周波集積回路において、最終段以外の１つないしは２つ以上の段の能動素子の大
きさを、歪特性を満たす最小限の大きさであり、かつ、
所定の出力電力Ｐｍ（１≦ｍ≦ｎ−１）が得られる最小
限の大きさＷｍに対してＫｍ倍（但し、Ｋｍは、上記Ｗ
ｍと、その次段の能動素子の歪特性を満たす最小限の大
きさであり、かつ、所定の出力電力Ｐ（ｍ＋１）が得ら
れる最小限の大きさＷ（ｍ＋１）との比Ｇｍに対してＫ
ｍ＝Ｇｍ／Ａ；Ａは所定の値）以上にすることを特徴と
する高周波集積回路。
【請求項２】必要な利得と出力電力および歪特性を得る
ため、２段以上の縦続接続を用いて各段の出力電力Ｐｉ
（ｉ＝１〜ｎ、ｎ≧２）と利得、段間の整合回路の損失
を配分する高周波集積回路において、最終段以外の１つないしは２つ以上の段の能動素子の大
きさを、歪特性を満たす最小限の大きさであり、かつ、
所定の出力電力Ｐｍ（１≦ｍ≦ｎ−１）が得られる最小
限の大きさＷｍに対して２倍以上にすることを特徴とす
る高周波集積回路。