JPH08250937A

JPH08250937A - 歪み補償回路、低歪半導体増幅器およびｆｅｔ素子

Info

Publication number: JPH08250937A
Application number: JP20436795A
Authority: JP
Inventors: Kazutomi Mori; 一富森; Masatoshi Nakayama; 正敏中山; Kazuhisa Yamauchi; 和久山内; Yasuyuki Ito; 康之伊藤; Yasuro Mitsui; 康郎三井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-01-13
Filing date: 1995-08-10
Publication date: 1996-09-27
Anticipated expiration: 2015-08-10
Also published as: JP3355883B2

Abstract

(57)【要約】【課題】小型で、高効率な歪み補償回路および低歪半
導体増幅器を得る。【解決手段】多段増幅器の前段または段間に入力電力
に対する利得、通過位相特性が後段と逆特性となる増幅
器を用い、後段増幅器の振幅歪、位相歪を前段または段
間増幅器で補償することにより、全体として低歪な増幅
器を得る。前段または段間に用いる増幅器としてはソー
ス接地ＦＥＴのソース、グランド間に大きな値のインダ
クタまたはインダクタと抵抗を挿入した歪み補償回路。
ゲート接地ＦＥＴのソース、グランド間にインダクタと
ＤＣカットのキャパシタまたはインダクタと抵抗とＤＣ
カットのキャパシタを挿入した歪み補償回路、またはそ
の歪み補償回路のゲート、グランド間にＤＣカットのキ
ャパシタを挿入した歪み補償回路等がある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は衛星通信、地上マ
イクロ波通信、移動体通信等に使用するＵＨＦ、ＳＨＦ
帯の低歪半導体増幅器に関するものである。

【０００２】

【従来の技術】図２７は、従来例１として、例えば、As
ia-Pacific Microwave Conference Proceedings,1990,p
p1077〜1080,■A Predistortion Type Equi-Path Linea
rizerin Ku-Band ■ に示された従来の低歪増幅器の等
価回路図であり、図において、１は入力端子、２は出力
端子、５００は第１のリニアライザ、１７は第１のレベ
ル調整用増幅器、１８はレベル調整用可変アッテネー
タ、１９はＦＥＴを用いた高出力増幅器である。リニア
ライザ５００は第１の歪発生用増幅器３、第１の線形増
幅器４、第１の９０゜ハイブリッド５、第２の９０゜ハ
イブリッド６、第３の９０゜ハイブリッド７、第４の９
０゜ハイブリッド８、第５の９０゜ハイブリッド９、第
６の９０゜ハイブリッド１０、第１の移相器１１、第２
の移相器１２、第１の可変アッテネータ１３、第２の可
変アッテネータ１４、第３の可変アッテネータ１５、第
４の可変アッテネータ１６で構成されている。

【０００３】次に、動作について説明する。ＦＥＴを用
いた高出力増幅器は、文献 IEEE,Transactions on M
icrowave Theory and Techniques, vol.MTT-28, No.
11,November 1990, pp1157-1163, ■Design Procedure
for High-Efficiency LinearMicrowave Power Amplifie
r■で報告されているように、一般的に入力電力の増大
にともない、利得は低下、通過位相は進む特性である。
図２８に高出力増幅器１９の入力電力の増大に対する出
力電力、通過位相特性を示す。高出力増幅器１９におい
ては、この利得および通過位相の変化が原因となり、振
幅歪および位相歪が発生する。高出力増幅器１９の前段
に利得および通過位相特性が高出力増幅器１９と逆特性
となるリニアライザ５００を設けると、高出力増幅器１
９で発生する振幅歪および位相歪を補償することができ
る。図２９に高出力増幅器１９の振幅歪および位相歪を
補償するために必要な、リニアライザ５００の入力電力
の増大に対する出力電力、通過位相特性を示す。このよ
うな逆特性は、第１の移相器１１、第２の移相器１２、
第１の可変アッテネータ１３、第２の可変アッテネータ
１４、第３の可変アッテネータ１５、第４の可変アッテ
ネータ１６を調整することにより実現することができ
る。なお、第１のレベル調整用増幅器１７およびレベル
調整用可変アッテネータ１８はリニアライザ５００と高
出力増幅器１９を縦続接続する際のレベル調整を行う。

【０００４】図３０に従来例２として公開特許公報、平
２−１４３６０４の超高周波増幅器の実施例を示す。図
において、１１１は半導体チップ、１１２はソース接地
ボンディングワイヤである。

【０００５】次に動作を説明する。１〜２ｍｍのソース
接地ボンディングワイヤによりソースインダクタンス
０．３〜１ｎＨの値を得る。このソースインダクタンス
により、小信号利得は減少するが、飽和出力は減少しな
いため、入出力特性における直線性が改善され、ソース
インダクタンスを挿入した増幅器自体の混変調歪が減少
するというものである。

【０００６】図３１に従来例３として公開特許公報、昭
５７−３３８３９のアンテナ・ブースタ増幅回路の実施
例を示す。図３１（ａ）はアンテナ・ブースタ増幅回路
を一般化した図、図３１（ｂ）は実施例である。図にお
いて、１１３はＦＥＴ、１１４は負荷インピーダンスＺ
L、１１５はインピーダンスＺSの受動素子、Ｅiは入力
電圧、Ｅｏは出力電圧、１１６はリアクタンス成分Ｌo
のコイル、１１７はキャパシタンスＣoのコンデンサで
ある。

【０００７】次に動作を説明する。ＦＥＴの相互コンダ
クタンスをｇｍとすると、図３１（ａ）の回路において
出力電圧Ｅoは入力電圧Ｅiにより次の式（１）で表され
る。

【０００８】

【数１】

【０００９】ここで、ｇｍ・ＺS＞＞１であれば、

【００１０】

【数２】

【００１１】と近似でき、ｇｍの非線形性の影響を小さ
く抑えることができ、混変調特性は改善される。図３１
（ｂ）はその実施例であり、ＺSとしてＬＣ直列回路を
用いるとそのインピーダンスは、

【００１２】

【数３】

【００１３】となる。使用する周波数において、１−ω
²２ＬoＣo＝０となるように、ＬoおよびＣoを定める。
この場合、希望周波数ではＺs＝０となるため利得を減
らさず、希望周波数以外ではＺSは大きくなるため、混
変調特性を改善することができる。

【００１４】図３２に従来例４として公開特許公報、昭
５４−５６４４の増幅回路の実施例を示す。図におい
て、１１８はエミッタ接地トランジスタ、１１９はベー
ス端子、１２０は入力整合回路、１２１入力端子、１２
２はバイアス回路、１２３は高調波阻止コイル、１２４
はバイアス供給端子、１２５はコレクタ端子、１２６は
出力整合回路、１２７は出力端子、１２８は高調波阻止
コイル、１２９は電源供給端子、１３０はエミッタ端
子、１３１は接地面、１３２はインダクタである。次に
動作を説明する。接地面１３１とエミッタ端子１３０の
間のインダクタ１３２の値は、増幅を行う周波数に対し
ては小さいインピーダンスとなり、高次高調波周波数に
対しては高いインピーダンスを有するように選ばれてい
る。これにより、高次高調波電流に対しては大きな負帰
還がかかるため高調波歪の発生が低減される。

【００１５】

【発明が解決しようとする課題】従来の低歪増幅器は従
来例１のように高出力増幅器で発生する振幅歪および位
相歪を補償するためのリニアライザを用いるが、一般に
従来のリニアライザは複数個の９０゜ハイブリッド、可
変アッテネータ、移相器、増幅器から構成されるため
に、構造が複雑となり、大型化する、モノリシック化に
適さない、高出力増幅器以外のリニアライザ部分での消
費電力が大きく全体としての効率が低下する、値段が高
くなる等の問題点があった。

【００１６】従来例２では、ＦＥＴのソースとグランド
の間にワイヤによるインダクタをいれることにより、そ
のＦＥＴ自体の混変調歪を改善することはできるが、Ｆ
ＥＴの入力電力に対する通過位相特性を考慮していない
ため大きな歪の改善は期待できず、インダクタにより利
得が低下することにより効率は悪化する。また、この回
路は、インダクタを挿入した増幅回路自体の混変調歪を
改善することはできるが、他の高出力増幅器によって発
生する混変調歪を改善することはできない。

【００１７】従来例３では、ＦＥＴのソースとグランド
の間にインダクタとキャパシタの直列回路をいれること
により、ｇｍの非線形性、すなわち、入力電力に対する
振幅特性の非線形性によるＦＥＴ自体の混変調歪を改善
することはできるが、ＦＥＴの入力電力に対する通過位
相特性を考慮していないため大きな歪の改善は期待でき
ず、またインダクタをキャパシタの値をチューニングす
る必要があるため調整が大変である。また、この回路
は、インダクタとキャパシタの直列回路を挿入した増幅
回路自体の混変調歪を改善することはできるが、他の高
出力増幅器によって発生する混変調歪を改善することは
できない。

【００１８】従来例４では、バイポーラトランジスタの
エミッタとグランドの間にインダクタをいれることによ
り、入力電力に対する振幅特性の非線形性によるＦＥＴ
自体の混変調歪を改善することはできる。しかし、イン
ダクタの値は増幅する周波数で小さいインピーダンスに
なり、高調波周波数で高いインピーダンスになるように
設定するのであるが、そのインピーダンスの大きさの違
いには限界があること、そして、入力電力に対する通過
位相特性を考慮していないことより大きな歪の改善は期
待できない。また、この回路は、インダクタとキャパシ
タの直列回路を挿入した増幅回路自体の混変調歪を改善
することはできるが、他の高出力増幅器によって発生す
る混変調歪を改善することはできない。

【００１９】この発明は上記のような問題点を解決する
ためになされたもので、小型で、高効率な歪み補償回路
および低歪半導体増幅器を得ることを目的とする。

【００２０】

【課題を解決するための手段】請求項１の歪み補償回路
は、ソース接地のＦＥＴ素子を用いて構成される歪み補
償回路において、ゲート幅をＷｇ［ｍｍ］としたとき
に、ソース、グランド間に１／Ｗｇ［ｎＨ］よりも大き
な値をもつインダクタ、または、１／Ｗｇ［ｎＨ］より
も大きな値をもつインダクタおよび抵抗を直列接続した
回路を備えたものである。

【００２１】請求項２の歪み補償回路は、ゲート接地の
ＦＥＴ素子を用いて構成される歪み補償回路において、
ソース、ドレイン間にインダクタとＤＣカットのキャパ
シタ、または、インダクタと抵抗とＤＣカットのキャパ
シタを直列接続した回路を備えたものである。

【００２２】請求項３の歪み補償回路は、ゲート接地の
ＦＥＴ素子を用いて構成される歪み補償回路において、
ソース、ドレイン間にインダクタとＤＣカットのキャパ
シタ、または、インダクタと抵抗とＤＣカットのキャパ
シタを直列接続した回路を備え、ゲート、グランド間に
ＤＣカットのキャパシタを備えたものである。

【００２３】請求項４の歪み補償回路は、ソース接地の
ＦＥＴ素子を用いて構成される歪み補償回路において、
ソース、グランド間にゲート幅をＷｇ［ｍｍ］としたと
きに、１／Ｗｇ［ｎＨ］よりも大きな値をもつインダク
タとゲートバイアスで使用されるＦＥＴ素子とを直列接
続した回路を備えたものである。

【００２４】請求項５の歪み補償回路は、請求項１〜４
の歪み補償回路の出力側にソース接地のＦＥＴ素子を並
列接続し、ＤＣカットのキャパシタを直列接続し、ドレ
イン、ソース間にインダクタが接続され、ゲードバイア
スで使用されるＦＥＴ素子を直列接続したものである。

【００２５】請求項６の歪み補償回路は、請求項１〜５
の歪み補償回路の入力側に抵抗を直列接続したものであ
る。

【００２６】請求項７の歪み補償回路は、請求項１〜６
の歪み補償回路の入力側および出力側にアイソレータを
設けたものである。

【００２７】請求項８の歪み補償回路は、請求項１〜６
の歪み補償回路の２つを、上記歪み補償回路の入力側、
出力側に９０度ハイブリッドを用いてバランス型に並列
接続したものである。

【００２８】請求項９の歪み補償回路は、請求項１〜８
の歪み補償回路を複数個、縦続接続したものである。

【００２９】請求項１０の歪み補償回路は、請求項１の
歪み補償回路のＦＥＴ素子のゲート幅をそれぞれ異なら
しめて形成した複数個の歪み補償回路を縦続接続したも
のである。

【００３０】請求項１１の低歪半導体増幅器は、前段増
幅器を請求項１〜１０の歪み補償回路とし、後段増幅器
をＦＥＴまたはＢＪＴ増幅器の１段あるいは多段構成と
し、これらを縦続接続して多段増幅器を構成し、前段増
幅器のバイアス条件および入力側、出力側の整合条件を
後段増幅器の振幅歪、および、位相歪を補償するように
設定したものである。

【００３１】請求項１２の低歪半導体増幅器は、多段増
幅器において、前段増幅器をＦＥＴまたはＢＪＴ増幅器
の１段あるいは多段構成とし、段間増幅器を請求項１〜
１０の歪み補償回路とし、後段増幅器をＦＥＴまたはＢ
ＪＴ増幅器の１段あるいは多段構成とし、これらを縦続
接続して多段増幅器を構成し、段間増幅器のバイアス条
件および入力側、出力側の整合条件を後段増幅器の振幅
歪、および、位相歪を補償するように設定したものであ
る。

【００３２】請求項１３の低歪半導体増幅器は、請求項
１１の低歪半導体増幅器において、前段増幅器の入力
側、または、前段増幅器と後段増幅器の間、または前段
増幅器の入力側および前段増幅器と後段増幅器の間にレ
ベル調整用のアッテネータを挿入したものである。

【００３３】請求項１４の低歪半導体増幅器は、請求項
１２の低歪半導体増幅器において、前段増幅器と段間増
幅器の間、または、前段増幅器と後段増幅器の間、また
は前段増幅器と段間増幅器の間および前段増幅器と後段
増幅器の間にレベル調整用のアッテネータを挿入したも
のである。

【００３４】請求項１５の低歪半導体増幅器は、請求項
１３〜１４の低歪半導体増幅器において、出力側に出力
レベルの検波器を設け、その検波した出力レベルに基づ
いてレベル調整用のアッテネータを調整する制御手段を
設けたものである。

【００３５】請求項１６の低歪半導体増幅器は、プリデ
ィストーション型低歪半導体増幅器において、歪補償を
行う後段増幅器に、請求項１１〜１５の低歪半導体増幅
器を用いるものである。

【００３６】請求項１７の低歪半導体増幅器は、フィー
ドフォワード型低歪半導体増幅器において、歪補償を行
う後段増幅器に、請求項１１〜１５の低歪半導体増幅器
を用いるものである。

【００３７】請求項１８のＦＥＴ素子は、ソース電極に
インダクタ成分を持たせたＦＥＴ素子において、基板厚
を厚くし、ソース電極パターンの線幅を細くしてソース
電極パターン面積を小さくしたものである。

【００３８】

【発明の実施の形態】

実施例１．図１はこの発明の歪み補償回路の構成を示す
等価回路図である。図において、２０は第１の入力整合
回路、２１は第１のＦＥＴ、２２は第１の出力整合回
路、２３は第１のインダクタ、２４は第１の抵抗であ
る。５０１はこの発明の歪み補償回路である。第１のＦ
ＥＴ２１はソースが第１のインダクタ２３と第１の抵抗
２４を介して接地されている。第１のインダクタ２３は
第１のＦＥＴ２１のゲート幅をＷｇ［ｍｍ］とすると、
インダクタンス値Ｌｓが１／Ｗｇ［ｎＨ］以上の値であ
る。なお、この発明では歪み補償回路は通常は半導体回
路で形成される。

【００３９】次に動作について説明する。図２は第１の
インダクタ２３のインダクタンス値Ｌｓをパラメータと
した場合の、入力電力に対する利得、通過位相特性のシ
ミュレーション結果である。シミュレーションは、ゲー
ト幅１．２ｍｍのＦＥＴの大信号モデルパラメータを抽
出し、その大信号モデルをハーモニックバランス法を用
いて解析して行った。用いた大信号モデルはCurtice Cu
bicモデルである。図２より、インダクタンス値Ｌｓ＞
１ｎＨとすると、入力電力に対して通過位相が減少する
特性が得られ、さらに、利得が増大する特性が得られる
ことが分かる。また、図２では特性の記載を略したが、
詳細に見ると、インダクタンス値Ｌｓ＞１０ｎＨとすれ
ば、入力電力に対して通過位相が減少する特性が得ら
れ、さらに、利得が増大する特性が得られることが分か
る。また、図２では特性の記載を略したが、詳細に見る
と、インダクタンス値Ｌｓ＞１ｎＨとすれば、入力電力
に対して通過位相が減少する特性が得られ、さらに、利
得が増大する特性が得られる。ゲート幅が大きなＦＥＴ
は、等価回路的には、小さなＦＥＴを並列接続したもの
と考えられるため、入力電力に対して、通過位相が減少
し、利得が増大する特性が得られるのに必要となるＬｓ
の値も、第１のＦＥＴ２１のゲート幅Ｗｇに依存すると
考えられる。従って、第１のインダクタ２３のインダク
タンス値はＬｓ＞１／Ｗｇ［ｎＨ］となる。

【００４０】ソース、グランド間の第１の抵抗２４につ
いて述べる。図３に第１のインダクタ２３の値Ｌｓ＝１
６ｎＨに固定し、第１の抵抗２４の抵抗値をパラメータ
とした場合の、入力電力に対する利得、通過位相特性の
シミュレーション結果を示す。図３より、入力電力に対
し、利得が増加し、通過位相特性が遅れる特性を得るこ
とができることがわかる。また、抵抗値を変化すること
により、入力電力に対する利得、通過位相特性を調整で
きることがわかる。第１の出力整合回路２２を変化さ
せ、第１のＦＥＴ２１の出力側の負荷条件を変化させた
場合のシミュレーション結果を示す。第１のインダクタ
２３の値Ｌｓ＝１６ｎＨとした。図４は線形利得からの
最大の利得の増加分を負荷条件を表すスミスチャート上
にプロットしたものである。図５は利得が最大となる入
力電力のときの通過位相をスミスチャート上にプロット
したものである。図４、図５より、負荷条件の実数部を
変化させると利得特性を調整でき、負荷条件の虚数部を
変化させると通過位相特性を変化できることがわかる。
例えば、文献昭和６２年電子情報通信学会創立７０周
年記念総合全国大会予稿集、750,pp3-192,「ソースイン
ダクタ装荷形Ｘ帯モノリシック低雑音ＦＥＴ増幅器」で
報告されているように、ソース接地ＦＥＴのソース、グ
ランド間にインダクタを挿入する回路は低雑音増幅器に
おいても用いられるが、雑音指数を最小にする入力側の
負荷条件と利得を最大とする入力側の負荷条件を一致ま
たは近づけるために用いられており、この発明とは効果
が異なる。また、この発明と比較して、挿入するインダ
クタの値もゲート幅３００μｍに対し、本願発明であれ
ば３．４ｎＨ以上とすべきところを０．２〜０．４ｎＨ
と非常に小さい。

【００４１】実施例２．図６はこの発明の歪み補償回路
の構成を示す等価回路図である。図において、２５は第
２の入力整合回路、２６は第２の出力整合回路、２７は
第２のＦＥＴ、２８は第２のインダクタ、２９は第２の
抵抗、３０は第１のＤＣカットのキャパシタである。５
０２はこの発明の歪み補償回路である。次に動作につい
て説明する。図７は第２のインダクタ２８のインダクタ
ンス値Ｌｓをパラメータとした場合の、入力電力に対す
る利得、通過位相特性のシミュレーション結果である。
シミュレーションは、ゲート幅１．２ｍｍのＦＥＴの大
信号モデルパラメータを抽出し、その大信号モデルをハ
ーモニックバランス法を用いて解析して行った。用いた
大信号モデルはCurtice Cubicモデルである。図７よ
り、インダクタンス値を変化させることにより、入力電
力に対して通過位相が減少する特性が得られることがわ
かる。

【００４２】実施例３．図８はこの発明の歪み補償回路
の構成を示す等価回路図である。図において、３１は第
３の入力整合回路、３２は第３の出力整合回路、３３は
第３のＦＥＴ、３４は第３のインダクタ、３５は第３の
抵抗、３６は第２のＤＣカットのキャパシタ、３７は第
３のＤＣカットのキャパシタである。５０３はこの発明
の歪み補償回路である。次に動作について説明する。こ
の発明の歪み補償回路５０３は、実施例２の歪み補償回
路５０２と比較してゲート、グランド間に第３のＤＣカ
ットのキャパシタ３７を挿入した点が異なる。従って、
歪み補償回路５０２と同様に入力電力に対して通過位相
が減少する特性が得られる。また、第３のＤＣカットの
キャパシタ３７により、第３のＦＥＴ３３の３端子にバ
イアスを容易に印加することができるようになる。

【００４３】実施例４．図９はこの発明の歪み補償回路
の構成を示す等価回路図である。図において、３８は第
４の入力整合回路、３９は第４の出力整合回路、４０は
第４のＦＥＴ、４１は第４のインダクタ、４２は第５の
ＦＥＴ、５０４はこの発明の歪み補償回路である。

【００４４】次に動作について説明する。この発明の歪
み補償回路５０４は、実施例２の歪み補償回路５０１と
比較してゲート、グランド間の抵抗２４の代りに第５の
ＦＥＴ４２を挿入した点が異なる。従って、歪み補償回
路５０１と同様に入力電力に対して利得が増大し通過位
相が減少する特性が得られる。さらに、第５のＦＥＴ４
２のゲート電圧を変化することにより等価的に抵抗値を
変化することができ、入力電力に対する利得、通過位相
特性を調整することができる。

【００４５】実施例５．図１０はこの発明の歪み補償回
路の構成を示す等価回路図である。図において、４３は
第６のＦＥＴ、４４は第４のＤＣカットのキャパシタ、
４５は第５のインダクタ、４６は第７のＦＥＴ、５０５
はこの発明の歪み補償回路である。５０１、５０２、５
０３、５０４のいづれかの歪み補償回路の出力側に上記
４３〜４６で示した素子を挿入している。なお、上記５
０１、５０２、５０３、５０４の歪み補償回路におい
て、入力整合回路、出力整合回路は必須構成要件ではな
い。

【００４６】次に動作について説明する。この発明の歪
み補償回路５０５は、第６のＦＥＴ４３のゲート電圧を
変化することにより等価的に抵抗値を変化することがで
き、５０１、５０２、５０３、５０４の歪み補償回路の
出力側の負荷条件の実数部を変化することができる。次
に第５のインダクタ４５と並列接続されている第７のＦ
ＥＴ４６のゲート電圧を変化させると等価的にキャパシ
タンスを変化させることになり、並列回路全体で、５０
１、５０２、５０３、５０４の歪み補償回路の出力側の
負荷条件の虚数部を変化することができる。従って、実
施例１で述べたように、出力側の負荷条件を変化するこ
とにより、入力電力に対する利得、通過位相特性を、２
つのＦＥＴ４３、４５のゲート電圧を変化することによ
って調整することができる。

【００４７】実施例６．図１１はこの発明の歪み補償回
路の構成を示す等価回路図である。図において、４００
は第４の抵抗、６００はこの発明の歪み補償回路であ
る。５０１、５０２、５０３、５０４、５０５のいづれ
かの歪み補償回路の入力側に抵抗４００を設けている。
なお、上記５０１、５０２、５０３、５０４、５０５の
歪み補償回路において、入力整合回路、出力整合回路は
必須構成要件ではない。

【００４８】次に動作について説明する。図１２は、第
４の抵抗４００の抵抗値Ｒｓｅをパラメータとした場合
の周波数に対する安定係数Ｋのシミュレーション結果で
ある。シミュレーションはゲート幅１．２ｍｍのＦＥＴ
の大信号モデルパラメータを抽出し、その大信号モデル
を用いて解析を行った。用いた大信号モデルは、Curtic
e Cubicモデルである。図１２より、入力側に直列に１
００Ωの抵抗を挿入することで、安定係数ＫがＫ＞１と
なり、回路の安定性を改善できることがわかる。

【００４９】第４の抵抗４００の抵抗値Ｒｓｅをパラメ
ータとした場合の入力電力に対する利得、通過位相特性
のシミュレーション結果を図１３に示す。図１３より、
第４の抵抗Ｒｓｅを変化させても入力電力に対し、利得
が増加し、位相が遅れる特性を得ることができる。ま
た、抵抗値を変化させることにより、回路の安定性を改
善しつつ、入力電力に対して、利得特性を調整すること
ができることがわかる。

【００５０】実施例７．図１４はこの発明の歪み補償回
路の構成を示す等価回路図である。図において、４７は
第１のアイソレータ、４８は第２のアイソレータ、５０
６はこの発明の歪み補償回路である。５０１、５０２、
５０３、５０４、５０５のいづれかの歪み補償回路の入
力側、出力側にアイソレータ４７、４８をそれぞれ設け
ている。次に動作について説明する。この発明の歪み補
償回路５０６は、５０１、５０２、５０３、５０４、５
０５、６００のいづれかの歪み補償回路の入力側、出力
側にアイソレータ４７、４８をそれぞれ設けているた
め、入力側、出力側の反射特性を改善することができ
る。

【００５１】実施例８．図１５はこの発明の歪み補償回
路の構成を示す等価回路図である。図において、４９は
第７の９０゜ハイブリッド、５０は第８の９０゜ハイブ
リッド、５０７はこの発明の歪み補償回路である。５０
１、５０２、５０３、５０４、５０５、６００のいづれ
かの歪み補償回路を２つの９０゜ハイブリッド４９、５
０を用いてバランス型に接続している。

【００５２】次に動作について説明する。この発明の歪
み補償回路５０７は、５０１、５０２、５０３、５０
４、５０５、６００のいづれかの歪み補償回路を２つの
９０゜ハイブリッド４９、５０を用いてバランス型に接
続しているため、入力側、出力側の反射特性を改善する
ことができる。また、９０゜ハイブリッドを用いている
ためモノリシック化も可能となる。

【００５３】実施例９．図１６はこの発明の歪み補償回
路の構成を示す等価回路図である。５０８はこの発明の
歪み補償回路である。次に動作について説明する。この
回路は、実施例１〜８の歪み補償回路５０１〜５０７、
６００を複数個組合わせたものであるため、入力電力に
対する、利得、通過位相の特性をより大きくすることが
できる。なお、図１６では、歪み補償回路５０１と歪み
補償回路５０７を組合わせた場合を示す。

【００５４】実施例１０．図１７はこの発明の歪み補償
回路の構成を示す等価回路図である。５０９はこの発明
の歪み補償回路である。この回路は、実施例１の歪み補
償回路５０１を複数個組合わせたものである。次に動作
について説明する。歪み補償回路５０１では、図２に示
したように入力電力に対して、利得が増大し、通過位相
が減少する特性の得られる入力電力のダイナミックレン
ジが小さいため、ここでは、各回路に用いるＦＥＴのゲ
ート幅を異ならせることによって、各回路での入力電力
に対して、利得が増大し通過位相が減少する特性の得ら
れる入力電力の範囲をずらすことにより、入力電力に対
して、利得が増大し通過位相が減少する特性が得られる
入力電力のダイナミックレンジを大きくすることができ
る。

【００５５】実施例１１．図１８はこの発明の低歪半導
体増幅器の構成を示す等価回路図である。５１は第１の
前段増幅器、５２は第１の後段増幅器、５１０はこの発
明の低歪半導体増幅器である。前段増幅器５１の回路に
実施例１〜１０の歪み補償回路５０１〜５０９、６００
を用いることを特徴とする。

【００５６】次に動作について説明する。一般に、後段
増幅器５２は入力電力に対して、利得が減少し、通過位
相が増加する特性をもつ。前段増幅器５１に用いられる
歪み補償回路５０１〜５０９、６００は、入力電力に対
して、利得が増大する特性、通過位相が減少する特性を
もつ。したがって、前段増幅器５１に用いられる歪み補
償回路５０１〜５０９、６００のＦＥＴのゲート幅を調
整し、利得、通過位相特性が後段増幅器５２の特性と逆
特性となるように、出力レベルを後段増幅器５２に合せ
ることにより、増幅器全体としての利得、通過位相の変
動を少なくすることができる。これにより、増幅器全体
の歪特性を改善することができる。また、前段増幅器５
１に用いる回路の消費電力は、後段増幅器５２の消費電
力と比較して極めて小さいため高効率となる。

【００５７】実施例１２．図１９はこの発明の低歪半導
体増幅器の構成を示す等価回路図である。５３は第２の
前段増幅器、５４は第１の段間増幅器、５５は第２の後
段増幅器、５１１はこの発明の低歪半導体増幅器であ
る。段間増幅器５４の回路に実施例１〜１０の歪み補償
回路５０１〜５０９、６００を用いることを特徴とす
る。

【００５８】次に動作について説明する。一般に、第２
の後段増幅器５５は入力電力に対して、利得が減少し、
通過位相が増加する特性をもつ。第１の段間増幅器５４
に用いられる歪み補償回路５０１〜５０９、６００は、
入力電力に対して、利得が増大する特性、通過位相が減
少する特性をもつ。一般的に前段増幅器の効率は多段増
幅器全体効率にはほとんど影響を与えないため、第２の
前段増幅器５３は十分にバックオフをとったレベルで使
用されており線形である。したがって、第１の段間増幅
器５４に用いられる歪み補償回路５０１〜５０９、６０
０のＦＥＴのゲート幅を調整し、利得、通過位相特性が
後段増幅器５５の特性と逆特性となるように、出力レベ
ルを第２の後段増幅器５５に合せることにより、増幅器
全体としての利得、通過位相の変動を少なくすることが
できる。これにより、増幅器全体の歪特性を改善するこ
とができる。また、第１の段間増幅器５４に用いる回路
の消費電力は、第２の後段増幅器５５の消費電力と比較
して極めて小さいため高効率となる。増幅器全体での利
得が非常に大きい場合には入力電力が非常に小さくな
り、実施例１１の低歪半導体増幅器５１０では、歪み補
償回路５０１〜５０９、６００に用いるＦＥＴのゲート
幅が小さくなり実現が困難になる。それに対して、この
発明の低歪半導体増幅器５１１は、第２の前段増幅器５
３により利得を得ることができるため非常に高い利得を
もつことができる。

【００５９】実施例１３．図２０はこの発明の低歪半導
体増幅器の構成を示す等価回路図である。５６は第５の
可変アッテネータ、５７は第３の前段増幅器、５８は第
６の可変アッテネータ、５９は第３の後段増幅器、５１
２はこの発明の低歪半導体増幅器である。第３の前段増
幅器５７の回路に実施例１〜１０の歪み補償回路５０１
〜５０９、６００を用い、第３の前段増幅器５７の前ま
たは後または前後にレベル調整用の可変アッテネータを
挿入している。

【００６０】次に、動作について説明する。この発明の
低歪半導体増幅器５１２は、低歪半導体増幅器５１０と
比較して、第３の前段増幅器５７の前または後ろまたは
前後にレベル調整用のアッテネータ５６、５８を挿入し
ている点が異なる。第３の前段増幅器５７の前の可変ア
ッテネータ５６の動作について述べる。前段増幅器の前
に可変アッテネータ５６を挿入することにより、この低
歪半導体増幅器５１２を他のマイクロ波機器の後段に接
続する場合に容易にレベル調整を行うことができる。第
３の前段増幅器５７の後ろの可変アッテネータ５８の動
作について述べる。実施例１１の低歪半導体増幅器５１
０では、前段増幅器のＦＥＴのゲート幅の調整により、
後段増幅器とのレベル調整を行っていたが、ここでは、
前段増幅器５７の後ろの可変アッテネータにより行うこ
とができる。前段増幅器５７の前後に可変アッテネータ
５６、５８を挿入した場合には、その両方の特性を得る
ことができる。

【００６１】実施例１４．図２１はこの発明の低歪半導
体増幅器の構成を示す等価回路図である。６０は第４の
前段増幅器、６１は第７の可変アッテネータ、６２は第
２の段間増幅器、６３は第８の可変アッテネータ、６４
は第４の後段増幅器、５１３はこの発明の低歪半導体増
幅器である。第２の段間増幅器６２の回路に実施例１〜
１０の歪み補償回路５０１〜５０９、６００を用い、第
２の段間増幅器６２の前または後ろ、または前後にレベ
ル調整用の可変アッテネータ６１、６３を挿入してい
る。

【００６２】次に、動作について説明する。この発明の
低歪半導体増幅器５１３は、低歪半導体増幅器５１１と
比較して、第２の段間増幅器６２の前または後ろ、また
は前後にレベル調整用のアッテネータ６１、６３を挿入
している点が異なる。第２の段間増幅器６２の前の第７
の可変アッテネータ６１の動作について述べる。第２の
段間増幅器６２の前に可変アッテネータ６１を挿入する
ことにより、第４の前段増幅器６０との間のレベル調整
を容易に行うことができる。第２の段間増幅器６２の後
ろの第８の可変アッテネータ６３の動作について述べ
る。実施例１１の低歪半導体増幅器５１０では、第２の
段間増幅器６２のＦＥＴのゲート幅の調整により、第４
の後段増幅器６４とのレベル調整を行っていたが、ここ
では、第２の前段増幅器６２の後ろの可変アッテネータ
６３により行うことができる。第２の段間増幅器６２の
前後に可変アッテネータ６１、６３を挿入した場合に
は、その両方の特性を得ることができる。

【００６３】実施例１５．図２２はこの発明の低歪半導
体増幅器の構成を示す等価回路図である。６５は第９の
可変アッテネータ、６６は第５の前段増幅器、６７は第
１０の可変アッテネータ、６８は第５の後段増幅器、６
９は第１の可変アッテネータ制御回路、７０は第１の検
波器、７１は第１のカップラー、５１４はこの発明の低
歪半導体増幅器である。

【００６４】次に、動作について説明する。実施例１３
の低歪半導体増幅器５１２においては、温度変化による
出力変動に対応することができない。そこで、実施例１
３の低歪半導体増幅器５１２の出力側に第１のカップラ
ー７１を挿入し、第１の検波器７０により出力レベルを
検出する。そして、検出した出力レベルに応じて、第１
の可変アッテネータ制御回路６９において、出力レベル
が一定となるように、可変アッテネータ６５、６７を制
御し出力を一定に保つことができる。また、可変アッテ
ネータの制御方法を変えると次の様なこともできる。こ
の低歪半導体増幅器が使用される送信機において、出力
レベルの切り換えを行う必要がある場合に、出力レベル
にあわせて可変アッテネータ６５、６７を制御すること
により、前段増幅器６６によって歪補償をおこなうダイ
ナミックレンジを求められる出力レベルに合せた範囲に
移動し、どの出力レベルに切り換えた場合にも歪補償を
行うことが可能となる。

【００６５】実施例１６．図２３はこの発明の低歪半導
体増幅器の構成を示す等価回路図である。７２は第６の
前段増幅器、７３は第１１の可変アッテネータ、７４は
第３の段間増幅器、７５は第１２の可変アッテネータ、
７６は第６の後段増幅器、７７は第２の可変アッテネー
タ制御回路、７８は第２の検波器、７９は第２のカップ
ラー、５１５はこの発明の低歪半導体増幅器である。

【００６６】次に、動作について説明する。実施例１４
の低歪半導体増幅器５１３においては、温度変化による
出力変動に対応することができない。そこで、実施例１
４の低歪半導体増幅器５１３の出力側にカップラー７９
を挿入し、検波器７８により出力レベルを検出する。そ
して、検出した出力レベルに応じて、可変アッテネータ
制御回路７６において、出力レベルが一定となるよう
に、可変アッテネータ７３、７５を制御し出力を一定に
保つことができる。また、可変アッテネータの制御方法
を変えると次の様なこともできる。この低歪半導体増幅
器が使用される送信機において、出力レベルの切り換え
を行う必要がある場合に、出力レベルにあわせて可変ア
ッテネータ７３、７５を制御することにより、第３の段
間増幅器７４によって歪補償をおこなうダイナミックレ
ンジを求められる出力レベルに合せた範囲に移動し、ど
の出力レベルに切り換えた場合にも歪補償を行うことが
可能となる。

【００６７】実施例１７．図２４はこの発明の低歪半導
体増幅器の構成を示す等価回路図である。図において、
９４は第２のレベル調整用増幅器、９５は第２のレベル
調整用可変アッテネータ、９６は歪補償する第１の多段
増幅器である。また、８１は第２の歪発生用増幅器、８
３は第２の線形増幅器、８０は第９の９０゜ハイブリッ
ド、８５は第１０の９０゜ハイブリッド、８６は第１１
の９０゜ハイブリッド、８７は第１２の９０゜ハイブリ
ッド、８８は第１３の９０゜ハイブリッド、９３は第１
４の９０゜ハイブリッド、８９は第３の移相器、９０は
第４の移相器、８２は第１３の可変アッテネータ、８４
は第１４の可変アッテネータ、９１は第１５の可変アッ
テネータ、９２は第１６の可変アッテネータである。歪
補償する第１の多段増幅器９６として、実施例１１〜１
６の低歪半導体増幅器５１０〜５１５を用いることを特
徴としている。

【００６８】次に、動作について説明する。この発明の
低歪半導体増幅器はプリディストーション型低歪半導体
増幅器において、歪補償を行う多段増幅器として実施例
１１〜１６の低歪半導体増幅器を用いている。従って、
プリディストーション型低歪半導体増幅器における歪補
償を行う多段増幅器９６に、より歪の少ない実施例１１
〜１６の低歪半導体増幅器を用いるため、全体として、
より低歪みな半導体増幅器が得られる。

【００６９】実施例１８．図２５はこの発明の低歪半導
体増幅器の構成を示す等価回路図である。図において、
９７は歪補償する第２の多段増幅器、９８は第３の線形
増幅器、９９は第１７の可変アッテネータ、１００は第
５の移相器、１０１は歪増幅器、１０２は第１８の可変
アッテネータ、１０３は第６の移相器、１０４は第３の
カップラー、１０５は第４のカップラー、１０６は第５
のカップラー、１０７は第６のカップラーである。歪補
償する多段増幅器９７として、実施例１１〜１６の低歪
半導体増幅器５１０〜５１５を用いることを特徴として
いる。

【００７０】次に、動作について説明する。この発明の
低歪半導体増幅はフィードフォワード型低歪半導体増幅
器において、歪補償を行う多段増幅器として実施例１１
〜１６の低歪半導体増幅器を用いている。従って、フィ
ードフォワード型低歪半導体増幅器における歪補償を行
う多段増幅器９７に、より歪の少ない実施例１１〜１６
の低歪半導体増幅器を用いるため、全体として、より低
歪みな半導体増幅器が得られる。

【００７１】実施例１９．図２６はこの発明のＦＥＴ素
子のパターン図である。図において、１０８はゲート電
極、１０９はドレイン電極、１１０はソース電極であ
る。

【００７２】次に、動作について述べる。ＦＥＴ素子の
レイアウトパターンにおいては、一般的に、ソースイン
ダクタ、ソース抵抗を減らす工夫やＦＥＴの基板厚を薄
くし熱抵抗を下げる工夫を行っている。この発明のＦＥ
Ｔ素子は、実施例１、４の歪み補償回路５０１、５０４
等に用いることを考えているため、逆に、ソースのイン
ダクタを増やし、発振を抑えるためにソースの浮遊容量
を減らす工夫をする必要がある。また、高い利得を必ず
しも得る必要はないのでソース電極１１０に抵抗成分が
入っても構わなく、高出力を得る必要はないので基板厚
を薄くする必要もない。そこで、この発明のＦＥＴ素子
においては、図２６に示すようにソース電極１１０にメ
アンダ状のパターンを採用し、インダクタ成分を得てい
る。また、高い利得を必ずしも得る必要はないのでソー
ス電極１１０に抵抗成分が入っても構わないので、メア
ンダ状のパターンの線幅を細くし、基板厚を厚くし、イ
ンダクタ成分を大きくすることができる。同時に、メア
ンダ状のパターンの線幅を細くしソース電極１１０のパ
ターン面積を小さくし、基板厚を厚くすることにより、
ソース電極１１０とグランド間に生じる浮遊容量を低減
することができ発振を防止することができる。

【００７３】

【発明の効果】請求項１の歪み補償回路によれば、入力
電力に対し利得が増加し通過位相が減少する特性を得る
ことができる。

【００７４】請求項２の歪み補償回路によれば、入力電
力に対し通過位相が減少する特性を得ることができる。

【００７５】請求項３の歪み補償回路よれば、入力電力
に対し通過位相が減少する特性を得ることができる。ま
た、ゲート、グランド間にＤＣカットのキャパシタを挿
入することにより、ゲート接地ＦＥＴへのバイアス印加
を容易にする。

【００７６】請求項４の歪み補償回路によれば、入力電
力に対し利得が増加し通過位相が減少する特性を得るこ
とができる。また、ゲート、ソース間のＦＥＴのゲート
電圧を制御することにより等価的に抵抗値を変化させ、
入力電力に対する利得特性、通過位相特性を調整可能と
する。

【００７７】請求項５の歪み補償回路によれば、ゲー
ト、ソース間のＦＥＴのゲート電圧を制御することによ
り等価的に抵抗値を変化させ、また、ＦＥＴのゲート
電圧を制御することにより等価的に容量値を変化させ、
入力電力に対する利得特性、通過位相特性を調整でき
る。

【００７８】請求項６の歪み補償回路によれば、抵抗を
直列に接続することで、安定係数ＫがＫ＞１となり、回
路の安定性を改善することができる。

【００７９】請求項７の歪み補償回路によれば、入力
側、出力側の反射特性を改善することができる。

【００８０】請求項８の歪み補償回路によれば、入力
側、出力側の反射特性を改善するともに、モノリシック
化を可能とする。

【００８１】請求項９の歪み補償回路によれば、入力電
力に対して、利得を大幅に増大させる特性、通過位相を
大幅に減少させる特性を得ることができる。

【００８２】請求項１０の歪み補償回路によれば、歪補
償を行えるダイナミックレンジを広くすることができ
る。

【００８３】請求項１１の低歪半導体増幅器によれば、
多段増幅器全体としての利得、通過位相を一定とするこ
とができ、低歪にできる。また、従来の歪み補償回路の
ような大規模な歪み補償回路を用いないので、小型化、
低コスト化できるとともに、歪み補償回路部分での消費
電力を少なくすることができ、高効率にできる。

【００８４】請求項１２の低歪半導体増幅器によれば、
多段増幅器全体としての利得、通過位相を一定とするこ
とができ、低歪にできる。また、従来の歪み補償回路の
ような大規模な歪み補償回路を用いないので、小型化、
低コスト化できるとともに、歪み補償回路部分での消費
電力を少なくすることができ、高効率にできる。

【００８５】請求項１３の低歪半導体増幅器によれば、
前段増幅器の入力レベル、前段増幅器と後段増幅器のレ
ベルの調整を容易にすることができる。

【００８６】請求項１４の低歪半導体増幅器よれば、前
段増幅器と段間増幅器および段間増幅器と後段増幅器の
レベル調整を容易にすることができる。

【００８７】請求項１５の低歪半導体増幅器によれば、
温度変動等による出力レベル変動を抑えることができ
る。また、使用する出力レベルが複数ある場合には、出
力レベルに合せて、歪補償をするレベルを変化すること
ができる。

【００８８】請求項１６の低歪半導体増幅器によれば、
プリディストーション型低歪半導体増幅器において、よ
り大きな歪補償を行うことができる。

【００８９】請求項１７の低歪半導体増幅器によれば、
フィードフォワード型低歪半導体増幅器において、より
大きな歪補償を行うことができる。

【００９０】請求項１８のＦＥＴ素子によれば、ＦＥＴ
の基板厚を厚くし、ソース電極パターンの線幅を細くし
てソース電極パターン面積を小さくすると共に、大きな
インダクタ成分を得るので、ソース電極とグランド間に
生じる浮遊容量を抑えられるソース電極パターンを用い
ることにより、ソース電極とグランド間に生じる浮遊容
量を低減でき、発振を抑制できる。

【図面の簡単な説明】

【図１】この発明の実施例１による歪み補償回路の等
価回路図である。

【図２】この発明の実施例１による歪み補償回路のイ
ンダクタ値Ｌｓをパラメータとした入力電力に対する利
得通過位相特性のシミュレーション結果を示す図であ
る。

【図３】この発明の実施例１による歪み補償回路の抵
抗値をパラメータとした入力電力に対する利得通過位相
特性のシミュレーション結果を示す図である。

【図４】この発明の実施例１による歪み補償回路の出
力側の負荷条件をパラメータとした入力電力に対する利
得の最大増加量のシミュレーション結果を示す図であ
る。

【図５】この発明の実施例１による歪み補償回路の出
力側の負荷条件をパラメータとした利得が最大となる入
力電力での通過位相のシミュレーション結果を示す図で
ある。

【図６】この発明の実施例２による歪み補償回路の等
価回路図である。

【図７】この発明の実施例２による歪み補償回路のイ
ンダクタ値Ｌｓをパラメータとした入力電力に対する利
得通過位相特性のシミュレーション結果を示す図であ
る。

【図８】この発明の実施例３による歪み補償回路の等
価回路図である。

【図９】この発明の実施例４による歪み補償回路の等
価回路図である。

【図１０】この発明の実施例５による歪み補償回路の
等価回路図である。

【図１１】この発明の実施例６による歪み補償回路の
等価回路図である。

【図１２】この発明の実施例６による歪み補償回路の
抵抗値Ｒｓｅをパラメータとした周波数に対する安定係
数Ｋのシミュレーション結果を示す図である。

【図１３】この発明の実施例６による歪み補償回路の
抵抗値Ｒｓｅをパラメータとした入力電力に対する利得
通過位相特性のシミュレーション結果を示す図である。

【図１４】この発明の実施例７による歪み補償回路の
等価回路図である。

【図１５】この発明の実施例８による歪み補償回路の
等価回路図である。

【図１６】この発明の実施例９による歪み補償回路の
等価回路図である。

【図１７】この発明の実施例１０による歪み補償回路
の等価回路図である。

【図１８】この発明の実施例１１による歪み補償回路
による低歪半導体増幅器の等価回路図である。

【図１９】この発明の実施例１２による歪み補償回路
による低歪半導体増幅器の等価回路図である。

【図２０】この発明の実施例１３による歪み補償回路
による低歪半導体増幅器の等価回路図である。

【図２１】この発明の実施例１４による歪み補償回路
による低歪半導体増幅器の等価回路図である。

【図２２】この発明の実施例１５による歪み補償回路
による低歪半導体増幅器の等価回路図である。

【図２３】この発明の実施例１６による歪み補償回路
による低歪半導体増幅器の等価回路図である。

【図２４】この発明の実施例１７による歪み補償回路
による低歪半導体増幅器の等価回路図である。

【図２５】この発明の実施例１８による歪み補償回路
による低歪半導体増幅器の等価回路図である。

【図２６】この発明の実施例１９によるＦＥＴ素子の
パターン図である。

【図２７】従来の低歪増幅器の等価回路図である。

【図２８】高出力増幅器の入力電力に対する、出力電
力、通過位相特性を示す図である。

【図２９】リニアライザの入力電力に対する、出力電
力、通過位相特性を示す図である。

【図３０】従来の超高周波増幅器の等価回路図であ
る。

【図３１】従来のアンテナ・ブースタ増幅回路の等価
回路図である。

【図３２】従来の増幅回路の構成図である。

【符号の説明】

１入力端子、２出力端子、３第１の歪発生用増幅
器、４第１の線形増幅器、５第１の９０゜ハイブリ
ッド、６第２の９０゜ハイブリッド、７第３の９０
゜ハイブリッド、８第４の９０゜ハイブリッド、９
第５の９０゜ハイブリッド、１０第６の９０゜ハイブ
リッド、１１第１の移相器、１２第２の移相器、１
３第１の可変アッテネータ、１４第２の可変アッテ
ネータ、１５第３の可変アッテネータ、１６第４の
可変アッテネータ、１７第１のレベル調整用増幅器、
１８第１のレベル調整用アッテネータ、１９高出力
増幅器、２０第１の入力整合回路、２１第１のＦＥ
Ｔ、２２第１の出力整合回路、２３第１のインダク
タ、２４第１の抵抗、２５第２の入力整合回路、２
６第２の出力整合回路、２７第２のＦＥＴ、２８
第２のインダクタ、２９第２の抵抗、３０第１のキ
ャパシタ、３１第３の入力整合回路、３２第３の出
力整合回路、３３第３のＦＥＴ、３４第３のインダ
クタ、３５第３の抵抗、３６第２のキャパシタ、３
７第３のキャパシタ、３８第４の入力整合回路、３
９第４の出力整合回路、４０第４のＦＥＴ、４１
第４のインダクタ、４２第５のＦＥＴ、４３第６の
ＦＥＴ、４４第４のキャパシタ、４５第５のインダ
クタ、４６第７のＦＥＴ、４７第１のアイソレー
タ、４８第２のアイソレータ、４９第７の９０゜ハ
イブリッド、５０第８の９０゜ハイブリッド、５１
第１の前段増幅器、５２第１の後段増幅器、５３第
２の前段増幅器、５４第１の段間増幅器、５５第２
の後段増幅器、５６第５の可変アッテネータ、５７
第３の前段増幅器、５８第６の可変アッテネータ、５
９第３の後段増幅器、６０第４の前段増幅器、６１
第７の可変アッテネータ、６２第２の段間増幅器、
６３第８の可変アッテネータ、６４第４の後段増幅
器、６５第９の可変アッテネータ、６６第５の前段
増幅器、６７第１０の可変アッテネータ、６８第５
の後段増幅器、６９第１の可変アッテネータ制御回
路、７０第１の検波器、７１第１のカップラー、７
２第６の前段増幅器、７３第１１の可変アッテネー
タ、７４第３の段間増幅器、７５第１２の可変アッ
テネータ、７６第６の後段増幅器、７７第２の可変
アッテネータ制御回路、７８第２の検波器、７９第
２のカップラー、８０第９の９０゜ハイブリッド、８
１第２の歪発生用増幅器、８２第１３の可変アッテ
ネータ、８３第２の線形増幅器、８４第１４の可変
アッテネータ、８５第１０の９０゜ハイブリッド、８
６第１１の９０゜ハイブリッド、８７第１２の９０
゜ハイブリッド、８８第１３の９０゜ハイブリッド、
８９第３の移相器、９０第４の移相器、９１第１
５の可変アッテネータ、９２第１６の可変アッテネー
タ、９３第１４の９０゜ハイブリッド、９４第２の
レベル調整用増幅器、９５第２のレベル調整用アッテ
ネータ、９６第１の多段増幅器、９７第２の多段増
幅器、９８第３の線形増幅器、９９第１７の可変ア
ッテネータ、１００第５の移相器、１０１歪増幅
器、１０２第１８の可変アッテネータ、１０３第６
の移相器、１０４第３のカップラー、１０５第４の
カップラー、１０６第５のカップラー、１０７第６
のカップラー、１０８ゲート電極、１０９ドレイン
電極、１１０ソース電極、１１１半導体チップ、１
１２ソース接地ボンディングワイヤ、１１３ＦＥ
Ｔ、１１４負荷インピーダンスＺL、１１５インピ
ーダンスＺSの受動素子、１１６リアクタンス成分Ｌo
のコイル、１１７キャパシタンスＣoのコンデンサ、
１１８エミッタ接地トランジスタ、１１９ベース端
子、１２０入力整合回路、１２１入力端子、１２２
バイアス回路、１２３高調波阻止コイル、１２４
バイアス供給端子、１２５コレクタ端子、１２６出
力整合回路、１２７出力端子、１２８高調波阻止コ
イル、１２９電源供給端子、１３０エミッタ端子、
１３１接地面、１３２インダクタ、４００第４の
抵抗、５００第１のリニアライザ、５０１実施例１
の歪み補償回路、５０２実施例２の歪み補償回路、５
０３実施例３の歪み補償回路、５０４実施例４の歪
み補償回路、５０５実施例５の歪み補償回路、５０６
実施例７の歪み補償回路、５０７実施例８の歪み補
償回路、５０８実施例９の歪み補償回路、５０９実
施例１０の歪み補償回路、５１０実施例１１の低歪半
導体増幅器、５１１実施例１２の低歪半導体増幅器、
５１２実施例１３の低歪半導体増幅器、５１３実施
例１４の低歪半導体増幅器、５１４実施例１５の低歪
半導体増幅器、５１５実施例１６の低歪半導体増幅
器、６００実施例６の歪み補償回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者伊藤康之東京都千代田区丸の内二丁目２番３号三菱電機株式会社内 (72)発明者三井康郎東京都千代田区丸の内二丁目２番３号三菱電機株式会社内

Claims

【特許請求の範囲】

【請求項１】ソース接地のＦＥＴ素子を用いて構成さ
れる歪み補償回路において、ゲート幅をＷｇ［ｍｍ］と
したときに、ソース、グランド間に１／Ｗｇ［ｎＨ］よ
りも大きな値をもつインダクタ、または、１／Ｗｇ［ｎ
Ｈ］よりも大きな値をもつインダクタおよび抵抗を直列
接続した回路を備えたことを特徴とする歪み補償回路。
【請求項２】ゲート接地のＦＥＴ素子を用いて構成さ
れる歪み補償回路において、ソース、ドレイン間にイン
ダクタとＤＣカットのキャパシタ、または、インダクタ
と抵抗とＤＣカットのキャパシタを直列接続した回路を
備えたことを特徴とする歪み補償回路。
【請求項３】ゲート接地のＦＥＴ素子を用いて構成さ
れる歪み補償回路において、ソース、ドレイン間にイン
ダクタとＤＣカットのキャパシタ、または、インダクタ
と抵抗とＤＣカットのキャパシタを直列接続した回路を
備え、ゲート、グランド間にＤＣカットのキャパシタを
備えたことを特徴とする歪み補償回路。
【請求項４】ソース接地のＦＥＴ素子を用いて構成さ
れる歪み補償回路において、ゲート幅をＷｇ［ｍｍ］と
したときに、ソース、グランド間に１／Ｗｇ［ｎＨ］よ
りも大きな値をもつインダクタとゲートバイアスで使用
されるＦＥＴ素子とを直列接続した回路を備えたことを
特徴とする歪み補償回路。
【請求項５】請求項１〜４の歪み補償回路の出力側に
ソース接地のＦＥＴ素子を並列接続し、ＤＣカットのキ
ャパシタを直列接続し、ドレイン、ソース間にインダク
タが接続され、ゲードバイアスで使用されるＦＥＴ素子
を直列接続したことを特徴とする歪み補償回路。
【請求項６】請求項１〜５の歪み補償回路の入力側に
抵抗を直列接続したことを特徴とする歪み補償回路。
【請求項７】請求項１〜６の歪み補償回路の入力側お
よび出力側にアイソレータを設けたことを特徴をする歪
み補償回路。
【請求項８】請求項１〜６の歪み補償回路の２つを、
上記歪み補償回路の入力側、出力側に９０度ハイブリッ
ドを用いてバランス型に並列接続したことを特徴とする
歪み補償回路。
【請求項９】請求項１〜８の歪み補償回路を複数個、
縦続接続したことを特徴とする歪み補償回路。
【請求項１０】請求項１の歪み補償回路のＦＥＴ素子
のゲート幅をそれぞれ異ならしめて形成した複数個の歪
み補償回路を縦続接続したことを特徴とする歪み補償回
路。
【請求項１１】前段増幅器を請求項１〜１０の歪み補
償回路とし、後段増幅器をＦＥＴまたはＢＪＴ増幅器の
１段あるいは多段構成とし、これらを縦続接続して多段
増幅器を構成し、前段増幅器のバイアス条件および入力
側、出力側の整合条件を後段増幅器の振幅歪、および、
位相歪を補償するように設定したことを特徴とする低歪
半導体増幅器。
【請求項１２】多段増幅器において、前段増幅器をＦ
ＥＴまたはＢＪＴ増幅器の１段あるいは多段構成とし、
段間増幅器を請求項１〜１０の歪み補償回路とし、後段
増幅器をＦＥＴまたはＢＪＴ増幅器の１段あるいは多段
構成とし、これらを縦続接続して多段増幅器を構成し、
段間増幅器のバイアス条件および入力側、出力側の整合
条件を後段増幅器の振幅歪、および、位相歪を補償する
ように設定したことを特徴とする低歪半導体増幅器。
【請求項１３】請求項１１の低歪半導体増幅器におい
て、前段増幅器の入力側、または、前段増幅器と後段増
幅器の間、または前段増幅器の入力側および前段増幅器
と後段増幅器の間にレベル調整用のアッテネータを挿入
したことを特徴とする低歪半導体増幅器。
【請求項１４】請求項１２の低歪半導体増幅器におい
て、前段増幅器と段間増幅器の間、または、前段増幅器
と後段増幅器の間、または前段増幅器と段間増幅器の間
および前段増幅器と後段増幅器の間にレベル調整用のア
ッテネータを挿入したことを特徴とする低歪半導体増幅
器。
【請求項１５】請求項１３〜１４の低歪半導体増幅器
において、出力側に出力レベルの検波器を設け、その検
波した出力レベルに基づいてレベル調整用のアッテネー
タを調整する制御手段を設けたことを特徴とする低歪半
導体増幅器。
【請求項１６】プリディストーション型低歪半導体増
幅器において、歪補償を行う後段増幅器に、請求項１１
〜１５の低歪半導体増幅器を用いることを特徴とする低
歪半導体増幅器。
【請求項１７】フィードフォワード型低歪半導体増幅
器において、歪補償を行う後段増幅器に、請求項１１〜
１５の低歪半導体増幅器を用いることを特徴とする低歪
半導体増幅器。
【請求項１８】ソース電極にインダクタ成分を持たせ
たＦＥＴ素子において、基板厚を厚くし、ソース電極パ
ターンの線幅を細くしてソース電極パターン面積を小さ
くしたことを特徴とするＦＥＴ素子。