JPH071862B2 - 入力信号切換回路 - Google Patents
入力信号切換回路Info
- Publication number
- JPH071862B2 JPH071862B2 JP63008624A JP862488A JPH071862B2 JP H071862 B2 JPH071862 B2 JP H071862B2 JP 63008624 A JP63008624 A JP 63008624A JP 862488 A JP862488 A JP 862488A JP H071862 B2 JPH071862 B2 JP H071862B2
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- signal
- terminal
- output
- level
- input
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は入力信号切換回路に係り、複数の入力端子より
入力される複数の入力信号に優先順位を持たせ、１つの
入力信号を出力する場合には他の入力信号をミュートす
る入力信号切換回路に関する。
入力される複数の入力信号に優先順位を持たせ、１つの
入力信号を出力する場合には他の入力信号をミュートす
る入力信号切換回路に関する。
従来の技術 第２図は従来よりVTRにおいて用いられている入力信号
切換回路の回路図を示す。同図において破線内部の回路
は実際にはIC化されている部分を示す。入力端子１に供
給される正論理の信号コードCo1はVTRのオペレーション
コードのシリアルパルス信号であり、入力端子２に供給
される同じく正論理の信号コードCo2は、前段で受信、
増幅、検波、波形整形されたリモコンコードのシリアル
パルス信号である。
切換回路の回路図を示す。同図において破線内部の回路
は実際にはIC化されている部分を示す。入力端子１に供
給される正論理の信号コードCo1はVTRのオペレーション
コードのシリアルパルス信号であり、入力端子２に供給
される同じく正論理の信号コードCo2は、前段で受信、
増幅、検波、波形整形されたリモコンコードのシリアル
パルス信号である。
入力端子１にハイレベルのコードCo1が入力されると、
抵抗R1,R2、コンデンサC1によって決定される時定数T1
によってコンデンサC1が充電され点の電位が上昇して
NPNトランジスタQ1がオンとなり、それと同時にPNPトラ
ンジスタQ2もオンとなってコンデンサC2が充電され点
がハイレベルとなる。このためNPNトランジスタQ3はオ
フとなり、入力端子２に供給されるコードCo2はミュー
トされることとなり、NPNトランジスタQ3のコレクタは
オープン状態となる。この時NPNトランジスタQ4はオン
であることから、出力端子３はローレベルとなる。
抵抗R1,R2、コンデンサC1によって決定される時定数T1
によってコンデンサC1が充電され点の電位が上昇して
NPNトランジスタQ1がオンとなり、それと同時にPNPトラ
ンジスタQ2もオンとなってコンデンサC2が充電され点
がハイレベルとなる。このためNPNトランジスタQ3はオ
フとなり、入力端子２に供給されるコードCo2はミュー
トされることとなり、NPNトランジスタQ3のコレクタは
オープン状態となる。この時NPNトランジスタQ4はオン
であることから、出力端子３はローレベルとなる。
次に、コードCo1がローレベルに戻ると、コンデンサC1
に蓄えられた電荷は抵抗R1、コンデンサC1により決定さ
れる時定数T2で放電されるが、ここで抵抗R1,R2を適当
な値に定めることによりT1＜T2とすると、コードCo1が
ローレベルになってからも暫くの期間はNPNトランジス
タQ1はオンのままであることからNPNトランジスタQ3も
この間オフとなっており、入力端子２に供給されるコー
ドCo2をミュートし続ける。一方NPNトランジスタQ4はコ
ードCo1がローレベルとなると直ちにオフとなりNPNトラ
ンジスタQ4のコレクタはオープン状態となるが、出力端
子３は抵抗R3によってプルアップされているためハイレ
ベルとなる。
に蓄えられた電荷は抵抗R1、コンデンサC1により決定さ
れる時定数T2で放電されるが、ここで抵抗R1,R2を適当
な値に定めることによりT1＜T2とすると、コードCo1が
ローレベルになってからも暫くの期間はNPNトランジス
タQ1はオンのままであることからNPNトランジスタQ3も
この間オフとなっており、入力端子２に供給されるコー
ドCo2をミュートし続ける。一方NPNトランジスタQ4はコ
ードCo1がローレベルとなると直ちにオフとなりNPNトラ
ンジスタQ4のコレクタはオープン状態となるが、出力端
子３は抵抗R3によってプルアップされているためハイレ
ベルとなる。
以上より、入力端子１にコードCo1が供給されると入力
端子２に供給されるコードCo2はミュートされるととも
に出力端子３には入力端子１より供給されるコードCo1
が反転されて出力されることとなる。
端子２に供給されるコードCo2はミュートされるととも
に出力端子３には入力端子１より供給されるコードCo1
が反転されて出力されることとなる。
又、入力端子１が一定期間以上ローレベルの状態が続く
と、コンデンサC1の電荷は抵抗R1を介して完全に放電さ
れ、点はローレベルとなり、NPNトランジスタQ1、PNP
トランジスタQ2ともにオフとなってPNPトランジスタQ2
のコレクタはオープン状態となり、入力端子２に供給さ
れるコードCo2のミュート状態は解除される。この時NPN
トランジスタQ4のコレクタはオープンとなっている。更
にNPNトランジスタQ3のベースは入力端子４よりベース
−エミッタ間電圧(VBE)の２倍の電圧(2VBE)でバイアス
されており、入力端子２より供給されるコードCo2がハ
イレベルとなるとNPNトランジスタQ5,Q3がオンとなり、
NPNトランジスタQ5,Q3の飽和出力抵抗と抵抗R4との和が
抵抗R3より充分小さければ出力端子３からはローレベル
の信号が出力される。
と、コンデンサC1の電荷は抵抗R1を介して完全に放電さ
れ、点はローレベルとなり、NPNトランジスタQ1、PNP
トランジスタQ2ともにオフとなってPNPトランジスタQ2
のコレクタはオープン状態となり、入力端子２に供給さ
れるコードCo2のミュート状態は解除される。この時NPN
トランジスタQ4のコレクタはオープンとなっている。更
にNPNトランジスタQ3のベースは入力端子４よりベース
−エミッタ間電圧(VBE)の２倍の電圧(2VBE)でバイアス
されており、入力端子２より供給されるコードCo2がハ
イレベルとなるとNPNトランジスタQ5,Q3がオンとなり、
NPNトランジスタQ5,Q3の飽和出力抵抗と抵抗R4との和が
抵抗R3より充分小さければ出力端子３からはローレベル
の信号が出力される。
続いて入力端子２にローレベルの信号が供給されると、
NPNトランジスタQ5はオフとなってNPNトランジスタQ5の
コレクタはオープン状態となり、点の電位が2VBEとな
ることからNPNトランジスタQ3はオフとなる。このときN
PNトランジスタQ3のコレクタはオープン状態となり、出
力端子３からはプルアップ抵抗R3によってハイレベルの
信号が出力される。
NPNトランジスタQ5はオフとなってNPNトランジスタQ5の
コレクタはオープン状態となり、点の電位が2VBEとな
ることからNPNトランジスタQ3はオフとなる。このときN
PNトランジスタQ3のコレクタはオープン状態となり、出
力端子３からはプルアップ抵抗R3によってハイレベルの
信号が出力される。
以上より、入力端子１に一定期間以上コードCo1が供給
されない場合には入力端子２より供給されるコードCo2
が反転されて出力端子３より出力されることとなる。
されない場合には入力端子２より供給されるコードCo2
が反転されて出力端子３より出力されることとなる。
発明が解決しようとする問題点 第２図の従来回路では、入力端子２に供給されるコード
Co2をミュートするために、NPNトランジスタQ1及びPNP
トランジスタQ2によってミュート動作を行うとともにPN
PトランジスタQ3によってスイッチングを行なわなけれ
ばならないため回路素子が多くなるという問題点があっ
た。
Co2をミュートするために、NPNトランジスタQ1及びPNP
トランジスタQ2によってミュート動作を行うとともにPN
PトランジスタQ3によってスイッチングを行なわなけれ
ばならないため回路素子が多くなるという問題点があっ
た。
更に、第２図の回路では入力端子１及び２は共に入力専
用の端子であり、第２図と同様の回路を２つ設け、これ
らの回路同志で信号の授受を行うためにはこれらの回路
同志の間に複雑な回路が必要になるという問題点があっ
た。
用の端子であり、第２図と同様の回路を２つ設け、これ
らの回路同志で信号の授受を行うためにはこれらの回路
同志の間に複雑な回路が必要になるという問題点があっ
た。
本発明は、上記の点に鑑みて創作されたものであり、簡
単な回路構成であって、しかもこの回路を２つ設けれ
ば、容易に信号の授受が可能な入力信号切換回路を提供
することを目的とする。
単な回路構成であって、しかもこの回路を２つ設けれ
ば、容易に信号の授受が可能な入力信号切換回路を提供
することを目的とする。
問題点を解決するための手段 請求項１記載の入力信号切換回路はハイレベルとローレ
ベル又はオープンとローレベルの２値の論理の第１の信
号が供給される第１の端子と、第１の信号がハイレベル
又はオープンの時は充電され、第１の信号がローレベル
の時は放電されるコンデンサを含む時定数回路と、エミ
ッタにローレベルとハイレベルの２値の論理の第２の信
号が供給されるとともに、前記コンデンサが充電され、
そのベース電位が所定レベル以上の時は、第２の信号が
ローレベルの時オン、ハイレベルの時オフとなって、第
２の信号をそのコレクタから出力し、前記コンデンサが
放電されベース電位が所定レベル以下の時は、第２の信
号の論理レベルにかかわらずオフとなって第２の信号の
伝送を阻止するトランジスタと、第１の端子及び前記ト
ランジスタのコレクタに接続されたプルアップ抵抗を少
なくとも有する出力回路とからなり、第１の信号が第１
の端子に一定期間以上入力されない時は第２の信号を前
記プルアップ抵抗に接続された第２の端子より出力し、
第１の信号が第１の端子に入力された時は第２の信号の
論理レベルに拘らず第１の信号を優先的に第２の端子よ
り出力するよう構成する。
ベル又はオープンとローレベルの２値の論理の第１の信
号が供給される第１の端子と、第１の信号がハイレベル
又はオープンの時は充電され、第１の信号がローレベル
の時は放電されるコンデンサを含む時定数回路と、エミ
ッタにローレベルとハイレベルの２値の論理の第２の信
号が供給されるとともに、前記コンデンサが充電され、
そのベース電位が所定レベル以上の時は、第２の信号が
ローレベルの時オン、ハイレベルの時オフとなって、第
２の信号をそのコレクタから出力し、前記コンデンサが
放電されベース電位が所定レベル以下の時は、第２の信
号の論理レベルにかかわらずオフとなって第２の信号の
伝送を阻止するトランジスタと、第１の端子及び前記ト
ランジスタのコレクタに接続されたプルアップ抵抗を少
なくとも有する出力回路とからなり、第１の信号が第１
の端子に一定期間以上入力されない時は第２の信号を前
記プルアップ抵抗に接続された第２の端子より出力し、
第１の信号が第１の端子に入力された時は第２の信号の
論理レベルに拘らず第１の信号を優先的に第２の端子よ
り出力するよう構成する。
請求項２記載の入力信号切換回路はオープンとローレベ
ルの２値の論理の第１の信号が供給される第１の端子
と、第１の信号がオープンの時は充電され、第１の信号
がローレベルの時は放電されるコンデンサを含む時定数
回路と、エミッタにローレベルとハイレベルの２値の論
理の第２の信号が供給されるとともに、前記コンデンサ
が充電され、そのベース電位が所定レベル以上の時は第
２の信号がローレベルの時オン、ハイレベルの時オフと
なって第２の信号をそのコレクタから出力し、前記コン
デンサが放電され該ベース電位が所定レベル以下の時は
第２の信号の論理レベルにかかわらずオフとなって第２
の信号の伝送を阻止するトランジスタと、第１の端子及
び前記トランジスタのコレクタに接続されたプルアップ
抵抗を少なくとも有する出力回路と、オープンとローレ
ベルを有する第３の信号を出力回路と第１の端子の接続
点に供給する入力回路とからなり、第１の信号が第１の
端子に一定期間以上入力されない時は第２の信号を前記
プルアップ抵抗に接続された第２の端子より出力し、第
１の信号が第１の端子に入力された時は第２の信号の論
理レベルに拘らず第１の信号を優先的に第２の端子より
出力し、また、第１の信号がオープンの時は、第３の信
号を第１の端子より出力するよう構成する。
ルの２値の論理の第１の信号が供給される第１の端子
と、第１の信号がオープンの時は充電され、第１の信号
がローレベルの時は放電されるコンデンサを含む時定数
回路と、エミッタにローレベルとハイレベルの２値の論
理の第２の信号が供給されるとともに、前記コンデンサ
が充電され、そのベース電位が所定レベル以上の時は第
２の信号がローレベルの時オン、ハイレベルの時オフと
なって第２の信号をそのコレクタから出力し、前記コン
デンサが放電され該ベース電位が所定レベル以下の時は
第２の信号の論理レベルにかかわらずオフとなって第２
の信号の伝送を阻止するトランジスタと、第１の端子及
び前記トランジスタのコレクタに接続されたプルアップ
抵抗を少なくとも有する出力回路と、オープンとローレ
ベルを有する第３の信号を出力回路と第１の端子の接続
点に供給する入力回路とからなり、第１の信号が第１の
端子に一定期間以上入力されない時は第２の信号を前記
プルアップ抵抗に接続された第２の端子より出力し、第
１の信号が第１の端子に入力された時は第２の信号の論
理レベルに拘らず第１の信号を優先的に第２の端子より
出力し、また、第１の信号がオープンの時は、第３の信
号を第１の端子より出力するよう構成する。
作用 トランジスタはエミッタに供給される信号に対してスイ
ッチングを行うとともに、第１の端子にハイレベル又は
オープンの論理レベルの信号が供給され、時定数回路中
のコンデンサが充電されると上記エミッタに供給される
信号を第２の端子に出力する。
ッチングを行うとともに、第１の端子にハイレベル又は
オープンの論理レベルの信号が供給され、時定数回路中
のコンデンサが充電されると上記エミッタに供給される
信号を第２の端子に出力する。
更に、第１の端子に供給される信号の論理レベルをロー
レベルとオープンとし第１の端子と出力回路との接続点
に入力回路を付加した場合、上記トランジスタのエミッ
タに信号が供給されず、かつ第１の端子がオープンにな
っている状態で前記入力回路より第１の端子と出力回路
との接続点にローレベルの信号を供給すると、第１の端
子はローレベルとなる。又、前記入力回路より第１の端
子と出力回路との接続点をオープンとすると、第１の端
子はオープンとなる。従って第１の端子を出力端子とし
ても用いることが可能となる。
レベルとオープンとし第１の端子と出力回路との接続点
に入力回路を付加した場合、上記トランジスタのエミッ
タに信号が供給されず、かつ第１の端子がオープンにな
っている状態で前記入力回路より第１の端子と出力回路
との接続点にローレベルの信号を供給すると、第１の端
子はローレベルとなる。又、前記入力回路より第１の端
子と出力回路との接続点をオープンとすると、第１の端
子はオープンとなる。従って第１の端子を出力端子とし
ても用いることが可能となる。
実施例 第１図は本発明の一実施例の回路図を示す。これは第２
図と同様にVTRにおいて用いられる入力信号切換回路に
本発明が適用された実施例である。同図において、５は
第１の端子となる端子、７は第２の端子となる端子、９
は時定数回路、Q6はスイッチング回路となるNPNトラン
ジスタ、10は出力回路、12は入力回路である。又11は赤
外線リモコンモジュールIC（図示せず）の一部となって
いる回路部分である。端子５には負論理の信号コードCo
3が供給され、入力端子６には、前段において受信、増
幅、検波、波形整形等がなされた正論理の信号コードCo
4が供給される。但し、コードCo3の論理レベルは従来回
路のコードCo1がハイとローだったのに対してここでは
ローとオープンである点が異なる。
図と同様にVTRにおいて用いられる入力信号切換回路に
本発明が適用された実施例である。同図において、５は
第１の端子となる端子、７は第２の端子となる端子、９
は時定数回路、Q6はスイッチング回路となるNPNトラン
ジスタ、10は出力回路、12は入力回路である。又11は赤
外線リモコンモジュールIC（図示せず）の一部となって
いる回路部分である。端子５には負論理の信号コードCo
3が供給され、入力端子６には、前段において受信、増
幅、検波、波形整形等がなされた正論理の信号コードCo
4が供給される。但し、コードCo3の論理レベルは従来回
路のコードCo1がハイとローだったのに対してここでは
ローとオープンである点が異なる。
端子５はダイオードD2,D3のカソード及びNPNトランジス
タQ8のコレクタと接続され、ダイオードD2のアノードは
抵抗R10,R11を介してNPNトランジスタQ6のベースと接続
されている。抵抗R10,R11の接続点は抵抗R13を介して電
源Vccに接続されているとともにコンデンサC3を介して
接地されており、抵抗R11とNPNトランジスタQ6のベース
との接続点は抵抗R12を介して接地されている。
タQ8のコレクタと接続され、ダイオードD2のアノードは
抵抗R10,R11を介してNPNトランジスタQ6のベースと接続
されている。抵抗R10,R11の接続点は抵抗R13を介して電
源Vccに接続されているとともにコンデンサC3を介して
接地されており、抵抗R11とNPNトランジスタQ6のベース
との接続点は抵抗R12を介して接地されている。
NPNトランジスタQ7のベースは入力端子６に接続され、
エミッタは接地されている。NPNトランジスタQ7のコレ
クタは抵抗R15を介して電源Vccに接続されるとともにNP
NトランジスタQ6のエミッタと接続されている。
エミッタは接地されている。NPNトランジスタQ7のコレ
クタは抵抗R15を介して電源Vccに接続されるとともにNP
NトランジスタQ6のエミッタと接続されている。
NPNトランジスタQ8のエミッタは接地され、ベースは端
子８に、コレクタはダイオードD3のカソード及び端子５
と接続されている。ダイオードD3のアノードはNPNトラ
ンジスタQ6のコレクタ及び出力端子７に接続され、更に
抵抗R14を介して電源Vccに接続されている。
子８に、コレクタはダイオードD3のカソード及び端子５
と接続されている。ダイオードD3のアノードはNPNトラ
ンジスタQ6のコレクタ及び出力端子７に接続され、更に
抵抗R14を介して電源Vccに接続されている。
次に、第１図の回路の動作について説明する。入力端子
８がローレベルでNPNトランジスタQ8がオフとなってい
る場合には、端子５に供給されるコードCo3がローレベ
ルであると、コンデンサC3に蓄えられていた電荷は抵抗
R10、ダイオードD2を介して時定数T3で放電される。こ
れにより点の電位が低下してNPNトランジスタQ6は
点の電位の如何に拘らずオフとなり、NPNトランジスタQ
6のコレクタはオープンとなって、端子６に供給される
コードCo4はミュートされる。又、この時ダイオードD3
はオンとなり出力端子７はダイオードD3を介して直ちに
ローレベルとなる。
８がローレベルでNPNトランジスタQ8がオフとなってい
る場合には、端子５に供給されるコードCo3がローレベ
ルであると、コンデンサC3に蓄えられていた電荷は抵抗
R10、ダイオードD2を介して時定数T3で放電される。こ
れにより点の電位が低下してNPNトランジスタQ6は
点の電位の如何に拘らずオフとなり、NPNトランジスタQ
6のコレクタはオープンとなって、端子６に供給される
コードCo4はミュートされる。又、この時ダイオードD3
はオンとなり出力端子７はダイオードD3を介して直ちに
ローレベルとなる。
次に、端子５がオープンに戻ると、コンデンサC3はコン
デンサC3、抵抗R11,R12,R13によって決まる時定数T4で
充電され点の電位は上昇する。しかしここでT4を長く
設定すると、端子５がオープンに戻ってからも暫くの期
間はNPNトランジスタQ6がオフの状態が続き、入力端子
６に供給されるコードCo4をミュートし続ける。これに
対してダイオードD3は直ちにオフとなり、出力端子７は
抵抗R14によってプルアップされているためハイレベル
となる。
デンサC3、抵抗R11,R12,R13によって決まる時定数T4で
充電され点の電位は上昇する。しかしここでT4を長く
設定すると、端子５がオープンに戻ってからも暫くの期
間はNPNトランジスタQ6がオフの状態が続き、入力端子
６に供給されるコードCo4をミュートし続ける。これに
対してダイオードD3は直ちにオフとなり、出力端子７は
抵抗R14によってプルアップされているためハイレベル
となる。
以上よりコードCo3が端子５に供給されると入力端子６
に供給されるコードCo4はミュートされ、出力端子７か
らは端子５に供給されるコードCo3がオープンはハイレ
ベルとして、ローレベルはローレベルとして出力される
こととなる。
に供給されるコードCo4はミュートされ、出力端子７か
らは端子５に供給されるコードCo3がオープンはハイレ
ベルとして、ローレベルはローレベルとして出力される
こととなる。
次に、端子５に一定期間以上コードCo3が供給されない
場合（端子５が所定期間以上オープンの場合）にはコン
デンサC3は抵抗R13を介して充電され、点及び点の
電位が上昇する。この状態で入力端子６に供給されるコ
ードCo4がハイレベルとなると、NPNトランジスタQ7がオ
ンとなり点の電位は低下し、これによりNPNトランジ
スタQ6もオンとなって出力端子７はローレベルとなる。
又、コードCo4がローレベルに戻るとNPNトランジスタQ7
はオフとなり、点が抵抗R15によってプルアップされ
ていることからNPNトランジスタQ6もオフとなり、出力
端子７は抵抗R14によってプルアップされハイレベルと
なる。
場合（端子５が所定期間以上オープンの場合）にはコン
デンサC3は抵抗R13を介して充電され、点及び点の
電位が上昇する。この状態で入力端子６に供給されるコ
ードCo4がハイレベルとなると、NPNトランジスタQ7がオ
ンとなり点の電位は低下し、これによりNPNトランジ
スタQ6もオンとなって出力端子７はローレベルとなる。
又、コードCo4がローレベルに戻るとNPNトランジスタQ7
はオフとなり、点が抵抗R15によってプルアップされ
ていることからNPNトランジスタQ6もオフとなり、出力
端子７は抵抗R14によってプルアップされハイレベルと
なる。
以上より、コードCo3が一定期間以上供給されない場合
には、入力端子６に供給されるコードCo4が反転されて
出力端子７より出力されることとなる。
には、入力端子６に供給されるコードCo4が反転されて
出力端子７より出力されることとなる。
更に、コードCo3,Co4共に供給されない場合に入力端子
８をハイレベルとすると、NPNトランジスタQ8がオンと
なって端子５のレベルはローとなる。又入力端子８をロ
ーレベルとすると、NPNトランジスタQ8はオフとなって
端子５はオープンとなる。従って端子５を出力端子とし
ても用いることが可能となる。この場合に端子５から信
号パルスを出力中に、もしコードCo3が端子５に供給さ
れたとしても、コードCo3の論理レベルがローとオープ
ンであることから２つの信号がショートするという問題
は起こらない。
８をハイレベルとすると、NPNトランジスタQ8がオンと
なって端子５のレベルはローとなる。又入力端子８をロ
ーレベルとすると、NPNトランジスタQ8はオフとなって
端子５はオープンとなる。従って端子５を出力端子とし
ても用いることが可能となる。この場合に端子５から信
号パルスを出力中に、もしコードCo3が端子５に供給さ
れたとしても、コードCo3の論理レベルがローとオープ
ンであることから２つの信号がショートするという問題
は起こらない。
これにより、第１図の回路構成のシステムが２つある場
合に、端子５同志を接続すれば１本の信号線を用いてデ
ータの授受が可能となるという利点がある。
合に、端子５同志を接続すれば１本の信号線を用いてデ
ータの授受が可能となるという利点がある。
なお、本実施例では回路を構成する能動素子としてバイ
ポーラ型のトランジスタを用いた例を示したが、本発明
はこれに限るものではなく、例えば電界効果トランジス
タ（FET）を用いても同様の動作を実現できることは勿
論である。
ポーラ型のトランジスタを用いた例を示したが、本発明
はこれに限るものではなく、例えば電界効果トランジス
タ（FET）を用いても同様の動作を実現できることは勿
論である。
発明の効果 上述の如く、本発明によれば従来回路に比べ回路素子、
特に能動素子の個数を削減できることからシンプルな回
路構成とすることができ、コストが削減され、また入力
端子の１つを出力端子として用いることが可能となり、
同様の回路を２つ設けた場合には１本の信号ラインでこ
れら２つの回路間で互いの信号がショートすることなく
信号の授受を行なうことが可能となる等の特長を有す
る。
特に能動素子の個数を削減できることからシンプルな回
路構成とすることができ、コストが削減され、また入力
端子の１つを出力端子として用いることが可能となり、
同様の回路を２つ設けた場合には１本の信号ラインでこ
れら２つの回路間で互いの信号がショートすることなく
信号の授受を行なうことが可能となる等の特長を有す
る。
第１図は本発明の一実施例の回路図、第２図は従来回路
の回路図である。 Q1,Q3,Q4,Q5,Q6,Q7,Q8……NPNトランジスタ、Q2……PNP
トランジスタ、C1,C2,C3……コンデンサ、Co1〜Co4……
コード信号、1,2,4,6,8……入力端子、3,7……出力端
子、５……端子、９……時定数回路、10……出力回路、
12……入力回路。
の回路図である。 Q1,Q3,Q4,Q5,Q6,Q7,Q8……NPNトランジスタ、Q2……PNP
トランジスタ、C1,C2,C3……コンデンサ、Co1〜Co4……
コード信号、1,2,4,6,8……入力端子、3,7……出力端
子、５……端子、９……時定数回路、10……出力回路、
12……入力回路。
Claims (2)
- 【請求項１】ハイレベルとローレベル又はオープンとロ
ーレベルの２値の論理の第１の信号が供給される第１の
端子と、 該第１の信号がハイレベル又はオープンの時は充電さ
れ、該第１の信号がローレベルの時は放電されるコンデ
ンサを含む時定数回路と、 エミッタにローレベルとハイレベルの２値の論理の第２
の信号が供給されるとともに、該コンデンサが充電さ
れ、そのベース電位が所定のレベル以上の時は、該第２
の信号がローレベルの時オン、ハイレベルの時オフとな
って、該第２の信号をそのコレクタから出力し、該コン
デンサが放電され該ベース電位が所定のレベル以下の時
は、該第２の信号の論理レベルに拘らずオフとなって該
第２の信号の伝送を阻止するトランジスタと、出力端子
となる第２の端子及び該トランジスタのコレクタに接続
されたプルアップ抵抗を少なくとも有する出力回路とか
ら構成され、 該第１の信号が該第１の端子に一定期間以上入力されな
い時は、該トランジスタのエミッタに入力される該第２
の信号を該プルアップ抵抗に接続された第２の端子より
出力し、該第１の信号が該第１の端子に入力された時は
該第２の信号の論理レベルに拘らず該第１の信号に応じ
た論理レベルを優先的に該第２の端子より出力すること
を特徴とする入力信号切換回路。 - 【請求項２】オープンとローレベルの２値の論理の第１
の信号が供給される第１の端子と、 該第１の信号がオープンの時は充電され、該第１の信号
がローレベルの時は放電されるコンデンサを含む時定数
回路と、 エミッタにローレベルとハイレベルの２値の論理の第２
の信号が供給されるとともに、該コンデンサが充電さ
れ、そのベース電位が所定のレベル以上の時は、該第２
の信号がローレベルの時オン、ハイレベルの時オフとな
って、該第２の信号をそのコレクタから出力し、該コン
デンサが放電され該ベース電位が所定のレベル以下の時
は、該第２の信号の論理レベルにかかわらずオフとなっ
て該第２の信号の伝送を阻止するトランジスタと、 出力端子となる第２の端子及び該トランジスタのコレク
タに接続されたプルアップ抵抗を少なくとも有する出力
回路と、 オープンとローレベルを有する第３の信号を該信号回路
と該第１の端子の接続点に供給する入力回路とから構成
され、 該第１の信号が該第１の端子に一定期間以上入力されな
い時は該第２の信号を該プルアップ抵抗に接続された第
２の端子より出力し、該第１の信号が該第１の端子に入
力された時は該第２の信号の論理レベルに拘らず該第１
の信号に応じた論理レベルを優先的に該第２の端子より
出力し、また、該第１の信号がオープンの時は、該第３
の信号を該第１の端子より出力することを特徴とする入
力信号切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63008624A JPH071862B2 (ja) | 1988-01-19 | 1988-01-19 | 入力信号切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63008624A JPH071862B2 (ja) | 1988-01-19 | 1988-01-19 | 入力信号切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01183912A JPH01183912A (ja) | 1989-07-21 |
| JPH071862B2 true JPH071862B2 (ja) | 1995-01-11 |
Family
ID=11698101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63008624A Expired - Fee Related JPH071862B2 (ja) | 1988-01-19 | 1988-01-19 | 入力信号切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH071862B2 (ja) |
-
1988
- 1988-01-19 JP JP63008624A patent/JPH071862B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01183912A (ja) | 1989-07-21 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |