JPH07182880A - 不揮発性半導体メモリおよびその不揮発性半導体メモリを使用した記憶装置 - Google Patents
不揮発性半導体メモリおよびその不揮発性半導体メモリを使用した記憶装置Info
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- JPH07182880A JPH07182880A JP32718793A JP32718793A JPH07182880A JP H07182880 A JPH07182880 A JP H07182880A JP 32718793 A JP32718793 A JP 32718793A JP 32718793 A JP32718793 A JP 32718793A JP H07182880 A JPH07182880 A JP H07182880A
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Abstract
(57)【要約】
【目的】同時に複数のメモリの動作状況を監視できるデ
ータポーリング機能を持つＥＥＰＲＯＭを実現する。 【構成】データコンパレータ１４はメモリセルアレイ１
１から読み出されるデータとラッチ回路１９のライトデ
ータとを比較し、一致／不一致を示す比較結果信号をデ
ータポーリングレジスタ１２に出力する。一致を示す比
較結果信号が発生されると、データポーリングレジスタ
１２のデータポーリングデータが出力バッファ１５を介
してデータバス上に伝えられる。この場合、データポ−
リングデータのデータ“０”に対応するビットがデータ
バスに出力され、他のビットはハイインピーダンス状態
で出力される。例えば、データポ−リングデータが“１
１１１１１１０”の場合には、バス上には“ＺＺＺＺＺ
ＺＺ０”が出力される。ここで、Ｚはハイインピーダン
スを示す。
ータポーリング機能を持つＥＥＰＲＯＭを実現する。 【構成】データコンパレータ１４はメモリセルアレイ１
１から読み出されるデータとラッチ回路１９のライトデ
ータとを比較し、一致／不一致を示す比較結果信号をデ
ータポーリングレジスタ１２に出力する。一致を示す比
較結果信号が発生されると、データポーリングレジスタ
１２のデータポーリングデータが出力バッファ１５を介
してデータバス上に伝えられる。この場合、データポ−
リングデータのデータ“０”に対応するビットがデータ
バスに出力され、他のビットはハイインピーダンス状態
で出力される。例えば、データポ−リングデータが“１
１１１１１１０”の場合には、バス上には“ＺＺＺＺＺ
ＺＺ０”が出力される。ここで、Ｚはハイインピーダン
スを示す。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、不揮発性半導体メモ
リおよびその不揮発性半導体メモリを使用した例えばＩ
Ｃメモリカードのような記憶装置に関する。
リおよびその不揮発性半導体メモリを使用した例えばＩ
Ｃメモリカードのような記憶装置に関する。
【０００２】
【従来の技術】一般に、電気的に消去可能な不揮発性半
導体メモリ（ＥＥＰＲＯＭ）には、データの書き込みお
よび消去動作状態を外部回路に伝達する信号（Ｒｅａｄ
ｙ／Ｂｕｓｙ信号）を有するものと、Ｒｅａｄｙ／Ｂｕ
ｓｙ信号と同様の目的で、データバス上に動作状態を示
すポーリングデータを出力するデータポーリング機能を
有するものとがある。
導体メモリ（ＥＥＰＲＯＭ）には、データの書き込みお
よび消去動作状態を外部回路に伝達する信号（Ｒｅａｄ
ｙ／Ｂｕｓｙ信号）を有するものと、Ｒｅａｄｙ／Ｂｕ
ｓｙ信号と同様の目的で、データバス上に動作状態を示
すポーリングデータを出力するデータポーリング機能を
有するものとがある。
【０００３】データポーリング機能は、ＥＥＰＲＯＭの
ライトサイクルを短縮するための機能として利用されて
いる。すなわち、ＥＥＰＲＯＭのライトサイクル時間は
その仕様によって規定されているが、実際には、それよ
りも短い時間で書き込み動作は完了される。ポーリング
データはＥＥＰＲＯＭの実際のライトサイクルの状態を
示すものであり、ライトサイクル完了時にはあるデータ
バス上の特定のビット位置にポーリングデータが出力さ
れ、それによってライトサイクル完了が外部に通知され
る。
ライトサイクルを短縮するための機能として利用されて
いる。すなわち、ＥＥＰＲＯＭのライトサイクル時間は
その仕様によって規定されているが、実際には、それよ
りも短い時間で書き込み動作は完了される。ポーリング
データはＥＥＰＲＯＭの実際のライトサイクルの状態を
示すものであり、ライトサイクル完了時にはあるデータ
バス上の特定のビット位置にポーリングデータが出力さ
れ、それによってライトサイクル完了が外部に通知され
る。
【０００４】しかしながら、従来のＥＥＰＲＯＭのデー
タポーリング機能では、ポーリングデータの値およびそ
れが出力されるデータバス上のビット位置が固定的に規
定されているため、複数個のＥＥＰＲＯＭを同一の装置
内に実装し、それらＥＥＰＲＯＭのデータ書き込みまた
はデータ消去動作を同時に行う場合には、ポーリングデ
ータの競合が発生される。この場合、どのＥＥＰＲＯＭ
からのポーリングデータであるかを認識することができ
ない。したがって、ＥＥＰＲＯＭの同時アクセス動作が
不可能である等の問題があった。
タポーリング機能では、ポーリングデータの値およびそ
れが出力されるデータバス上のビット位置が固定的に規
定されているため、複数個のＥＥＰＲＯＭを同一の装置
内に実装し、それらＥＥＰＲＯＭのデータ書き込みまた
はデータ消去動作を同時に行う場合には、ポーリングデ
ータの競合が発生される。この場合、どのＥＥＰＲＯＭ
からのポーリングデータであるかを認識することができ
ない。したがって、ＥＥＰＲＯＭの同時アクセス動作が
不可能である等の問題があった。
【０００５】
【発明が解決しようとする課題】従来のＥＥＰＲＯＭの
データポーリング機能では、ポーリングデータの値およ
びそれが出力されるデータバス上のビット位置が固定的
に規定されているため、そのＥＥＰＲＯＭを複数個同一
装置内に実装した場合には、ポーリングデータの競合が
発生してしまうため、ＥＥＰＲＯＭの同時動作が不可能
であった。
データポーリング機能では、ポーリングデータの値およ
びそれが出力されるデータバス上のビット位置が固定的
に規定されているため、そのＥＥＰＲＯＭを複数個同一
装置内に実装した場合には、ポーリングデータの競合が
発生してしまうため、ＥＥＰＲＯＭの同時動作が不可能
であった。
【０００６】この発明はこのような点に鑑みてなされた
もので、同時に複数のメモリの動作状況を監視できるデ
ータポーリング機能を備えた不揮発性半導体メモリおよ
びその不揮発性半導体メモリを使用した記憶装置を提供
することを目的とする。
もので、同時に複数のメモリの動作状況を監視できるデ
ータポーリング機能を備えた不揮発性半導体メモリおよ
びその不揮発性半導体メモリを使用した記憶装置を提供
することを目的とする。
【０００７】
【課題を解決するための手段および作用】この発明によ
る不揮発性半導体メモリは、マトリクス状に配置された
不揮発性の複数のメモリセルを含むメモリセルアレイ
と、データバスを介して外部から供給されるライトデー
タを前記メモリセルアレイに書き込むデータ書き込み回
路と、前記メモリセルアレイに対するデータ書込み動作
の完了の有無を外部に通知するためのｎビット幅の２進
データから構成されるポーリングデータを格納する書き
替え可能な記憶回路と、前記データバスを介して予め外
部から供給される前記ポーリングデータを前記記憶回路
に書き込むポーリングデータ書き込み手段と、前記デー
タバスに接続され、前記記憶回路に格納されているポー
リングデータの２進値“１”または“０”の一方のデー
タだけを前記データバスの対応するビット位置に出力す
るデータ出力手段と、前記データ書き込み回路による前
記メモリセルアレイへのライトデータの書き込み動作を
監視し、書き込み動作の完了を検出した際に前記データ
出力手段に前記ポーリングデータを出力させる手段とを
具備することを第１の特徴とする。
る不揮発性半導体メモリは、マトリクス状に配置された
不揮発性の複数のメモリセルを含むメモリセルアレイ
と、データバスを介して外部から供給されるライトデー
タを前記メモリセルアレイに書き込むデータ書き込み回
路と、前記メモリセルアレイに対するデータ書込み動作
の完了の有無を外部に通知するためのｎビット幅の２進
データから構成されるポーリングデータを格納する書き
替え可能な記憶回路と、前記データバスを介して予め外
部から供給される前記ポーリングデータを前記記憶回路
に書き込むポーリングデータ書き込み手段と、前記デー
タバスに接続され、前記記憶回路に格納されているポー
リングデータの２進値“１”または“０”の一方のデー
タだけを前記データバスの対応するビット位置に出力す
るデータ出力手段と、前記データ書き込み回路による前
記メモリセルアレイへのライトデータの書き込み動作を
監視し、書き込み動作の完了を検出した際に前記データ
出力手段に前記ポーリングデータを出力させる手段とを
具備することを第１の特徴とする。
【０００８】この不揮発性半導体メモリにおいては、ポ
ーリングデータが格納される記憶回路は例えばレジスタ
などから構成される書き替え可能な構成であり、ここに
外部から供給されるポーリングデータが書き込まれる。
ライトサイクルが完了すると、記憶回路に書き込まれて
いるポーリングデータがデータバスに出力されるが、こ
の場合、ポーリングデータの“１”または“０”の一方
のデータだけがデータバスの該当するビット位置に出力
され、その他のビットは出力されず例えばハイインピー
ダンス状態に設定される。このため、この不揮発性半導
体メモリを使用すれば、複数のメモリにそれぞれ異なる
ポーリングデータを割り当てることにより、複数個のメ
モリを同一の装置内に実装してそれらメモリを同時にデ
ータ書き込みまたはデータ消去する場合にも、ポーリン
グデータの競合を防止することができる。したがって、
メモリの同時アクセス動作が可能となる。
ーリングデータが格納される記憶回路は例えばレジスタ
などから構成される書き替え可能な構成であり、ここに
外部から供給されるポーリングデータが書き込まれる。
ライトサイクルが完了すると、記憶回路に書き込まれて
いるポーリングデータがデータバスに出力されるが、こ
の場合、ポーリングデータの“１”または“０”の一方
のデータだけがデータバスの該当するビット位置に出力
され、その他のビットは出力されず例えばハイインピー
ダンス状態に設定される。このため、この不揮発性半導
体メモリを使用すれば、複数のメモリにそれぞれ異なる
ポーリングデータを割り当てることにより、複数個のメ
モリを同一の装置内に実装してそれらメモリを同時にデ
ータ書き込みまたはデータ消去する場合にも、ポーリン
グデータの競合を防止することができる。したがって、
メモリの同時アクセス動作が可能となる。
【０００９】また、この発明は、データバスに共通接続
された複数の不揮発性半導体メモリと、これら不揮発性
半導体メモリをアクセス制御するコントロール回路とを
有する記憶装置において、前記不揮発性半導体メモリ
に、マトリクス状に配置された不揮発性の複数のメモリ
セルを含むメモリセルアレイと、前記データバスを介し
て外部から供給されるライトデータを前記メモリセルア
レイに書き込むデータ書き込み回路と、前記メモリセル
アレイに対するデータ書込み動作の完了の有無を外部に
通知するためのｎビット幅の２進データから構成される
ポーリングデータを格納する書き替え可能な記憶回路
と、前記データバスを介して予め外部から供給される前
記ポーリングデータを前記記憶回路に書き込むポーリン
グデータ書き込み手段と、前記データバスに接続され、
前記記憶回路に格納されているポーリングデータの２進
値“１”または“０”の一方のデータだけを前記データ
バスの対応するビット位置に出力するデータ出力手段
と、前記データ書き込み回路による前記メモリセルアレ
イへのライトデータの書き込み動作を監視し、書き込み
動作の完了を検出した際に前記データ出力手段に前記ポ
ーリングデータを出力させる手段とを具備し、前記コン
トロール回路に、前記複数の不揮発性半導体メモリを順
次選択し、それら不揮発性半導体メモリにそれぞれ異な
るポーリングデータを供給する手段を具備することを第
２の特徴とする。
された複数の不揮発性半導体メモリと、これら不揮発性
半導体メモリをアクセス制御するコントロール回路とを
有する記憶装置において、前記不揮発性半導体メモリ
に、マトリクス状に配置された不揮発性の複数のメモリ
セルを含むメモリセルアレイと、前記データバスを介し
て外部から供給されるライトデータを前記メモリセルア
レイに書き込むデータ書き込み回路と、前記メモリセル
アレイに対するデータ書込み動作の完了の有無を外部に
通知するためのｎビット幅の２進データから構成される
ポーリングデータを格納する書き替え可能な記憶回路
と、前記データバスを介して予め外部から供給される前
記ポーリングデータを前記記憶回路に書き込むポーリン
グデータ書き込み手段と、前記データバスに接続され、
前記記憶回路に格納されているポーリングデータの２進
値“１”または“０”の一方のデータだけを前記データ
バスの対応するビット位置に出力するデータ出力手段
と、前記データ書き込み回路による前記メモリセルアレ
イへのライトデータの書き込み動作を監視し、書き込み
動作の完了を検出した際に前記データ出力手段に前記ポ
ーリングデータを出力させる手段とを具備し、前記コン
トロール回路に、前記複数の不揮発性半導体メモリを順
次選択し、それら不揮発性半導体メモリにそれぞれ異な
るポーリングデータを供給する手段を具備することを第
２の特徴とする。
【００１０】
【実施例】以下、図面を参照してこの発明の実施例を説
明する。図１にはこの発明の一実施例に係わるＥＥＰＲ
ＯＭの構成が示されている。このＥＥＰＲＯＭは、例え
ばＩＣメモリカードなどの半導体ディスク装置に利用さ
れるフラッシュＥＥＰＲＯＭであり、図示のように、メ
モリセルアレイ１１、データポーリングレジスタ１２、
制御回路１３、データコンパレータ１４、出力バッファ
１５、入力バッファ１６、アドレスバッファ１７、アド
レスデコーダ１８、データラッチ回路１９、入出力コン
トロール回路２０、および高電圧スイッチ回路２１を備
えている。
明する。図１にはこの発明の一実施例に係わるＥＥＰＲ
ＯＭの構成が示されている。このＥＥＰＲＯＭは、例え
ばＩＣメモリカードなどの半導体ディスク装置に利用さ
れるフラッシュＥＥＰＲＯＭであり、図示のように、メ
モリセルアレイ１１、データポーリングレジスタ１２、
制御回路１３、データコンパレータ１４、出力バッファ
１５、入力バッファ１６、アドレスバッファ１７、アド
レスデコーダ１８、データラッチ回路１９、入出力コン
トロール回路２０、および高電圧スイッチ回路２１を備
えている。
【００１１】メモリセルアレイ１１は、このＥＥＰＲＯ
Ｍの主記憶部分であり、行および列のマトリクス状に配
置された複数の不揮発性メモリセルを備えている。デー
タポーリングレジスタ１２は、メモリセルアレイ１１に
対するデータ書込み動作の完了の有無を外部に通知する
ためのポーリングデータを保持する。ポーリングデータ
は、データバスのビット幅と同じ８ビット幅の２進デー
タから構成される。このデータポーリングレジスタ１２
は、制御回路１３からの信号によりそのレジスタ内容を
書き換え、またデータコンパレータ１４からの信号に応
答してデータを出力する。
Ｍの主記憶部分であり、行および列のマトリクス状に配
置された複数の不揮発性メモリセルを備えている。デー
タポーリングレジスタ１２は、メモリセルアレイ１１に
対するデータ書込み動作の完了の有無を外部に通知する
ためのポーリングデータを保持する。ポーリングデータ
は、データバスのビット幅と同じ８ビット幅の２進デー
タから構成される。このデータポーリングレジスタ１２
は、制御回路１３からの信号によりそのレジスタ内容を
書き換え、またデータコンパレータ１４からの信号に応
答してデータを出力する。
【００１２】制御回路１３は、コマンドレジスタを内蔵
しており、入力される制御信号およびデータバス上のコ
マンドに応じてＥＥＰＲＯＭ内の各回路を制御する。デ
ータコンパレータ１４は、メモリセルアレイ１１へのラ
イトデータの書き込み動作の完了を検出するためのもの
であり、データラッチ回路１９にラッチされているライ
トデータとメモリセルアレイ１１に格納されたデータと
を比較し、その比較結果信号をデータポーリングレジス
タ１２に出力する。
しており、入力される制御信号およびデータバス上のコ
マンドに応じてＥＥＰＲＯＭ内の各回路を制御する。デ
ータコンパレータ１４は、メモリセルアレイ１１へのラ
イトデータの書き込み動作の完了を検出するためのもの
であり、データラッチ回路１９にラッチされているライ
トデータとメモリセルアレイ１１に格納されたデータと
を比較し、その比較結果信号をデータポーリングレジス
タ１２に出力する。
【００１３】出力バッファ１５は、入出力コントロール
回路２０からの制御信号に従って、メモリセルアレイ１
１からのリードデータ、またはデータポーリングレジス
タ１２からのデータポーリング情報（ポーリングデー
タ）を出力する。出力バッファ１５にはトライステート
バッファが含まれており、ポーリングデータの出力に当
たっては、出力バッファ１５は、ポーリングデータの
“０”のビットだけをデータバスに出力し、データバス
上の他のビットはハイインピーダンス状態に設定するよ
うに構成されている。
回路２０からの制御信号に従って、メモリセルアレイ１
１からのリードデータ、またはデータポーリングレジス
タ１２からのデータポーリング情報（ポーリングデー
タ）を出力する。出力バッファ１５にはトライステート
バッファが含まれており、ポーリングデータの出力に当
たっては、出力バッファ１５は、ポーリングデータの
“０”のビットだけをデータバスに出力し、データバス
上の他のビットはハイインピーダンス状態に設定するよ
うに構成されている。
【００１４】入力バッファ１６は、入出力コントロール
回路２０からの制御信号に従って、データを取り込む。
アドレスバッファ１７は、入出力コントロール回路２０
からの制御信号に従って、使用するアドレスを取り込
む。アドレスデコーダ１８は、アドレスをデゴードし、
所定のメモリセルを選択する信号を発生する。
回路２０からの制御信号に従って、データを取り込む。
アドレスバッファ１７は、入出力コントロール回路２０
からの制御信号に従って、使用するアドレスを取り込
む。アドレスデコーダ１８は、アドレスをデゴードし、
所定のメモリセルを選択する信号を発生する。
【００１５】データラッチ回路１９は、メモリセルアレ
イ１１をプログラムするためのライトデータを蓄え、ま
たこの蓄えられたデータはデータ比較の際の元となるデ
ータとして使用する。
イ１１をプログラムするためのライトデータを蓄え、ま
たこの蓄えられたデータはデータ比較の際の元となるデ
ータとして使用する。
【００１６】入出力コントロール回路２０は、外部から
の制御信号に従って各バッファ回路の制御を行う。高電
圧スイッチ回路２１は、書き込みまたは消去時に外部か
ら与えられる高圧電圧ＶＰＰを検出し、高圧電圧が印加
されたことを各回路に伝達する。
の制御信号に従って各バッファ回路の制御を行う。高電
圧スイッチ回路２１は、書き込みまたは消去時に外部か
ら与えられる高圧電圧ＶＰＰを検出し、高圧電圧が印加
されたことを各回路に伝達する。
【００１７】次に、図１のＥＥＰＲＯＭの動作を説明す
る。まず、データポーリングレジスタ１２にポーリング
データをセットする動作を説明する。外部制御信号（チ
ップイネーブル信号ＣＥ，ライトイネーブル信号ＷＥ）
がアクティブステートに設定されると、それに応答し
て、入出力コントロール回路２０が入力バッファ１６を
開き、データバス上のレジスタ書き込みコマンドを入力
バッファ１６に取り込む。このレジスタ書き込みコマン
ドは、制御回路１３に取り込まれ、そこでそのコマンド
が解釈される。そして、制御回路１３は、データバスを
介して外部から供給されるデータポーリングデータをデ
ータポーリングレジスタ１２に書き込む。
る。まず、データポーリングレジスタ１２にポーリング
データをセットする動作を説明する。外部制御信号（チ
ップイネーブル信号ＣＥ，ライトイネーブル信号ＷＥ）
がアクティブステートに設定されると、それに応答し
て、入出力コントロール回路２０が入力バッファ１６を
開き、データバス上のレジスタ書き込みコマンドを入力
バッファ１６に取り込む。このレジスタ書き込みコマン
ドは、制御回路１３に取り込まれ、そこでそのコマンド
が解釈される。そして、制御回路１３は、データバスを
介して外部から供給されるデータポーリングデータをデ
ータポーリングレジスタ１２に書き込む。
【００１８】次に、メモリセルアレイ１１に対するデー
タ書き込む動作を説明する。外部制御信号（チップイネ
ーブル信号ＣＥ，ライトイネーブル信号ＷＥ）がアクテ
ィブステートに設定されると、入出力コントロール回路
２０が入力バッファ１６を開き、データバス上のライト
データを入力バッファ１６に取り込む。制御回路１３
は、高電圧スイッチ回路２１からの高電圧検知信号によ
ってライトモードであることを認識し、ライトデータを
データラッチ回路１９にラッチさせる。この後、入出力
コントロール回路２０がアドレスバッファ１７を開きア
ドレスデータバス上のアドレスデータをアドレスデコー
ダ１８に導く。これにより、メモリセルアレイ１１にお
けるアドレスデコーダ１８によって指定される位置にラ
ッチ回路１９のライトデータが書き込まれる。
タ書き込む動作を説明する。外部制御信号（チップイネ
ーブル信号ＣＥ，ライトイネーブル信号ＷＥ）がアクテ
ィブステートに設定されると、入出力コントロール回路
２０が入力バッファ１６を開き、データバス上のライト
データを入力バッファ１６に取り込む。制御回路１３
は、高電圧スイッチ回路２１からの高電圧検知信号によ
ってライトモードであることを認識し、ライトデータを
データラッチ回路１９にラッチさせる。この後、入出力
コントロール回路２０がアドレスバッファ１７を開きア
ドレスデータバス上のアドレスデータをアドレスデコー
ダ１８に導く。これにより、メモリセルアレイ１１にお
けるアドレスデコーダ１８によって指定される位置にラ
ッチ回路１９のライトデータが書き込まれる。
【００１９】次いで、メモリセルアレイ１１に対する書
き込みが完了したか否かを外部に通知するためのデータ
ポーリング動作を説明する。まず、外部制御信号（チッ
プイネーブル信号ＣＥ，アウトプットイネーブル信号Ｏ
Ｅ）がアクティブステートに設定されると、制御回路１
３は、ライトモードの後のリードモードであることから
データポーリングモードであると判断し、データコンパ
レータ１４に対してデータ比較の信号を発する、データ
コンパレータ１４はメモリセルアレイ１１から読み出さ
れるデータとラッチ回路１９のライトデータとを比較
し、一致／不一致を示す比較結果信号をデータポーリン
グレジスタ１２に出力する。一致を示す比較結果信号が
発生されると、データポーリングレジスタ１２のデータ
ポーリングデータが出力バッファ１５を介してデータバ
ス上に伝えられる。この場合、データポ−リングデータ
のデータ“０”に対応するビットがデータバスに出力さ
れ、他のビットはハイインピーダンス状態で出力され
る。
き込みが完了したか否かを外部に通知するためのデータ
ポーリング動作を説明する。まず、外部制御信号（チッ
プイネーブル信号ＣＥ，アウトプットイネーブル信号Ｏ
Ｅ）がアクティブステートに設定されると、制御回路１
３は、ライトモードの後のリードモードであることから
データポーリングモードであると判断し、データコンパ
レータ１４に対してデータ比較の信号を発する、データ
コンパレータ１４はメモリセルアレイ１１から読み出さ
れるデータとラッチ回路１９のライトデータとを比較
し、一致／不一致を示す比較結果信号をデータポーリン
グレジスタ１２に出力する。一致を示す比較結果信号が
発生されると、データポーリングレジスタ１２のデータ
ポーリングデータが出力バッファ１５を介してデータバ
ス上に伝えられる。この場合、データポ−リングデータ
のデータ“０”に対応するビットがデータバスに出力さ
れ、他のビットはハイインピーダンス状態で出力され
る。
【００２０】例えば、図２に示されているように、デー
タポ−リングデータが“１１１１１１１０”の場合に
は、バス上には“ＺＺＺＺＺＺＺ０”が出力される。こ
こで、Ｚはハイインピーダンスを示す。
タポ−リングデータが“１１１１１１１０”の場合に
は、バス上には“ＺＺＺＺＺＺＺ０”が出力される。こ
こで、Ｚはハイインピーダンスを示す。
【００２１】以上のように、この実施例のＥＥＰＲＯＭ
においては、データポーリングデータが格納されるデー
タポーリングレジスタ１２が書き替え可能な構成であ
り、ここに外部から供給されるデータポーリングデータ
が書き込まれる。ライトサイクルが完了すると、データ
ポーリングデータがデータバスに出力されるが、この場
合、ポーリングデータの“０”だけがデータバスの該当
するビット位置に出力され、その他のビットはハイイン
ピーダンス状態に設定される。このため、このＥＥＰＲ
ＯＭを使用すれば、複数のＥＥＰＲＯＭにそれぞれ異な
るポーリングデータを割り当てることにより、複数個の
ＥＥＰＲＯＭを同一の装置内に実装して各ＥＥＰＲＯＭ
を同時にデータ書き込みまたはデータ消去する場合に
も、ポーリングデータの競合を防止することができる。
したがって、ＥＥＰＲＯＭの同時アクセス動作が可能と
なる。
においては、データポーリングデータが格納されるデー
タポーリングレジスタ１２が書き替え可能な構成であ
り、ここに外部から供給されるデータポーリングデータ
が書き込まれる。ライトサイクルが完了すると、データ
ポーリングデータがデータバスに出力されるが、この場
合、ポーリングデータの“０”だけがデータバスの該当
するビット位置に出力され、その他のビットはハイイン
ピーダンス状態に設定される。このため、このＥＥＰＲ
ＯＭを使用すれば、複数のＥＥＰＲＯＭにそれぞれ異な
るポーリングデータを割り当てることにより、複数個の
ＥＥＰＲＯＭを同一の装置内に実装して各ＥＥＰＲＯＭ
を同時にデータ書き込みまたはデータ消去する場合に
も、ポーリングデータの競合を防止することができる。
したがって、ＥＥＰＲＯＭの同時アクセス動作が可能と
なる。
【００２２】なお、出力バッファ回路１５としては、例
えば、制御回路１３からのデータポーリングモード検出
信号によって入力データをメモリセルアレイ１１からデ
ータポーリングレジスタに切り替える選択回路と、デー
タ内容“１”または“０”を検出し、データポーリング
モードの際にはデータ“１”に対応する出力としてＺを
出力する回路などを利用することにより実現できる。ま
た、出力バッファ回路１５を単に前述の選択回路とトラ
イステートバッファとにより構成し、データポーリング
レジスタ１２を、データ“０”がセットされた位置のビ
ットデータだけを出力するような構成にしても良い。
えば、制御回路１３からのデータポーリングモード検出
信号によって入力データをメモリセルアレイ１１からデ
ータポーリングレジスタに切り替える選択回路と、デー
タ内容“１”または“０”を検出し、データポーリング
モードの際にはデータ“１”に対応する出力としてＺを
出力する回路などを利用することにより実現できる。ま
た、出力バッファ回路１５を単に前述の選択回路とトラ
イステートバッファとにより構成し、データポーリング
レジスタ１２を、データ“０”がセットされた位置のビ
ットデータだけを出力するような構成にしても良い。
【００２３】次に、図３を参照して、図１のＥＥＰＲＯ
Ｍを複数個使用したメモリカードの構成を説明する。図
３において、２２ａ〜２２ｃはそれぞれ図１の構造を持
つＥＥＰＲＯＭであり、データバス（Ｄ０−ｎ）に共通
接続されている。また、これらＥＥＰＲＯＭ２２ａ〜２
２ｃには、アドレス信号Ａ０−１７の下位１６ビット
（Ａ０−１５）、ＯＥ、およびＷＥが共通に供給され
る。２３はチップ選択回路であり、アドレス信号Ａ０−
１７の上位２ビット（Ａ１６−１７）をデコードしてＥ
ＥＰＲＯＭ２２ａ〜２２ｃの１つを選択する信号を生成
する。このチップ選択回路２３の動作は、外部からのア
ウトプットイネーブル信号ＯＥがアクティブステート
（リードモード）の時または外部からのライトイネーブ
ル信号ＷＥがアクティブステート（ライトモード）の時
に実行される。また、このチップ選択回路２３の動作
は、外部からのＤＰ信号（データポーリング信号）がア
クティブステートの時にディセーブルされる。
Ｍを複数個使用したメモリカードの構成を説明する。図
３において、２２ａ〜２２ｃはそれぞれ図１の構造を持
つＥＥＰＲＯＭであり、データバス（Ｄ０−ｎ）に共通
接続されている。また、これらＥＥＰＲＯＭ２２ａ〜２
２ｃには、アドレス信号Ａ０−１７の下位１６ビット
（Ａ０−１５）、ＯＥ、およびＷＥが共通に供給され
る。２３はチップ選択回路であり、アドレス信号Ａ０−
１７の上位２ビット（Ａ１６−１７）をデコードしてＥ
ＥＰＲＯＭ２２ａ〜２２ｃの１つを選択する信号を生成
する。このチップ選択回路２３の動作は、外部からのア
ウトプットイネーブル信号ＯＥがアクティブステート
（リードモード）の時または外部からのライトイネーブ
ル信号ＷＥがアクティブステート（ライトモード）の時
に実行される。また、このチップ選択回路２３の動作
は、外部からのＤＰ信号（データポーリング信号）がア
クティブステートの時にディセーブルされる。
【００２４】２４ａ〜２４ｃはそれぞれＯＲ回路であ
り、チップ選択回路２３で作られた信号もしくは外部か
らのＤＰ信号（データポーリング信号）のいずれかをＥ
ＥＰＲＯＭ２２ａ〜２２ｃのチップイネーブル信号とし
てそれぞれ出力する。２５はＯＲ回路であり、ＯＥ信号
もしくはＷＥ信号によりチップ選択回路２３を動作可能
とする信号を作る。
り、チップ選択回路２３で作られた信号もしくは外部か
らのＤＰ信号（データポーリング信号）のいずれかをＥ
ＥＰＲＯＭ２２ａ〜２２ｃのチップイネーブル信号とし
てそれぞれ出力する。２５はＯＲ回路であり、ＯＥ信号
もしくはＷＥ信号によりチップ選択回路２３を動作可能
とする信号を作る。
【００２５】このメモリカードにおいては、ＥＥＰＲＯ
Ｍ２２ａ〜２２ｃにそれぞれ異なるデータポーリングデ
ータが割り当てられており、それらＥＥＰＲＯＭ２２ａ
〜２２ｃの同時書き込みおよび消去動作が可能な構成に
なっている。
Ｍ２２ａ〜２２ｃにそれぞれ異なるデータポーリングデ
ータが割り当てられており、それらＥＥＰＲＯＭ２２ａ
〜２２ｃの同時書き込みおよび消去動作が可能な構成に
なっている。
【００２６】以下、図４のタイミングチャートを参照し
て、図３のメモリカードの動作を具体的に説明する。図
４（ａ）はアドレス信号、（ｂ）はライトイネーブル信
号ＷＥ、（ｃ）はアウトプットイネーブル信号ＯＥ、
（ｄ）はデータポーリング信号を示す。これら信号はメ
モリカードが装着されるデータ処理本体から供給される
制御信号である。図４（ｅ）はＯＲ回路２４ａからＥＥ
ＰＲＯＭ２２ａに対して出力されるチップイネーブル信
号、（ｆ）はＯＲ回路２４ｂからＥＥＰＲＯＭ２２ｂに
対して出力されるチップイネーブル信号、（ｇ）はＥＥ
ＰＲＯＭ２２ａに入出力されるデータ、（ｈ）はＥＥＰ
ＲＯＭ２２ｂに入出力されるデータ、（ｉ）はデータバ
ス上の信号を示す。
て、図３のメモリカードの動作を具体的に説明する。図
４（ａ）はアドレス信号、（ｂ）はライトイネーブル信
号ＷＥ、（ｃ）はアウトプットイネーブル信号ＯＥ、
（ｄ）はデータポーリング信号を示す。これら信号はメ
モリカードが装着されるデータ処理本体から供給される
制御信号である。図４（ｅ）はＯＲ回路２４ａからＥＥ
ＰＲＯＭ２２ａに対して出力されるチップイネーブル信
号、（ｆ）はＯＲ回路２４ｂからＥＥＰＲＯＭ２２ｂに
対して出力されるチップイネーブル信号、（ｇ）はＥＥ
ＰＲＯＭ２２ａに入出力されるデータ、（ｈ）はＥＥＰ
ＲＯＭ２２ｂに入出力されるデータ、（ｉ）はデータバ
ス上の信号を示す。
【００２７】ＥＥＰＲＯＭ２２ａ〜２２ｃに対してのデ
ータ書き込み及びデータ読み出しは、ＤＰ信号（データ
ポーリング信号）をインアクティブステート（図４
（ｄ）のＡの部分）にし、アドレスデータ（Ａ０−１
５）によりチップ選択回路２３で選択された該当のＥＥ
ＰＲＯＭに対し行われる（ここでは、ＥＥＰＲＯＭ２２
ａが選択されている）。
ータ書き込み及びデータ読み出しは、ＤＰ信号（データ
ポーリング信号）をインアクティブステート（図４
（ｄ）のＡの部分）にし、アドレスデータ（Ａ０−１
５）によりチップ選択回路２３で選択された該当のＥＥ
ＰＲＯＭに対し行われる（ここでは、ＥＥＰＲＯＭ２２
ａが選択されている）。
【００２８】次に、データポーリングを行う際は、ＤＰ
信号（データポーリング信号）をアクティブステート
（図４（Ｄ）のＢの部分）にし、チップ選択回路２３の
動作を無効にしかつ、実装されたＥＥＰＲＯＭ２２ａ〜
２２ｃ全てに対しチップイネーブル状態にする。
信号（データポーリング信号）をアクティブステート
（図４（Ｄ）のＢの部分）にし、チップ選択回路２３の
動作を無効にしかつ、実装されたＥＥＰＲＯＭ２２ａ〜
２２ｃ全てに対しチップイネーブル状態にする。
【００２９】この時、各ＥＥＰＲＯＭは、ライトモード
後のリードモード（アウトプットイネーブル信号ＯＥ＝
アクティブステート）によってデータポーリングモード
になり、書き込み完了状態にあればデータポーリングデ
ータをデータバスに出力する。
後のリードモード（アウトプットイネーブル信号ＯＥ＝
アクティブステート）によってデータポーリングモード
になり、書き込み完了状態にあればデータポーリングデ
ータをデータバスに出力する。
【００３０】例えば、ＥＥＰＲＯＭ２２ａに“１１１１
１１１０”、ＥＥＰＲＯＭ２２ｂに“１１１１１１０
１”、ＥＥＰＲＯＭ２２ｃに“１１１１１０１１”と言
うデータがそれぞれのデータポーリングレジスタ１２内
に書き込まれていた場合には、“０”に相当するビット
だけが各ＥＥＰＲＯＭからデータバス上に出力され、他
のビットはハイインピーダンス状態で出力されるので、
ＥＥＰＲＯＭ２２ａからは“ＺＺＺＺＺＺＺ０”、ＥＥ
ＰＲＯＭ２２ｂからは“ＺＺＺＺＺＺ０Ｚ”、ＥＥＰＲ
ＯＭ２２ｂからは“ＺＺＺＺＺ０ＺＺ”が出力される。
１１１０”、ＥＥＰＲＯＭ２２ｂに“１１１１１１０
１”、ＥＥＰＲＯＭ２２ｃに“１１１１１０１１”と言
うデータがそれぞれのデータポーリングレジスタ１２内
に書き込まれていた場合には、“０”に相当するビット
だけが各ＥＥＰＲＯＭからデータバス上に出力され、他
のビットはハイインピーダンス状態で出力されるので、
ＥＥＰＲＯＭ２２ａからは“ＺＺＺＺＺＺＺ０”、ＥＥ
ＰＲＯＭ２２ｂからは“ＺＺＺＺＺＺ０Ｚ”、ＥＥＰＲ
ＯＭ２２ｂからは“ＺＺＺＺＺ０ＺＺ”が出力される。
【００３１】また、書き込みが完了してない場合には、
どのＥＥＰＲＯＭからも“ＺＺＺＺＺＺＺＺ”が出力さ
れる。したがって、ＥＥＰＲＯＭ２２ａだけがデータ書
き込みを完了している場合には、データバス上には“Ｚ
ＺＺＺＺＺＺ０”というデータが出力され、ＥＥＰＲＯ
Ｍ２２ａと２２ｂの２つがデータ書き込みを完了してい
る場合には、データバス上には“ＺＺＺＺＺＺ００”と
いうデータが出力される事にとなる。また、３つのＥＥ
ＰＲＯＭ２２ａ〜２２ｃがすべてデータ書き込みを完了
している場合には、“ＺＺＺＺＺ０００”が出力され
る。
どのＥＥＰＲＯＭからも“ＺＺＺＺＺＺＺＺ”が出力さ
れる。したがって、ＥＥＰＲＯＭ２２ａだけがデータ書
き込みを完了している場合には、データバス上には“Ｚ
ＺＺＺＺＺＺ０”というデータが出力され、ＥＥＰＲＯ
Ｍ２２ａと２２ｂの２つがデータ書き込みを完了してい
る場合には、データバス上には“ＺＺＺＺＺＺ００”と
いうデータが出力される事にとなる。また、３つのＥＥ
ＰＲＯＭ２２ａ〜２２ｃがすべてデータ書き込みを完了
している場合には、“ＺＺＺＺＺ０００”が出力され
る。
【００３２】この出力データはデータ処理装置側または
メモリカード内のコントローラで読み取られ、ＥＥＰＲ
ＯＭ２２ａ〜２２ｃの動作状態が判断される。以上のよ
うに、この実施例のメモリカードにおいては、データポ
ーリングを行う際にチップ選択回路２３の動作を無効に
して全てのＥＥＰＲＯＭ２２ａ〜２２ｃを選択すること
により、各ＥＥＰＲＯＭの動作状態を同時に検出するこ
とができる。したがって、動作完了したＥＥＰＲＯＭか
ら優先的にアクセスを行うことにより、ＥＥＰＲＯＭ２
２ａ〜２２ｃの内部書き込み動作を同時または時間的に
オーバーラップさせた状態で行うことができる。
メモリカード内のコントローラで読み取られ、ＥＥＰＲ
ＯＭ２２ａ〜２２ｃの動作状態が判断される。以上のよ
うに、この実施例のメモリカードにおいては、データポ
ーリングを行う際にチップ選択回路２３の動作を無効に
して全てのＥＥＰＲＯＭ２２ａ〜２２ｃを選択すること
により、各ＥＥＰＲＯＭの動作状態を同時に検出するこ
とができる。したがって、動作完了したＥＥＰＲＯＭか
ら優先的にアクセスを行うことにより、ＥＥＰＲＯＭ２
２ａ〜２２ｃの内部書き込み動作を同時または時間的に
オーバーラップさせた状態で行うことができる。
【００３３】
【発明の効果】以上詳記したように、この発明によれ
ば、同時に複数のメモリの動作状況を監視できるデータ
ポーリング機能を備えた不揮発性半導体メモリを実現で
き、複数個のメモリを同一の装置内に実装して各メモリ
を同時にデータ書き込みまたはデータ消去する場合に
も、ポーリングデータの競合を防止することが可能とな
る。
ば、同時に複数のメモリの動作状況を監視できるデータ
ポーリング機能を備えた不揮発性半導体メモリを実現で
き、複数個のメモリを同一の装置内に実装して各メモリ
を同時にデータ書き込みまたはデータ消去する場合に
も、ポーリングデータの競合を防止することが可能とな
る。
【図１】この発明の一実施例に係る不揮発性半導体メモ
リの構成を示すブロック図。
リの構成を示すブロック図。
【図２】図１の不揮発性半導体メモリにおいてデータポ
ーリング時に出力されるデータの一例を説明するための
図。
ーリング時に出力されるデータの一例を説明するための
図。
【図３】図１の不揮発性半導体メモリを使用したメモリ
カードの構成を示すブロック図。
カードの構成を示すブロック図。
【図４】図３のメモリカードの動作を説明するタイミン
グチャート。
グチャート。
１１…メモリセルアレイ、１２…データポーリングレジ
スタ、１３…制御回路、１４…データコンパレータ、１
５…出力バッファ、２０…入出力コントロール回路、２
２ａ〜２２ｃ…ＥＥＰＲＯＭ、２３…チップ選択回路。
スタ、１３…制御回路、１４…データコンパレータ、１
５…出力バッファ、２０…入出力コントロール回路、２
２ａ〜２２ｃ…ＥＥＰＲＯＭ、２３…チップ選択回路。
Claims (2)
- 【請求項１】 マトリクス状に配置された不揮発性の複
数のメモリセルを含むメモリセルアレイと、 データバスを介して外部から供給されるライトデータを
前記メモリセルアレイに書き込むデータ書き込み回路
と、 前記メモリセルアレイに対するデータ書込み動作の完了
の有無を外部に通知するためのｎビット幅の２進データ
から構成されるポーリングデータを格納する書き替え可
能な記憶回路と、 前記データバスを介して予め外部から供給される前記ポ
ーリングデータを前記記憶回路に書き込むポーリングデ
ータ書き込み手段と、 前記データバスに接続され、前記記憶回路に格納されて
いるポーリングデータの２進値“１”または“０”の一
方のデータだけを前記データバスの対応するビット位置
に出力するデータ出力手段と、 前記データ書き込み回路による前記メモリセルアレイへ
のライトデータの書き込み動作を監視し、書き込み動作
の完了を検出した際に前記データ出力手段に前記ポーリ
ングデータを出力させる手段とを具備することを特徴と
する不揮発性半導体メモリ。 - 【請求項２】 データバスに共通接続された複数の不揮
発性半導体メモリと、これら不揮発性半導体メモリをア
クセス制御するコントロール回路とを有する記憶装置に
おいて、 前記不揮発性半導体メモリは、 マトリクス状に配置された不揮発性の複数のメモリセル
を含むメモリセルアレイと、前記データバスを介して外
部から供給されるライトデータを前記メモリセルアレイ
に書き込むデータ書き込み回路と、前記メモリセルアレ
イに対するデータ書込み動作の完了の有無を外部に通知
するためのｎビット幅の２進データから構成されるポー
リングデータを格納する書き替え可能な記憶回路と、前
記データバスを介して予め外部から供給される前記ポー
リングデータを前記記憶回路に書き込むポーリングデー
タ書き込み手段と、前記データバスに接続され、前記記
憶回路に格納されているポーリングデータの２進値
“１”または“０”の一方のデータだけを前記データバ
スの対応するビット位置に出力するデータ出力手段と、
前記データ書き込み回路による前記メモリセルアレイへ
のライトデータの書き込み動作を監視し、書き込み動作
の完了を検出した際に前記データ出力手段に前記ポーリ
ングデータを出力させる手段とを具備し、 前記コントロール回路は、 前記複数の不揮発性半導体メモリを順次選択し、それら
不揮発性半導体メモリにそれぞれ異なるポーリングデー
タを供給する手段を具備することを特徴とする記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32718793A JP3135770B2 (ja) | 1993-12-24 | 1993-12-24 | 不揮発性半導体メモリおよびその不揮発性半導体メモリを使用した記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32718793A JP3135770B2 (ja) | 1993-12-24 | 1993-12-24 | 不揮発性半導体メモリおよびその不揮発性半導体メモリを使用した記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07182880A true JPH07182880A (ja) | 1995-07-21 |
| JP3135770B2 JP3135770B2 (ja) | 2001-02-19 |
Family
ID=18196287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32718793A Expired - Fee Related JP3135770B2 (ja) | 1993-12-24 | 1993-12-24 | 不揮発性半導体メモリおよびその不揮発性半導体メモリを使用した記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3135770B2 (ja) |
-
1993
- 1993-12-24 JP JP32718793A patent/JP3135770B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3135770B2 (ja) | 2001-02-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |