JPH07181919A - 電界放出素子を用いた表示装置 - Google Patents
電界放出素子を用いた表示装置Info
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- JPH07181919A JPH07181919A JP5345610A JP34561093A JPH07181919A JP H07181919 A JPH07181919 A JP H07181919A JP 5345610 A JP5345610 A JP 5345610A JP 34561093 A JP34561093 A JP 34561093A JP H07181919 A JPH07181919 A JP H07181919A
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- gate
- cathode
- field emission
- electrode
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- Granted
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- Electrodes For Cathode-Ray Tubes (AREA)
- Cathode-Ray Tubes And Fluorescent Screens For Display (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【目的】 ＦＥＣを用いた表示装置において画素単位に
メモリ機能を付加し、スタティック表示を可能とする。
さらに階調制御も行なう。 【構成】 各画素部２０に対応して、カソードと制御電
極ＧF と集束電極ＧS を有するＦＥＣが制御電極への印
加電圧に応じてカソードから集束電極に対して電界放出
を行なう動作を用いて形成されるスイッチ素子部（Ｑ1
〜Ｑ4 ）と、カソードと制御電極と集束電極のうちのい
づれか２極間に誘電体が挟接されて形成されるコンデン
サ部３１とを有して成るデータ保持部３０とを設け、画
素部２０のＦＥＣにおける制御電極ＧF に対してはデー
タ保持部３０に保持されているデータが供給されるよう
に構成する。
メモリ機能を付加し、スタティック表示を可能とする。
さらに階調制御も行なう。 【構成】 各画素部２０に対応して、カソードと制御電
極ＧF と集束電極ＧS を有するＦＥＣが制御電極への印
加電圧に応じてカソードから集束電極に対して電界放出
を行なう動作を用いて形成されるスイッチ素子部（Ｑ1
〜Ｑ4 ）と、カソードと制御電極と集束電極のうちのい
づれか２極間に誘電体が挟接されて形成されるコンデン
サ部３１とを有して成るデータ保持部３０とを設け、画
素部２０のＦＥＣにおける制御電極ＧF に対してはデー
タ保持部３０に保持されているデータが供給されるよう
に構成する。
Description
【０００１】
【産業上の利用分野】本発明はコールドカソードとして
知られている電界放出カソードを用いた表示装置に関す
るものである。
知られている電界放出カソードを用いた表示装置に関す
るものである。
【０００２】
【従来の技術】金属または半導体表面の印加電界を１０
9 ［Ｖ／ｍ］程度にすると、トンネル効果により電子が
障壁を通過して、常温でも真空中に電子放出が行われる
ようになる。これを電界放出（Field Emission）と呼
び、このような原理で電子を放出するカソードを電界放
出カソード（Field Emission Cathode）（以下、ＦＥＣ
という）と呼んでいる。近年、半導体加工技術を駆使し
て、ミクロンサイズの電界放出カソードからなる面放出
型の電界放出カソードを作製することが可能となってお
り、電界放出カソードを基板上に多数個形成したもの
は、その各エミッタから放出された電子を蛍光面に照射
することによってフラットな表示装置や各種の電子装置
を構成する素子として期待されている。
9 ［Ｖ／ｍ］程度にすると、トンネル効果により電子が
障壁を通過して、常温でも真空中に電子放出が行われる
ようになる。これを電界放出（Field Emission）と呼
び、このような原理で電子を放出するカソードを電界放
出カソード（Field Emission Cathode）（以下、ＦＥＣ
という）と呼んでいる。近年、半導体加工技術を駆使し
て、ミクロンサイズの電界放出カソードからなる面放出
型の電界放出カソードを作製することが可能となってお
り、電界放出カソードを基板上に多数個形成したもの
は、その各エミッタから放出された電子を蛍光面に照射
することによってフラットな表示装置や各種の電子装置
を構成する素子として期待されている。
【０００３】このような電界放出素子の製造方法の１つ
はスピントの開発した回転斜め蒸着方法（米国特許３７
８９４７１号明細書）であり、他の方法としてはシリコ
ン単結晶板の選択エッチング法に基づくものがある。前
者は陰極チップ材料をほぼ自由に選択できるという特徴
があり、後者は現在の半導体微細加工がそのまま適用で
きるという特徴を有する。
はスピントの開発した回転斜め蒸着方法（米国特許３７
８９４７１号明細書）であり、他の方法としてはシリコ
ン単結晶板の選択エッチング法に基づくものがある。前
者は陰極チップ材料をほぼ自由に選択できるという特徴
があり、後者は現在の半導体微細加工がそのまま適用で
きるという特徴を有する。
【０００４】スピント（SPINDT）法によって製造された
ＦＥＣを図１２（ａ）（ｂ）に示す。図１２（ａ）のＦ
ＥＣは、ガラス等の基板１００の上にカソード電極とな
る薄膜導体層１０１が蒸着により形成されており、さら
にその上に不純物をドープしたＳｉを成膜して抵抗層１
０２が形成され、さらにＳｉＯ2 によって絶縁層１０３
が形成されている。そして、その上にゲート電極層１０
４となるＮｂが蒸着される。絶縁層１０３及びゲート電
極層１０４にはホール１１４が設けられ、このような基
板のホール１１４側にエミッタ材料であるＭｏを正蒸着
によって堆積させることによって、抵抗層１０２の上に
コーン状のエミッタ１１５が形成されている。
ＦＥＣを図１２（ａ）（ｂ）に示す。図１２（ａ）のＦ
ＥＣは、ガラス等の基板１００の上にカソード電極とな
る薄膜導体層１０１が蒸着により形成されており、さら
にその上に不純物をドープしたＳｉを成膜して抵抗層１
０２が形成され、さらにＳｉＯ2 によって絶縁層１０３
が形成されている。そして、その上にゲート電極層１０
４となるＮｂが蒸着される。絶縁層１０３及びゲート電
極層１０４にはホール１１４が設けられ、このような基
板のホール１１４側にエミッタ材料であるＭｏを正蒸着
によって堆積させることによって、抵抗層１０２の上に
コーン状のエミッタ１１５が形成されている。
【０００５】このようなＦＥＣはコーン状のエミッタ１
１５とゲート電極層１０４との距離をサブミクロンとす
ることができるため、エミッタ１１５とゲート電極層１
０４間に僅か数十ボルトの電圧を印加することにより、
エミッタ１１５から電子を放出させることができる。
１５とゲート電極層１０４との距離をサブミクロンとす
ることができるため、エミッタ１１５とゲート電極層１
０４間に僅か数十ボルトの電圧を印加することにより、
エミッタ１１５から電子を放出させることができる。
【０００６】また、図１２（ｂ）は３極管構造のＦＥＣ
を示し、これはゲート電極層１０４の上にもう１つ絶縁
層１０７を設け、その上に第２のゲート電極１０８を積
層したものである。この第２のゲート電極１０８はエミ
ッタから引き出された電子を集束させるための役割をな
すことになる。
を示し、これはゲート電極層１０４の上にもう１つ絶縁
層１０７を設け、その上に第２のゲート電極１０８を積
層したものである。この第２のゲート電極１０８はエミ
ッタから引き出された電子を集束させるための役割をな
すことになる。
【０００７】この図１２（ａ）（ｂ）のようなＦＥＣを
用いることで表示装置を構成することができ、例えば図
１２（ｂ）を用いた表示装置は図１３のように構成され
る。即ち、上記のＦＥＣがアレイ状に多数個形成されて
いる基板の上方に蛍光体材料が付着されているアノード
基板１１６を配置する。そして、第１ゲート１０４に対
して制御電圧ＶG1、第２ゲート１０８に集束動作のため
の電圧ＶG2を、またアノード電圧ＶA を印加することに
より、エミッタ１１５から放出された電子によって蛍光
体を発光させることができ、表示装置とすることができ
る。
用いることで表示装置を構成することができ、例えば図
１２（ｂ）を用いた表示装置は図１３のように構成され
る。即ち、上記のＦＥＣがアレイ状に多数個形成されて
いる基板の上方に蛍光体材料が付着されているアノード
基板１１６を配置する。そして、第１ゲート１０４に対
して制御電圧ＶG1、第２ゲート１０８に集束動作のため
の電圧ＶG2を、またアノード電圧ＶA を印加することに
より、エミッタ１１５から放出された電子によって蛍光
体を発光させることができ、表示装置とすることができ
る。
【０００８】
【発明が解決しようとする課題】ところで、一般に表示
装置においては、各画素毎にデータ保持回路（メモリ）
を設けて例えばそのメモリデータを制御電圧としてゲー
ト電極に印加するようにし、いわゆるスタティック表示
を可能とすると、ダイナミック表示よりはるかに低い駆
動電圧で、しかも十分な輝度を得ることができるため、
好適であるとされている。特にＦＥＣによる表示装置で
は、輝度を上げるためにはそれだけ高い電圧が必要にな
るという事情からもスタティック表示が求められてい
る。
装置においては、各画素毎にデータ保持回路（メモリ）
を設けて例えばそのメモリデータを制御電圧としてゲー
ト電極に印加するようにし、いわゆるスタティック表示
を可能とすると、ダイナミック表示よりはるかに低い駆
動電圧で、しかも十分な輝度を得ることができるため、
好適であるとされている。特にＦＥＣによる表示装置で
は、輝度を上げるためにはそれだけ高い電圧が必要にな
るという事情からもスタティック表示が求められてい
る。
【０００９】従来、表示素子の各画素毎にメモリ機能を
持つものとしてはＴＦＴ−ＬＣＤ（薄膜トランジスタ型
ＬＣＤ）やＰＤＰ（プラズマディスプレイ）が知られて
いる。そこで、上記のようなＦＥＣを用いた表示装置に
おいては、例えばＴＦＴ方式を組み合わせて画素毎にメ
モリ機能を付加することが考えられるが、これは実際
上、製造工程が複雑になり過ぎ、現実的ではないという
問題がある。
持つものとしてはＴＦＴ−ＬＣＤ（薄膜トランジスタ型
ＬＣＤ）やＰＤＰ（プラズマディスプレイ）が知られて
いる。そこで、上記のようなＦＥＣを用いた表示装置に
おいては、例えばＴＦＴ方式を組み合わせて画素毎にメ
モリ機能を付加することが考えられるが、これは実際
上、製造工程が複雑になり過ぎ、現実的ではないという
問題がある。
【００１０】また、ＦＥＣを用いた表示装置において階
調表示を実行したい場合、例えば画像データをＰＷＭ変
調したデータを与え、発光期間の制御により行なうこと
が考えられるが、この場合も、画素毎にメモリ機能を付
加し、ＰＷＭ変調データを保持させておくことが求めら
れている。
調表示を実行したい場合、例えば画像データをＰＷＭ変
調したデータを与え、発光期間の制御により行なうこと
が考えられるが、この場合も、画素毎にメモリ機能を付
加し、ＰＷＭ変調データを保持させておくことが求めら
れている。
【００１１】
【課題を解決するための手段】本発明はこのような問題
点に鑑みて、ＦＥＣを用いた表示装置においても容易に
画素単位にメモリ機能を付加することができ、しかもそ
の場合に階調表示を可能とする技術を提供するものであ
る。
点に鑑みて、ＦＥＣを用いた表示装置においても容易に
画素単位にメモリ機能を付加することができ、しかもそ
の場合に階調表示を可能とする技術を提供するものであ
る。
【００１２】このため電界放出素子を用いた表示装置と
して、カソードと制御電極（第１ゲート）と集束電極
（第２ゲート）を有する電界放出素子（ＦＥＣ）を複数
単位有し、各電界放出素子がアノード電極に対して電界
放出を行なうことで１画素を形成する画素部と、カソー
ドと制御電極（第１ゲート）と集束電極（第２ゲート）
を有する電界放出素子が制御電極への印加電圧に応じて
カソードから集束電極に対して電界放出を行なう動作を
用いて形成されるスイッチ素子部及びカソードと制御電
極と集束電極のうちのいづれか２極間に誘電体が挟接さ
れて形成されるコンデンサ部とを有して成るデータ保持
部とを設け、１画素を構成する画素部に対して１単位の
データ保持部が配され、画素部の電界放出素子における
制御電極に対してはデータ保持部においてコンデンサ部
に保持されているデータが供給されるように構成するも
のである。
して、カソードと制御電極（第１ゲート）と集束電極
（第２ゲート）を有する電界放出素子（ＦＥＣ）を複数
単位有し、各電界放出素子がアノード電極に対して電界
放出を行なうことで１画素を形成する画素部と、カソー
ドと制御電極（第１ゲート）と集束電極（第２ゲート）
を有する電界放出素子が制御電極への印加電圧に応じて
カソードから集束電極に対して電界放出を行なう動作を
用いて形成されるスイッチ素子部及びカソードと制御電
極と集束電極のうちのいづれか２極間に誘電体が挟接さ
れて形成されるコンデンサ部とを有して成るデータ保持
部とを設け、１画素を構成する画素部に対して１単位の
データ保持部が配され、画素部の電界放出素子における
制御電極に対してはデータ保持部においてコンデンサ部
に保持されているデータが供給されるように構成するも
のである。
【００１３】また、コンデンサ部には画像データの階調
に応じた電圧値が保持されるように構成する。
に応じた電圧値が保持されるように構成する。
【００１４】
【作用】いわゆる３極管構造のＦＥＣでは、制御電極
（第１ゲート）への電圧印加に応じてカソードから放出
された電子を集束電極（第２ゲート）に飛ばせ、カソー
ド−集束電極間に電流を流すことができる。例えば図１
１（ａ）に示すように第１ゲート−カソード間の電圧Ｖ
G1が或るしきい値電圧ＶTHを越えると、第２ゲート電流
Ｉａが流れることになる。また、図１１（ｂ）に示すよ
うに第２ゲート−カソード間の電圧ＶG2が電圧Ｖ1 〜Ｖ
2 の間にあるときに図示するように第２ゲート電流Ｉａ
が流れる。
（第１ゲート）への電圧印加に応じてカソードから放出
された電子を集束電極（第２ゲート）に飛ばせ、カソー
ド−集束電極間に電流を流すことができる。例えば図１
１（ａ）に示すように第１ゲート−カソード間の電圧Ｖ
G1が或るしきい値電圧ＶTHを越えると、第２ゲート電流
Ｉａが流れることになる。また、図１１（ｂ）に示すよ
うに第２ゲート−カソード間の電圧ＶG2が電圧Ｖ1 〜Ｖ
2 の間にあるときに図示するように第２ゲート電流Ｉａ
が流れる。
【００１５】これらの特性を利用して、ＦＥＣ素子をス
イッチ素子として用いた電子回路を構成することができ
る。そこで、画素部以外にＦＥＣを設けて、例えばそれ
を用いてスイッチ素子を形成できる。
イッチ素子として用いた電子回路を構成することができ
る。そこで、画素部以外にＦＥＣを設けて、例えばそれ
を用いてスイッチ素子を形成できる。
【００１６】さらに、カソード、第１ゲート、第２ゲー
トの内のいづれかの２極間に誘電体の層を挟接するよう
にすればコンデンサ部とすることができる。従って、ス
イッチ素子とコンデンサ部でデータ保持部を形成するこ
とができ、これを画素毎に設けることは容易に可能とな
る。
トの内のいづれかの２極間に誘電体の層を挟接するよう
にすればコンデンサ部とすることができる。従って、ス
イッチ素子とコンデンサ部でデータ保持部を形成するこ
とができ、これを画素毎に設けることは容易に可能とな
る。
【００１７】また、コンデンサ部には印加される画像デ
ータに応じた電圧値がホールドされることになるため、
例えば画像データを階調に応じてＰＷＭ変調しておけ
ば、階調に応じた電圧値が記憶されることになる。
ータに応じた電圧値がホールドされることになるため、
例えば画像データを階調に応じてＰＷＭ変調しておけ
ば、階調に応じた電圧値が記憶されることになる。
【００１８】
【実施例】以下、図１〜図１１により本発明の実施例を
説明する。図９はＦＥＣを用いた表示装置の概略的な構
成を示すものである。この表示装置１においては、表示
のための画像データがメモリ２に供給され、メモリ２か
らタイミングコントローラ３の制御によって画像データ
が読み出されてシフトレジスタ６に供給される。
説明する。図９はＦＥＣを用いた表示装置の概略的な構
成を示すものである。この表示装置１においては、表示
のための画像データがメモリ２に供給され、メモリ２か
らタイミングコントローラ３の制御によって画像データ
が読み出されてシフトレジスタ６に供給される。
【００１９】シフトレジスタ６からは１水平ライン分の
画像データがタイミングコントローラ３からのタイミン
グ信号に基づいてデータ側ドライバ５に供給され、１水
平ライン分で画像データに基づく電圧がゲートラインＧ
1 〜Ｇm に印加されることになる。
画像データがタイミングコントローラ３からのタイミン
グ信号に基づいてデータ側ドライバ５に供給され、１水
平ライン分で画像データに基づく電圧がゲートラインＧ
1 〜Ｇm に印加されることになる。
【００２０】なお、ゲートＧ1 〜Ｇm は、それぞれ制御
電極としての第１ゲートＧF と集束電極としての第２ゲ
ートＧS が絶縁部を介して積層された状態に形成されて
おり、画像データは第１ゲートＧF に印加されることに
なる。そして、各ゲートラインＧ1 〜Ｇm における第２
ゲートには第２ゲート電源ＶＧ2 から電圧が印加されて
いる。
電極としての第１ゲートＧF と集束電極としての第２ゲ
ートＧS が絶縁部を介して積層された状態に形成されて
おり、画像データは第１ゲートＧF に印加されることに
なる。そして、各ゲートラインＧ1 〜Ｇm における第２
ゲートには第２ゲート電源ＶＧ2 から電圧が印加されて
いる。
【００２１】また、タイミングコントローラ３はスキャ
ン側ドライバ４に対して垂直方向にスキャン動作が行な
われるように制御する。即ちこのスキャン側ドライバ４
はカソードＣ1 〜Ｃn に対して順次走査電圧を印加する
ことになる。
ン側ドライバ４に対して垂直方向にスキャン動作が行な
われるように制御する。即ちこのスキャン側ドライバ４
はカソードＣ1 〜Ｃn に対して順次走査電圧を印加する
ことになる。
【００２２】カソードＣ1 〜Ｃn のそれぞれは、共通カ
ソードＣＣ、スキャンカソードＳＣ、クリア電極ＣＬの
３つが並べられた状態で形成されている。そしてスキャ
ン側ドライバ４は、１ライン期間の走査として、スキャ
ンカソードＳＣ及びクリア電極ＣＬに対してそれぞれ図
１０に示す所定のタイミングで駆動電圧ＶS ，ＶCLを与
えて駆動することになる。各カソードＣ1 〜Ｃn の共通
カソードＣＣは接地されている。
ソードＣＣ、スキャンカソードＳＣ、クリア電極ＣＬの
３つが並べられた状態で形成されている。そしてスキャ
ン側ドライバ４は、１ライン期間の走査として、スキャ
ンカソードＳＣ及びクリア電極ＣＬに対してそれぞれ図
１０に示す所定のタイミングで駆動電圧ＶS ，ＶCLを与
えて駆動することになる。各カソードＣ1 〜Ｃn の共通
カソードＣＣは接地されている。
【００２３】表示領域においては、例えばガラス基板の
上に共通カソードＣＣ、第１スキャンカソードＳＣ、ク
リア電極ＣＬからなるカソードＣ1 〜Ｃn が水平ライン
方向に並べられ、その上方には図１２，図１３で説明し
たようなＦＥＣアレイが形成されている。さらにその上
部は各ゲートラインＧ1 〜Ｇm における第１ゲートＧ
F ，第２ゲートＧS が配置される。
上に共通カソードＣＣ、第１スキャンカソードＳＣ、ク
リア電極ＣＬからなるカソードＣ1 〜Ｃn が水平ライン
方向に並べられ、その上方には図１２，図１３で説明し
たようなＦＥＣアレイが形成されている。さらにその上
部は各ゲートラインＧ1 〜Ｇm における第１ゲートＧ
F ，第２ゲートＧS が配置される。
【００２４】この図で見た場合、ゲートＧ1 〜Ｇm とカ
ソードＣ1 〜Ｃn の交点となる位置にそれぞれ多数の孔
２１が形成されていることになるが、この孔２１のそれ
ぞれ内方において図１３のようにＦＥＣアレイが形成さ
れる。即ち、ゲートＧ1 〜Ｇm とカソードＣ1 〜Ｃn の
交点となる部分における多数のＦＥＣアレイが１つの画
素（画素部２０）を形成することになる。
ソードＣ1 〜Ｃn の交点となる位置にそれぞれ多数の孔
２１が形成されていることになるが、この孔２１のそれ
ぞれ内方において図１３のようにＦＥＣアレイが形成さ
れる。即ち、ゲートＧ1 〜Ｇm とカソードＣ1 〜Ｃn の
交点となる部分における多数のＦＥＣアレイが１つの画
素（画素部２０）を形成することになる。
【００２５】一点鎖線で示すＡN は、カソードＣ1 〜Ｃ
n 及びゲートＧ1 〜Ｇm の上方に配されるアノードを示
し、各画素に対応して蛍光体が施されている。そして、
第１ゲートＧF に画像データに基づいて電圧が印加され
ると、その時の垂直走査によりドライブされているカソ
ード（Ｃ1 〜Ｃn ）の交点となる画素のＦＥＣよりアノ
ードＡN に対して電子が放出され、蛍光体を励起し、表
示動作が行なわれるものである。
n 及びゲートＧ1 〜Ｇm の上方に配されるアノードを示
し、各画素に対応して蛍光体が施されている。そして、
第１ゲートＧF に画像データに基づいて電圧が印加され
ると、その時の垂直走査によりドライブされているカソ
ード（Ｃ1 〜Ｃn ）の交点となる画素のＦＥＣよりアノ
ードＡN に対して電子が放出され、蛍光体を励起し、表
示動作が行なわれるものである。
【００２６】また、この実施例の表示装置１では、各画
素部２０に対応して斜線部として示すようにメモリ部３
０が形成されている。上述した画素部２０における駆
動、即ち第１ゲートＧF に対する電圧印加はメモリ部３
０における保持データに基づいてなされるものであり、
各ゲートラインＧ1 〜Ｇm に印加された画像データに基
づく電圧は、本実施例では先ずメモリ部３０に与えら
れ、メモリ部３０に保持されているデータが第１ゲート
ＧF に印加されることになる。即ちスタティック表示が
実現される。
素部２０に対応して斜線部として示すようにメモリ部３
０が形成されている。上述した画素部２０における駆
動、即ち第１ゲートＧF に対する電圧印加はメモリ部３
０における保持データに基づいてなされるものであり、
各ゲートラインＧ1 〜Ｇm に印加された画像データに基
づく電圧は、本実施例では先ずメモリ部３０に与えら
れ、メモリ部３０に保持されているデータが第１ゲート
ＧF に印加されることになる。即ちスタティック表示が
実現される。
【００２７】以下、本実施例の要部となる画素部２０と
メモリ部３０の構成について説明する。図１は図９のう
ちのある画素部近辺（カソードＣ2 ，Ｃ3 とゲートＧ
2 ，Ｇ3の交差部分）を拡大した状態で示したものであ
る。この図で最下層に示されるカソードＣ2 ，Ｃ3 はそ
れぞれクリア電極ＣＬ、共通カソードＣＣ、スキャンカ
ソードＳＣが並べられ、その上方にゲートＧ2 ，Ｇ3 が
位置することになるがこのゲート（Ｇ1 〜Ｇm ）は前述
したように第１ゲートＧF と絶縁部Ｚ１と第２ゲートＧ
S から形成される。
メモリ部３０の構成について説明する。図１は図９のう
ちのある画素部近辺（カソードＣ2 ，Ｃ3 とゲートＧ
2 ，Ｇ3の交差部分）を拡大した状態で示したものであ
る。この図で最下層に示されるカソードＣ2 ，Ｃ3 はそ
れぞれクリア電極ＣＬ、共通カソードＣＣ、スキャンカ
ソードＳＣが並べられ、その上方にゲートＧ2 ，Ｇ3 が
位置することになるがこのゲート（Ｇ1 〜Ｇm ）は前述
したように第１ゲートＧF と絶縁部Ｚ１と第２ゲートＧ
S から形成される。
【００２８】今、カソードＣ3 とゲートＧ2 の交点の画
素部２０について注目してみると、ゲートＧ2 の第２ゲ
ートＧS は直接画素部２０の部位には連続しておらず、
抵抗部Ｒ2 ，Ｒ3 を介してメモリ部３０の上面側を構成
する部位が画素部２０に接続されてその上面部を構成す
るように形成されている。また、このカソードＣ3 とゲ
ートＧ2 の交点の画素部２０に対応するメモリ部３０の
部位の第２ゲートＧSはゲートＧ3 の第２ゲートＧS か
ら抵抗部Ｒ1 を介して接続されている。そして、このよ
うなメモリ部３０にはその第２ゲートＧS の下方にＦＥ
Ｃアレイが形成されており、その部位を素子部Ｑ1 ，Ｑ
2 ，Ｑ3 ，Ｑ4 として示し、スイッチ素子として機能す
る。
素部２０について注目してみると、ゲートＧ2 の第２ゲ
ートＧS は直接画素部２０の部位には連続しておらず、
抵抗部Ｒ2 ，Ｒ3 を介してメモリ部３０の上面側を構成
する部位が画素部２０に接続されてその上面部を構成す
るように形成されている。また、このカソードＣ3 とゲ
ートＧ2 の交点の画素部２０に対応するメモリ部３０の
部位の第２ゲートＧSはゲートＧ3 の第２ゲートＧS か
ら抵抗部Ｒ1 を介して接続されている。そして、このよ
うなメモリ部３０にはその第２ゲートＧS の下方にＦＥ
Ｃアレイが形成されており、その部位を素子部Ｑ1 ，Ｑ
2 ，Ｑ3 ，Ｑ4 として示し、スイッチ素子として機能す
る。
【００２９】また図中３１で示す部位はデータ保持のた
めのコンデンサ部である。このコンデンサ部３１は第２
ゲートＧS とカソード間に誘電体層が挟接されているこ
とにより形成されている。なお、３２，３３，３４，３
５，３６、及び図２〜図７において示される３７、３
８、３９は第２ゲートＧS の下方に形成される導体層で
あり、またＲ4 は抵抗部である。
めのコンデンサ部である。このコンデンサ部３１は第２
ゲートＧS とカソード間に誘電体層が挟接されているこ
とにより形成されている。なお、３２，３３，３４，３
５，３６、及び図２〜図７において示される３７、３
８、３９は第２ゲートＧS の下方に形成される導体層で
あり、またＲ4 は抵抗部である。
【００３０】この画素部２０及びメモリ部３０の断面図
を図２〜図７にＡ−Ａ断面〜Ｆ−Ｆ断面として示す。
を図２〜図７にＡ−Ａ断面〜Ｆ−Ｆ断面として示す。
【００３１】まず図３のＢ−Ｂ断面図において、最下層
は共通カソードＣＣとなる。その上面の層において、画
素部２０に相当する部位は抵抗層Ｒ3 とされ、エミッタ
コーン２２と共通カソードＣＣを電気的に接続してい
る。この画素部２０ではエミッタコーン２２、第１ゲー
トＧF 及び第２ゲートＧS でＦＥＣ素子が形成され、図
９に示したアノードＡN に対して電界放出動作が行なわ
れる。
は共通カソードＣＣとなる。その上面の層において、画
素部２０に相当する部位は抵抗層Ｒ3 とされ、エミッタ
コーン２２と共通カソードＣＣを電気的に接続してい
る。この画素部２０ではエミッタコーン２２、第１ゲー
トＧF 及び第２ゲートＧS でＦＥＣ素子が形成され、図
９に示したアノードＡN に対して電界放出動作が行なわ
れる。
【００３２】また、メモリ部３０に相当する部位では共
通カソードＣＣ上に導体部３９が設けられ、その上層に
導電体層が形成されて、第２ゲートＧS と共通カソード
ＣＣ間がコンデンサ部３１とされている。さらに、コン
デンサ部３１を形成する第２ゲートＧS は、導体層３２
により画素部２０における第１ゲートＧF 及び第２ゲー
トＧS に接続されている。従って、画素部２０は、コン
デンサ部３１から供給された電圧に応じて電界放出動作
が制御されることになる。
通カソードＣＣ上に導体部３９が設けられ、その上層に
導電体層が形成されて、第２ゲートＧS と共通カソード
ＣＣ間がコンデンサ部３１とされている。さらに、コン
デンサ部３１を形成する第２ゲートＧS は、導体層３２
により画素部２０における第１ゲートＧF 及び第２ゲー
トＧS に接続されている。従って、画素部２０は、コン
デンサ部３１から供給された電圧に応じて電界放出動作
が制御されることになる。
【００３３】素子部Ｑ1 に相当する部位では、図６にＥ
−Ｅ断面図として示すように、最下層にスキャンカソー
ドＳＣが配されており、その上面に導体層３７を介して
エミッタコーン４１が形成されている。そして、このエ
ミッタコーン４１と第１ゲートＧF 、及び第２ゲートＧ
S により素子部Ｑ1 （ＦＥＣ）が形成されている。
−Ｅ断面図として示すように、最下層にスキャンカソー
ドＳＣが配されており、その上面に導体層３７を介して
エミッタコーン４１が形成されている。そして、このエ
ミッタコーン４１と第１ゲートＧF 、及び第２ゲートＧ
S により素子部Ｑ1 （ＦＥＣ）が形成されている。
【００３４】この素子部Ｑ1 では第２ゲートＧS に孔は
設けられず、第２ゲートＧS がアノードとして作用する
ことで、エミッタコーン４１より放出された電子は第２
ゲートＧS に達し、従って第２ゲートＧS −スキャンカ
ソードＳＣ間に電流が流れることになる。
設けられず、第２ゲートＧS がアノードとして作用する
ことで、エミッタコーン４１より放出された電子は第２
ゲートＧS に達し、従って第２ゲートＧS −スキャンカ
ソードＳＣ間に電流が流れることになる。
【００３５】また、この素子部Ｑ1 の第２ゲートＧS は
抵抗部Ｒ1 により隣のゲートＧ3 の第２ゲートＧS と電
気的に接続されている。そして、素子部Ｑ1 の第１ゲー
トＧF はゲートライン（Ｇ2 ）から連続されており（も
しくは導体層によって接続されており）、従ってゲート
（Ｇ1 〜Ｇm ）に出力される画像データは素子部Ｑ1 の
第１ゲートＧF に印加されることになる。
抵抗部Ｒ1 により隣のゲートＧ3 の第２ゲートＧS と電
気的に接続されている。そして、素子部Ｑ1 の第１ゲー
トＧF はゲートライン（Ｇ2 ）から連続されており（も
しくは導体層によって接続されており）、従ってゲート
（Ｇ1 〜Ｇm ）に出力される画像データは素子部Ｑ1 の
第１ゲートＧF に印加されることになる。
【００３６】素子部Ｑ2 に相当する部位では、図５にＤ
−Ｄ断面図として示すように、最下層は共通カソードＣ
Ｃとなり、その上面に導体層３８を介してエミッタコー
ン４２が形成されている。そして、このエミッタコーン
４２と第１ゲートＧF 、及び第２ゲートＧS により素子
部Ｑ2 （ＦＥＣ）が形成される。
−Ｄ断面図として示すように、最下層は共通カソードＣ
Ｃとなり、その上面に導体層３８を介してエミッタコー
ン４２が形成されている。そして、このエミッタコーン
４２と第１ゲートＧF 、及び第２ゲートＧS により素子
部Ｑ2 （ＦＥＣ）が形成される。
【００３７】この素子部Ｑ2 でも第２ゲートＧS に孔は
設けられず、第２ゲートＧS がアノードとして作用する
ことで、エミッタコーン４２より放出された電子は第２
ゲートＧS に達し、従って第２ゲートＧS −共通カソー
ドＣＣ間に電流が流れることになる。また、この素子部
Ｑ2 の第２ゲートＧS は抵抗部Ｒ2 によりゲートＧ2 の
第２ゲートＧS と電気的に接続されている。
設けられず、第２ゲートＧS がアノードとして作用する
ことで、エミッタコーン４２より放出された電子は第２
ゲートＧS に達し、従って第２ゲートＧS −共通カソー
ドＣＣ間に電流が流れることになる。また、この素子部
Ｑ2 の第２ゲートＧS は抵抗部Ｒ2 によりゲートＧ2 の
第２ゲートＧS と電気的に接続されている。
【００３８】素子部Ｑ3 に相当する部位も、図４にＣ−
Ｃ断面図として示すように共通カソードＣＣ上に位置し
ているが、絶縁層Ｚ３の上面に導体層３３が形成され、
その上にエミッタコーン４３が形成されている。そし
て、このエミッタコーン４３と第１ゲートＧF 、及び第
２ゲートＧS により素子部Ｑ3 （ＦＥＣ）が形成され
る。
Ｃ断面図として示すように共通カソードＣＣ上に位置し
ているが、絶縁層Ｚ３の上面に導体層３３が形成され、
その上にエミッタコーン４３が形成されている。そし
て、このエミッタコーン４３と第１ゲートＧF 、及び第
２ゲートＧS により素子部Ｑ3 （ＦＥＣ）が形成され
る。
【００３９】この素子部Ｑ2 でも第２ゲートＧS がアノ
ードとして作用することで、エミッタコーン４３より放
出された電子は第２ゲートＧS に達する。従ってこの図
４のみでいえば、第２ゲートＧS −導体層３３間に電流
が流れることになる。また、この素子部Ｑ3 の第２ゲー
トＧS は抵抗部Ｒ3 によりゲートＧ2 の第２ゲートＧS
と電気的に接続されている。
ードとして作用することで、エミッタコーン４３より放
出された電子は第２ゲートＧS に達する。従ってこの図
４のみでいえば、第２ゲートＧS −導体層３３間に電流
が流れることになる。また、この素子部Ｑ3 の第２ゲー
トＧS は抵抗部Ｒ3 によりゲートＧ2 の第２ゲートＧS
と電気的に接続されている。
【００４０】素子部Ｑ4 に相当する部位は、図７にＦ−
Ｆ断面図として示すようにクリア電極ＣＬ上に位置し、
その上面には絶縁層Ｚ３を介して導体層３９が形成さ
れ、導体層３９上にエミッタコーン４４が形成されてい
る。そして、このエミッタコーン４３と第１ゲートＧ
F 、及び第２ゲートＧS により素子部Ｑ4 （ＦＥＣ）が
形成される。
Ｆ断面図として示すようにクリア電極ＣＬ上に位置し、
その上面には絶縁層Ｚ３を介して導体層３９が形成さ
れ、導体層３９上にエミッタコーン４４が形成されてい
る。そして、このエミッタコーン４３と第１ゲートＧ
F 、及び第２ゲートＧS により素子部Ｑ4 （ＦＥＣ）が
形成される。
【００４１】また、素子部Ｑ4 の第１ゲートＧF は導体
層３６によりクリア電極ＣＬと接続されており、従って
クリア電極ＣＬへの印加電圧によりエミッタコーン４４
の電界放出動作が制御される。そして、この素子部Ｑ4
でも第２ゲートＧS がアノードとして作用することで、
エミッタコーン４４より放出された電子は第２ゲートＧ
S に達する。従ってこの図７のみでいえば、第２ゲート
ＧS −導体層３９間に電流が流れることになる。
層３６によりクリア電極ＣＬと接続されており、従って
クリア電極ＣＬへの印加電圧によりエミッタコーン４４
の電界放出動作が制御される。そして、この素子部Ｑ4
でも第２ゲートＧS がアノードとして作用することで、
エミッタコーン４４より放出された電子は第２ゲートＧ
S に達する。従ってこの図７のみでいえば、第２ゲート
ＧS −導体層３９間に電流が流れることになる。
【００４２】素子部Ｑ1 ，Ｑ2 ，Ｑ3 、コンデンサ部３
１、及び素子部Ｑ4 の接続状態は図２のＡ−Ａ断面図に
より示される。
１、及び素子部Ｑ4 の接続状態は図２のＡ−Ａ断面図に
より示される。
【００４３】図７のように素子部Ｑ4 のエミッタコーン
４４が形成されている導体層３９は図２からわかるよう
にコンデンサ部３１の導電体層の下層となる導体層３９
の一部であり、共通カソードＣＣと導通されている。従
って素子部Ｑ4 に関しては、クリア電極ＣＬへの印加電
圧により第２ゲートＧS −共通カソードＣＣ間に電流が
流れることになる。
４４が形成されている導体層３９は図２からわかるよう
にコンデンサ部３１の導電体層の下層となる導体層３９
の一部であり、共通カソードＣＣと導通されている。従
って素子部Ｑ4 に関しては、クリア電極ＣＬへの印加電
圧により第２ゲートＧS −共通カソードＣＣ間に電流が
流れることになる。
【００４４】また図４のように素子部Ｑ3 のエミッタコ
ーン４３が形成されている導体層３３は図２からわかる
ようにコンデンサ部３１の第２ゲートＧS まで連続され
ている。従って素子部Ｑ3 に関しては、そのエミッタコ
ーン４３からの電界放出動作により素子部Ｑ3 の第２ゲ
ートＧS とコンデンサ部３１の第２ゲートの間に電流が
流れることになる。
ーン４３が形成されている導体層３３は図２からわかる
ようにコンデンサ部３１の第２ゲートＧS まで連続され
ている。従って素子部Ｑ3 に関しては、そのエミッタコ
ーン４３からの電界放出動作により素子部Ｑ3 の第２ゲ
ートＧS とコンデンサ部３１の第２ゲートの間に電流が
流れることになる。
【００４５】さらに、図２のとおり素子部Ｑ3 の第１ゲ
ートＧF と、素子部Ｑ2 の第２ゲートＧS は導体層３４
により接続されており、また、素子部Ｑ2 の第１ゲート
ＧFと、素子部Ｑ1 の第２ゲートＧS は導体層３５によ
り接続されている。
ートＧF と、素子部Ｑ2 の第２ゲートＧS は導体層３４
により接続されており、また、素子部Ｑ2 の第１ゲート
ＧFと、素子部Ｑ1 の第２ゲートＧS は導体層３５によ
り接続されている。
【００４６】このような構造の画素部２０及びメモリ部
３０を図８に等価回路として示す。なお、図１〜図７に
対応する部位を各部の符合により示している。即ち、メ
モリ部３０においては素子部Ｑ1 〜Ｑ4 のスイッチ動作
によりコンデンサ部３１に対して充放電が制御されるこ
とでデータ保持動作がなされることになり、そのコンデ
ンサ部３１に保持されたデータ（電圧値）に基ずいて画
素部２０が駆動されることになる。
３０を図８に等価回路として示す。なお、図１〜図７に
対応する部位を各部の符合により示している。即ち、メ
モリ部３０においては素子部Ｑ1 〜Ｑ4 のスイッチ動作
によりコンデンサ部３１に対して充放電が制御されるこ
とでデータ保持動作がなされることになり、そのコンデ
ンサ部３１に保持されたデータ（電圧値）に基ずいて画
素部２０が駆動されることになる。
【００４７】メモリ部３０の動作を図８、図１０、図１
１を参照しながら説明する。まず図１０のようにクリア
電極ＣＬから素子部Ｑ4 の第１ゲートＧF に対して電圧
ＶTH（図１１参照）より高いクリア電圧ＶCLを印加し、
素子部Ｑ4 を電子放出可能状態とする。
１を参照しながら説明する。まず図１０のようにクリア
電極ＣＬから素子部Ｑ4 の第１ゲートＧF に対して電圧
ＶTH（図１１参照）より高いクリア電圧ＶCLを印加し、
素子部Ｑ4 を電子放出可能状態とする。
【００４８】このとき、素子部Ｑ4 の第２ゲートＧS が
電子を引き付けるのに十分な電位をもっていれば、素子
部Ｑ4 の第２ゲートＧS から共通カソードＣＣ間に電流
が流れることになり、即ちコンデンサ部３１の電位は下
がっていく。コンデンサ部３１の電位が電子放出可能な
電位Ｖ1 （図１１参照）に達すると、素子部Ｑ4 のエミ
ッタコーン４４からの電子放出は止まり、コンデンサ部
３１の放電が止まる。この状態でコンデンサ部３１は記
憶データがクリアされたことになる。
電子を引き付けるのに十分な電位をもっていれば、素子
部Ｑ4 の第２ゲートＧS から共通カソードＣＣ間に電流
が流れることになり、即ちコンデンサ部３１の電位は下
がっていく。コンデンサ部３１の電位が電子放出可能な
電位Ｖ1 （図１１参照）に達すると、素子部Ｑ4 のエミ
ッタコーン４４からの電子放出は止まり、コンデンサ部
３１の放電が止まる。この状態でコンデンサ部３１は記
憶データがクリアされたことになる。
【００４９】そして次のタイミングで図１０のようにス
キャンカソードＳＣの印加電圧ＶSをグランド電位、又
は印加電圧ＶS ≦ＶG2−ＶTHとし、さらに、画像データ
に応じた印加電圧ＶD として画像データの輝度に応じた
パルス幅（即ちＰＷＭ変調された画像データ）をゲート
（Ｇ1 〜Ｇm ）の第１ゲートＧF に印加する（電圧ＶD
はＶD ≧ＶTH）。
キャンカソードＳＣの印加電圧ＶSをグランド電位、又
は印加電圧ＶS ≦ＶG2−ＶTHとし、さらに、画像データ
に応じた印加電圧ＶD として画像データの輝度に応じた
パルス幅（即ちＰＷＭ変調された画像データ）をゲート
（Ｇ1 〜Ｇm ）の第１ゲートＧF に印加する（電圧ＶD
はＶD ≧ＶTH）。
【００５０】つまりこの電圧ＶD は素子部Ｑ1 の第１ゲ
ートＧF に印加されることになり、従って電圧ＶD の印
加期間（Ｈレベル期間）において素子部Ｑ1 のエミッタ
コーン４１から電子放出がなされる。
ートＧF に印加されることになり、従って電圧ＶD の印
加期間（Ｈレベル期間）において素子部Ｑ1 のエミッタ
コーン４１から電子放出がなされる。
【００５１】これによって抵抗部Ｒ1 に電流が流れ、そ
の電圧降下によって素子部Ｑ2 の第１ゲートＧF の電位
が下がる。このため素子部Ｑ2 での電子放出動作が止ま
ることになる。（なお、スキャンがかからない状態、即
ちスキャン電圧ＶS がＨレベルの期間は、素子部Ｑ1 の
電子放出動作は停止状態であり、一方は素子部Ｑ2 は電
子放出動作状態となっている。）
の電圧降下によって素子部Ｑ2 の第１ゲートＧF の電位
が下がる。このため素子部Ｑ2 での電子放出動作が止ま
ることになる。（なお、スキャンがかからない状態、即
ちスキャン電圧ＶS がＨレベルの期間は、素子部Ｑ1 の
電子放出動作は停止状態であり、一方は素子部Ｑ2 は電
子放出動作状態となっている。）
【００５２】スキャン期間（スキャン電圧ＶS がＬレベ
ルの期間）に素子部Ｑ2 の電子放出が止まると、素子部
Ｑ3 の第１ゲートＧF の電位が上がることになり、素子
部Ｑ3 は電子放出状態となる。そして、この期間におい
て素子部Ｑ4 における第１ゲートＧF へはクリア電圧Ｖ
CLは印加されておらず、即ち素子部Ｑ4 は電子放出動作
が停止されている。
ルの期間）に素子部Ｑ2 の電子放出が止まると、素子部
Ｑ3 の第１ゲートＧF の電位が上がることになり、素子
部Ｑ3 は電子放出状態となる。そして、この期間におい
て素子部Ｑ4 における第１ゲートＧF へはクリア電圧Ｖ
CLは印加されておらず、即ち素子部Ｑ4 は電子放出動作
が停止されている。
【００５３】従って、この素子部Ｑ3 が電子放出状態に
ある期間はコンデンサ部３１に対する充電期間となる。
そして、この充電動作期間はデータ電圧ＶD のパルス幅
により設定される。つまり、データ電圧ＶD のＨレベル
期間に充電が行なわれる。
ある期間はコンデンサ部３１に対する充電期間となる。
そして、この充電動作期間はデータ電圧ＶD のパルス幅
により設定される。つまり、データ電圧ＶD のＨレベル
期間に充電が行なわれる。
【００５４】従って、例えばデータ電圧ＶD が４段階の
階調表現を行なうためにパルス幅がＷａ〜Ｗｄの間でＰ
ＷＭ変調されると仮定すると、コンデンサ部３１の充電
電圧ＶC は、図１０に示すように、データ電圧ＶD のパ
ルス幅（Ｗａ〜Ｗｄ）に応じてそれぞれＶａ〜Ｖｄとい
うように異なる値となる。
階調表現を行なうためにパルス幅がＷａ〜Ｗｄの間でＰ
ＷＭ変調されると仮定すると、コンデンサ部３１の充電
電圧ＶC は、図１０に示すように、データ電圧ＶD のパ
ルス幅（Ｗａ〜Ｗｄ）に応じてそれぞれＶａ〜Ｖｄとい
うように異なる値となる。
【００５５】コンデンサ部３１のホールド電位は即ち画
素部２０におけるゲート電位となり、このゲート電位に
応じた電子量がエミッタコーン２２からアノードＡN に
対して放出される。従って、表示される画素はコンデン
サ部３１のホールド電位に応じた階調（輝度）表現がな
されることになる。
素部２０におけるゲート電位となり、このゲート電位に
応じた電子量がエミッタコーン２２からアノードＡN に
対して放出される。従って、表示される画素はコンデン
サ部３１のホールド電位に応じた階調（輝度）表現がな
されることになる。
【００５６】以上のように構成される本実施例では、画
素部２０に対応してメモリ部３０が設けられることでス
タティック表示を可能とし、メモリデータ（コンデンサ
部３１のホールド電位）により発光動作がなされること
で画像データＶD の印加期間より発光期間が長くなるた
め、ダイナミック表示よりはるかに低い駆動電圧で十分
な輝度を得ることができる。さらに、駆動電圧を低く設
定できることで、蛍光体の寿命も伸ばすことができる。
そして、このメモリ部はＦＥＣを用いて構成するため、
ＦＥＣ製造工程において同時的に製造していくことがで
きる。
素部２０に対応してメモリ部３０が設けられることでス
タティック表示を可能とし、メモリデータ（コンデンサ
部３１のホールド電位）により発光動作がなされること
で画像データＶD の印加期間より発光期間が長くなるた
め、ダイナミック表示よりはるかに低い駆動電圧で十分
な輝度を得ることができる。さらに、駆動電圧を低く設
定できることで、蛍光体の寿命も伸ばすことができる。
そして、このメモリ部はＦＥＣを用いて構成するため、
ＦＥＣ製造工程において同時的に製造していくことがで
きる。
【００５７】ところで、図１０のホールド電位ＶC にも
示されている通り、ホールド電位に基づいて画素部２０
のＦＥＤでの電子放出が開始されると、このＦＥＤのゲ
ート−カソード間にも微少電流が流れることになるた
め、コンデンサ部１１は少しずつ放電されていくことに
なる。
示されている通り、ホールド電位に基づいて画素部２０
のＦＥＤでの電子放出が開始されると、このＦＥＤのゲ
ート−カソード間にも微少電流が流れることになるた
め、コンデンサ部１１は少しずつ放電されていくことに
なる。
【００５８】この放電が１画面のスキャン期間内、即ち
その画素部に次のデータが書き込まれるまでの期間内に
完了するように各電界放出素子のパラメータを設定すれ
ば、クリア電極ＣＬ及び素子部Ｑ4 を用いてメモリクリ
ア（コンデンサ部３１の放電）を行なう必要はなくな
り、クリア電極ＣＬ及び素子部Ｑ4 を不要としてさらに
構成を簡略化できる。
その画素部に次のデータが書き込まれるまでの期間内に
完了するように各電界放出素子のパラメータを設定すれ
ば、クリア電極ＣＬ及び素子部Ｑ4 を用いてメモリクリ
ア（コンデンサ部３１の放電）を行なう必要はなくな
り、クリア電極ＣＬ及び素子部Ｑ4 を不要としてさらに
構成を簡略化できる。
【００５９】なお、実施例ではメモリ部３０としてＦＥ
Ｃを４素子使用した例で説明したが、複数のＦＥＣを有
するアレイの４つのグループに、それぞれ同様の各機能
を持たせるように構成してもよい。
Ｃを４素子使用した例で説明したが、複数のＦＥＣを有
するアレイの４つのグループに、それぞれ同様の各機能
を持たせるように構成してもよい。
【００６０】
【発明の効果】以上説明したように、本発明の電界放出
素子を用いた表示装置は、各画素部に対して、カソード
と制御電極と集束電極を有する電界放出素子（ＦＥＣ）
が制御電極への印加電圧に応じてカソードから集束電極
に対して電界放出を行なう動作を用いて形成されるスイ
ッチ素子部と、カソードと制御電極と集束電極のうちの
いづれか２極間に誘電体が挟接されて形成されるコンデ
ンサ部とを有して成るデータ保持部を設け、画素部の電
界放出素子における制御電極に対してはデータ保持部に
保持されているデータが供給されるように構成したた
め、スタティック表示が可能となり、低い駆動電圧で十
分な輝度を得ることができ、また駆動電圧を低く設定で
きることで、蛍光体の寿命も伸ばすことができるという
効果がある。そして、このメモリ部はＦＥＣを用いて構
成するため、ＦＥＣ製造工程において同時的に製造して
いくことができ、製造工程の複雑化を生じないという効
果も発揮される。
素子を用いた表示装置は、各画素部に対して、カソード
と制御電極と集束電極を有する電界放出素子（ＦＥＣ）
が制御電極への印加電圧に応じてカソードから集束電極
に対して電界放出を行なう動作を用いて形成されるスイ
ッチ素子部と、カソードと制御電極と集束電極のうちの
いづれか２極間に誘電体が挟接されて形成されるコンデ
ンサ部とを有して成るデータ保持部を設け、画素部の電
界放出素子における制御電極に対してはデータ保持部に
保持されているデータが供給されるように構成したた
め、スタティック表示が可能となり、低い駆動電圧で十
分な輝度を得ることができ、また駆動電圧を低く設定で
きることで、蛍光体の寿命も伸ばすことができるという
効果がある。そして、このメモリ部はＦＥＣを用いて構
成するため、ＦＥＣ製造工程において同時的に製造して
いくことができ、製造工程の複雑化を生じないという効
果も発揮される。
【００６１】さらに、コンデンサ部には画像データの階
調に応じた電位がホールドされるようにすることで、容
易に階調制御をできるようにすることができるという効
果もある。
調に応じた電位がホールドされるようにすることで、容
易に階調制御をできるようにすることができるという効
果もある。
【図１】本発明の実施例の要部の構成の説明図である。
【図２】実施例の要部のＡ−Ａ断面図である
【図３】実施例の要部のＢ−Ｂ断面図である
【図４】実施例の要部のＣ−Ｃ断面図である
【図５】実施例の要部のＤ−Ｄ断面図である
【図６】実施例の要部のＥ−Ｅ断面図である
【図７】実施例の要部のＦ−Ｆ断面図である
【図８】実施例の要部の等価回路図である
【図９】実施例の表示装置の概略的な構成の説明図であ
る
る
【図１０】実施例の要部の動作の説明図である
【図１１】実施例におけるＦＥＣの第２ゲート電流特性
の説明図である
の説明図である
【図１２】ＦＥＣアレイの説明図である
【図１３】ＦＥＣアレイを使用した表示装置の説明図で
ある。
ある。
１ 表示装置 ２ メモリ ３ タイミングコントローラ ４ スキャン側ドライバ ５ データ側ドライバ ６ シフトレジスタ ２０ 画素部 ２１ 孔 ２２，４１，４２，４３，４４ エミッタコーン ３０ メモリ部 ３１ コンデンサ部 ３２，３３，３４，３５，３６，３７，３８，３９ 導
体層 Ｒ1 ，Ｒ2 ，Ｒ3 抵抗層 Ｚ１，Ｚ２，Ｚ３ 絶縁層 Ｑ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 素子部 Ｇ1 〜Ｇm ゲートライン ＧF 第１ゲート ＧS 第２ゲート Ｃ1 〜Ｃn カソード ＣＣ 共通カソード ＳＣ スキャンカソード ＣＬ クリア電極 ＡN アノード
体層 Ｒ1 ，Ｒ2 ，Ｒ3 抵抗層 Ｚ１，Ｚ２，Ｚ３ 絶縁層 Ｑ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 素子部 Ｇ1 〜Ｇm ゲートライン ＧF 第１ゲート ＧS 第２ゲート Ｃ1 〜Ｃn カソード ＣＣ 共通カソード ＳＣ スキャンカソード ＣＬ クリア電極 ＡN アノード
Claims (3)
- 【請求項１】 カソードと制御電極と集束電極を有する
電界放出素子を複数単位有し、各電界放出素子がアノー
ド電極に対して電界放出を行なうことで１画素を形成す
る画素部と、 カソードと制御電極と集束電極を有する電界放出素子が
制御電極への印加電圧に応じてカソードから集束電極に
対して電界放出を行なう動作を用いて形成されるスイッ
チ素子部と、カソードと制御電極と集束電極のうちのい
づれか２極間に誘電体が挟接されて形成されるコンデン
サ部とを有して成るデータ保持部と、 を有して構成されることを特徴とする電界放出素子を用
いた表示装置。 - 【請求項２】 カソードと制御電極と集束電極を有する
電界放出素子を複数単位有し、各電界放出素子がアノー
ド電極に対して電界放出を行なうことで１画素を形成す
る画素部と、 カソードと制御電極と集束電極を有する電界放出素子が
制御電極への印加電圧に応じてカソードから集束電極に
対して電界放出を行なう動作を用いて形成されるスイッ
チ素子部と、カソードと制御電極と集束電極のうちのい
づれか２極間に誘電体が挟接されて形成されるコンデン
サ部とを有して成るデータ保持部とを設け、 １画素を構成する前記画素部に対して１単位の前記デー
タ保持部が配され、前記画素部の電界放出素子における
制御電極に対しては前記データ保持部において前記コン
デンサ部に保持されているデータが供給されるように構
成されていることを特徴とする電界放出素子を用いた表
示装置。 - 【請求項３】 前記コンデンサ部には画像データの階調
に応じた電圧値が保持されることを特徴とする請求項１
又は請求項２に記載の電界放出素子を用いた表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5345610A JP2832919B2 (ja) | 1993-12-22 | 1993-12-22 | 電界放出素子を用いた表示装置 |
| FR9415345A FR2714211B1 (fr) | 1993-12-20 | 1994-12-20 | Dispositif du type à émission de champ. |
| KR1019940035291A KR100201362B1 (ko) | 1993-12-20 | 1994-12-20 | 전계방출소자를 이용한 표시장치 |
| US08/361,582 US5589738A (en) | 1993-12-20 | 1994-12-22 | Field emission type display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5345610A JP2832919B2 (ja) | 1993-12-22 | 1993-12-22 | 電界放出素子を用いた表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07181919A true JPH07181919A (ja) | 1995-07-21 |
| JP2832919B2 JP2832919B2 (ja) | 1998-12-09 |
Family
ID=18377765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5345610A Expired - Lifetime JP2832919B2 (ja) | 1993-12-20 | 1993-12-22 | 電界放出素子を用いた表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2832919B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3937907B2 (ja) * | 2002-05-01 | 2007-06-27 | ソニー株式会社 | 冷陰極電界電子放出表示装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03295138A (ja) * | 1990-04-12 | 1991-12-26 | Futaba Corp | 表示装置 |
| JPH05303938A (ja) * | 1991-08-05 | 1993-11-16 | Motorola Inc | 電界放出デバイスを用いた切換回路 |
-
1993
- 1993-12-22 JP JP5345610A patent/JP2832919B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03295138A (ja) * | 1990-04-12 | 1991-12-26 | Futaba Corp | 表示装置 |
| JPH05303938A (ja) * | 1991-08-05 | 1993-11-16 | Motorola Inc | 電界放出デバイスを用いた切換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2832919B2 (ja) | 1998-12-09 |
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