JPH07177136A - Frame synchronization system for data signal multiplex transmitter - Google Patents
Frame synchronization system for data signal multiplex transmitterInfo
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- JPH07177136A JPH07177136A JP5321612A JP32161293A JPH07177136A JP H07177136 A JPH07177136 A JP H07177136A JP 5321612 A JP5321612 A JP 5321612A JP 32161293 A JP32161293 A JP 32161293A JP H07177136 A JPH07177136 A JP H07177136A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はデータ信号多重伝送装置
用フレーム同期方式に関し、特にチャネル毎にサイクリ
ック・リダンダンシー・チェック（Ｃｙｃｌｉｃ Ｒｅ
ｄｕｎｄａｎｃｙ Ｃｈｅｃｋ，以下ＣＲＣと略称す
る）ビットを有する複数のデータ信号を伝送路を介して
送信側から受信側へ多重伝送する場合のフレーム同期を
確保するデータ信号多重伝送装置用フレーム同期方式に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frame synchronization system for a data signal multiplex transmission device, and more particularly to a cyclic redundancy check (Cyclic Re) for each channel.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frame synchronization method for a data signal multiplex transmission device that secures frame synchronization when multiple data signals having bits (dummy check, hereinafter abbreviated as CRC) are transmitted from a transmission side to a reception side via a transmission line.
【０００２】[0002]
【従来の技術】従来、この種のデータ信号多重伝送装置
用フレーム同期方式では、フレーム同期を確立するため
にデータ信号とは別にフレーム同期情報を表現するフレ
ーム同期パターンを多重信号の中に付加し伝送してい
た。ゆえに、送信側ではフレーム同期パターンの生成お
よび付加回路を必要とし、受信側ではフレーム同期パタ
ーン検出回路を必要としていた。また、別のデータ信号
多重伝送装置用フレーム同期方式では、フレーム同期パ
ターンを付加しない代りにフレーム同期を確立するため
に受信側でＣＲＣ演算を行い、多重化信号に含まれてい
るＣＲＣチェックビットを検出していた。ゆえに、この
方式では任意のフレーム位相の判別しか出来ないため、
データ信号の中にチャネル識別情報を別に付加してい
た。2. Description of the Related Art Conventionally, in this type of frame synchronization method for a data signal multiplex transmission device, a frame synchronization pattern expressing frame synchronization information is added to the multiplex signal separately from the data signal in order to establish frame synchronization. It was transmitting. Therefore, the transmission side needs a frame synchronization pattern generation and addition circuit, and the reception side needs a frame synchronization pattern detection circuit. In another frame synchronization method for a data signal multiplex transmission device, a CRC calculation is performed on the receiving side to establish frame synchronization instead of adding a frame synchronization pattern, and a CRC check bit included in the multiplexed signal is checked. Had detected. Therefore, since this method can only discriminate arbitrary frame phases,
Channel identification information is separately added to the data signal.
【０００３】[0003]
【発明が解決しようとする課題】この従来のデータ信号
多重伝送装置用フレーム同期方式では、フレーム同期パ
ターンを付加する方式の場合、フレーム同期情報である
フレーム同期パターンをデータ多重信号に付加するため
伝送路容量の全てをデータ信号の伝送のために使用出来
ないうえフレーム同期パターンを検出するための検出回
路を配設しなくてはならず、回路規模が大きくなるとい
う問題点がある。また、多重化信号にフレーム同期パタ
ーンを付加しない場合においても、各チャネルが同じ生
成多項式を用いたＣＲＣチェックビットを有するので多
重信号中でのチャネル個別の位置の識別が出来ず、チャ
ネル識別情報を別途追加するため伝送路容量の全てをデ
ータ伝送に使用出来ないという問題点があった。In this conventional frame synchronization method for a data signal multiplex transmission apparatus, in the case of a method of adding a frame synchronization pattern, transmission is performed to add a frame synchronization pattern, which is frame synchronization information, to the data multiplex signal. There is a problem that the entire circuit capacity cannot be used for the transmission of the data signal and a detection circuit for detecting the frame synchronization pattern must be provided, resulting in a large circuit scale. Further, even when the frame synchronization pattern is not added to the multiplexed signal, since each channel has the CRC check bit using the same generator polynomial, the position of each channel in the multiplexed signal cannot be identified, and the channel identification information is not provided. Since it is added separately, there is a problem that the entire transmission line capacity cannot be used for data transmission.
【０００４】本発明は上述した問題点を解決し、多重信
号中にフレーム同期パターンを新たに付加することなく
伝送路容量の全てをデータ伝送に使用出来るデータ信号
多重伝送装置用フレーム同期方式を提供することにあ
る。The present invention solves the above-mentioned problems and provides a frame synchronization system for a data signal multiplex transmission device which can use the entire transmission line capacity for data transmission without newly adding a frame synchronization pattern in a multiplex signal. To do.
【０００５】[0005]
【課題を解決するための手段】本発明の方式は、外部か
ら入力したデータ信号に対してサイクリック・リダンダ
ンシー・チェック演算による誤り検出符号を付加してｎ
チャネルの送信信号として出力するチャネル送信信号発
生手段と、前記チャネル送信信号発生手段によるｎチャ
ネルの送信信号を入力しこれを時分割多重した多重化信
号として出力する多重化手段と、前記多重化手段から前
記多重化信号を伝送路を介して受けそのフレーム位相と
チャネル位相とを検出して各チャネル毎に分離する分離
手段と、前記分離手段によるチャネル受信信号を入力し
その誤り検出と誤り検出符号の削除とを行ってデータ信
号を外部へ出力するチャネル受信信号発生手段とを有す
るデータ信号多重伝送装置に用いるフレーム同期方式に
おいて、前記チャネル送信信号発生手段の含む複数チャ
ネルのうち１チャネルだけ他のチャネルとは異なる生成
多項式を用いてサイクリック・リダンダンシー・チェッ
ク演算を行って得られる演算結果を誤り検出符号として
前記データ信号に付加しチャネル送信信号として送出す
るチャネル送信信号発生手段と、前記多重化手段から出
力される多重化信号を前記伝送路を介して受けこの多重
化信号に対して前記１チャネルだけで使用している生成
多項式によりサイクリック・リダンダンシー・チェック
演算を行いその演算結果と一致するようなチャネル位相
を検出するフレーム同期検出手段とを有する。According to the method of the present invention, an error detection code by a cyclic redundancy check operation is added to a data signal input from the outside, and n
A channel transmission signal generating means for outputting as a channel transmission signal, a multiplexing means for inputting an n-channel transmission signal by the channel transmission signal generating means, and outputting this as a time-division multiplexed signal, and the multiplexing means. From the separating means for receiving the multiplexed signal through a transmission path and separating the frame phase and the channel phase for each channel, and the channel reception signal by the separating means is inputted and its error detection and error detection code In a frame synchronization system used in a data signal multiplex transmission apparatus having a channel reception signal generating means for deleting a data signal and outputting the data signal to the outside, only one channel among a plurality of channels included in the channel transmission signal generating means It is obtained by performing a cyclic redundancy check operation using a generator polynomial different from the channel. A channel transmission signal generating means for adding the calculated result as an error detection code to the data signal and transmitting it as a channel transmission signal, and a multiplexed signal output from the multiplexing means for receiving through the transmission line, the multiplexed signal On the other hand, it has a frame synchronization detecting means for performing a cyclic redundancy check operation by a generator polynomial used only in the one channel and detecting a channel phase which matches the operation result.
【０００６】また本発明の方式は、前記チャネル送信信
号発生手段の含む複数チャンネルのうち１チャネルだけ
他のチャネルとは異る生成多項式を用いてサイクリック
・レダンダンシー・チェック演算を行い誤り検出符号を
付加するチャネルをデータ信号多重伝送におけるフレー
ム先頭チャネルとする構成を有する。Further, in the system of the present invention, one of the plurality of channels included in the channel transmission signal generating means is used to perform cyclic redundancy check calculation using a generator polynomial different from other channels, and an error detection code is obtained. The configuration is such that the added channel is the frame head channel in the data signal multiplex transmission.
【０００７】[0007]
【実施例】次に、本実施例について図面を参照して説明
する。図１は本発明の一実施例の構成図である。本実施
例は送信側としての多重化信号送信回路１と、受信側と
しての多重化信号受信回路２とを備え、図１にはなお送
信側と受信側とを接続する伝送路３を併記して示す。Next, this embodiment will be described with reference to the drawings. FIG. 1 is a block diagram of an embodiment of the present invention. This embodiment includes a multiplexed signal transmission circuit 1 as a transmission side and a multiplexed signal reception circuit 2 as a reception side, and FIG. 1 also shows a transmission line 3 connecting the transmission side and the reception side. Indicate.
【０００８】多重化信号送信回路１は、ｎチャンネルご
との送信信号を生成するｎ個のチャンネル信号送信回路
２０−１，２０−２，…，２０−ｎと、これらｎ個のチ
ャンネル信号送信回路と接続し各チャネル送信信号を時
分割多重化した多重化信号３０１を生成する多重化回路
３０とを有する。チャネル信号送信回路２０−１〜２０
−ｎは、チャネルごとのデータ信号を入力しこのデータ
信号に対しＣＲＣ演算を行うＣＲＣ演算回路２１−１〜
２１−ｎと、その演算結果を誤り検出符号として送信デ
ータに付加するＣＲＣコード挿入回路２２−１〜２２−
ｎとを有する。The multiplexed signal transmission circuit 1 includes n channel signal transmission circuits 20-1, 20-2, ..., 20-n for generating transmission signals for every n channels, and these n channel signal transmission circuits. And a multiplexing circuit 30 for generating a multiplexed signal 301 by time-division multiplexing each channel transmission signal. Channel signal transmission circuits 20-1 to 20
-N is a CRC calculation circuit 21-1 to which a data signal for each channel is input and which performs a CRC calculation on this data signal.
21-n and CRC code insertion circuits 22-1 to 22- for adding the operation result to the transmission data as an error detection code.
with n.
【０００９】多重化信号受信回路２は、伝送路３を介し
て入力した多重化信号３０１を対象としてフレーム先頭
チャネルの誤り検出符号を検出するＣＲＣコード検出回
路４１と、ＣＲＣコード検出回路６１から出力される検
出信号４１１を入力してフレーム同期信号４２１とチャ
ネル識別信号４２２を発生するフレーム同期カウンタ回
路４２とを有するフレーム検出回路４０と、フレーム検
出回路４０からのチャネル識別信号４２２に従って受信
した多重化信号をチャネル毎のチャネル受信信号に分離
／分配する分離回路５０と、分離されたチャネル受信信
号を入力してＣＲＣ演算を行い送信側で付加された誤り
検出符号７１１−１〜７１１−ｎを検出するＣＲＣ演算
回路７１−１，７１−２，…，７１−ｎと、誤り検出符
号に７１１−１〜７１１−ｎにもとづいてチャネルフレ
ーム同期をとりチャネル受信信号の中に含まれる誤り検
出符号を除去するＣＲＣコード分離回路７２−１，７２
−２，…，７２−ｎとを有するｎチャンネルのチャネル
信号受信回路６０−１，６０−２，…，６０−ｎとを有
する。The multiplexed signal receiving circuit 2 outputs from the CRC code detecting circuit 41 and the CRC code detecting circuit 61 for detecting the error detection code of the frame head channel for the multiplexed signal 301 input through the transmission line 3. A frame detection circuit 40 having a frame synchronization signal 421 and a frame synchronization counter circuit 42 for generating a channel identification signal 422, and multiplexing received according to the channel identification signal 422 from the frame detection circuit 40. A separation circuit 50 that separates / distributes a signal into channel reception signals for each channel, and a CRC calculation by inputting the separated channel reception signals to detect error detection codes 711-1 to 711-n added on the transmission side. CRC arithmetic circuits 71-1, 71-2, ..., 71-n and error detection codes 711-1 to 71-1. 11-n based on to remove the error detection code included in the channel received signal takes a channel frame synchronization CRC code separating circuit 72-1,72
, -72-n, and n-channel signal receiving circuits 60-1, 60-2, ..., 60-n.
【００１０】次に、図１の実施例の動作を図２を参照し
ながら説明する。図２は、図１の各部動作を説明するタ
イムチャート図である。Next, the operation of the embodiment shown in FIG. 1 will be described with reference to FIG. FIG. 2 is a time chart for explaining the operation of each part of FIG.
【００１１】送信側である多重化信号回路１の複数ｎ個
のチャネル信号送信回路２０−１〜２０−ｎのうち、一
つのチャネルだけ他のチャネルとは異なる生成多項式を
用いてＣＲＣ演算を行ってそのチャネルの送信誤り検出
符号とし、この異なる生成多項式を用いたチャネルをフ
レーム先頭チャネルとする。この処理を例えば図１のチ
ャネル信号送信回路２０−１で行うものとし、ＣＲＣ演
算回路２１−１で生成された誤り検出符号２１１−１は
ＣＲＣコード挿入回路２２−１で送信データの中に挿入
されＣＨ（チャネル）１送信信号１１−１となる。これ
を図２のＣＨ１送信信号１１−１で示す。挿入された誤
り検出符号はＣＨ１送信信号１１−１の中のＣ１で示
す。その他のチャネルは、チャネル信号送信回路２０−
２〜２０−ｎで同一の生成多項式を用いてそれぞれのＣ
ＲＣ演算がＣＲＣ演算回路２１−２〜２１−ｎで行われ
生成された誤り検出符号がＣＲＣコード挿入回路２２−
２〜２２−ｎで送信データの中に挿入され図２に示すＣ
Ｈ２送信信号１１−２〜１１−ｎとなり挿入された誤り
検出符号はそれぞれの送信信号の中のＣ２とＣｎで示
す。尚、誤り検出符号が送信データに挿入されるチャネ
ルフレーム周期は図２でも分かるようにチャンネル相互
間でフレーム同期している必要はなく非同期で良い。各
チャネルのチャネル送信信号は多重化回路３０に入力さ
れ時分割多重されて図２の多重化信号３０１となる。各
チャネルの誤り検出符号Ｃ１，Ｃ２，Ｃｎの多重化され
た様子は、同じく図２の多重化信号３０１の中のＣ１，
Ｃ２，Ｃｎで示す。Among the plurality n of channel signal transmission circuits 20-1 to 20-n of the multiplex signal circuit 1 on the transmission side, only one channel is used for CRC calculation using a generator polynomial different from other channels. The transmission error detection code of that channel is used as the transmission error detection code, and the channel using this different generator polynomial is set as the frame head channel. It is assumed that this processing is performed by, for example, the channel signal transmission circuit 20-1 of FIG. 1, and the error detection code 211-1 generated by the CRC calculation circuit 21-1 is inserted into the transmission data by the CRC code insertion circuit 22-1. And becomes a CH (channel) 1 transmission signal 11-1. This is indicated by CH1 transmission signal 11-1 in FIG. The inserted error detection code is indicated by C1 in the CH1 transmission signal 11-1. For other channels, the channel signal transmission circuit 20-
2 to 20-n using the same generator polynomial
The error detection code generated by the RC operation performed by the CRC operation circuits 21-2 to 21-n is the CRC code insertion circuit 22-.
2 to 22-n, which is inserted in the transmission data by C shown in FIG.
The error detection codes inserted into the H2 transmission signals 11-2 to 11-n are indicated by C2 and Cn in the respective transmission signals. The channel frame cycle in which the error detection code is inserted in the transmission data does not need to be frame-synchronized between the channels as shown in FIG. 2 and may be asynchronous. The channel transmission signal of each channel is input to the multiplexing circuit 30 and time-division multiplexed to become the multiplexed signal 301 of FIG. The state in which the error detection codes C1, C2 and Cn of each channel are multiplexed is the same as C1 in the multiplexed signal 301 of FIG.
It is shown by C2 and Cn.
【００１２】受信側の多重化信号受信回路２では、フレ
ーム検出回路４０のＣＲＣコード検出回路４１において
一つのチャネルだけで使用している生成多項式を用いて
受信した多重化信号３０１に対し任意のフレーム位相で
ＣＲＣ演算を行い多重化信号中に含まれている誤り検出
符号の検出を行う。検出は、最初、任意のフレーム位相
から行い、誤り検出符号が挿入されている周期であるチ
ャネルフレーム周期単位でＣＲＣ演算を行い、その結果
が受信信号の中のビットパターンと一致すればフレーム
位相を検出したと見なす。もし、受信信号の中に一致す
るビットパターンが検出されない場合は、フレーム位相
不検出と見なしてフレーム位相をずらして改めて同様の
ＣＲＣ演算およびビットパターンの一致検出を行う。こ
の処理をビットパターン一致が検出されるまで繰り返
す。受信多重化信号の中にＣＲＣ演算結果と一致するビ
ットパターンを検出した時、ＣＲＣコード検出回路４１
からフレーム同期カウンタ回路４２へ検出信号４１１が
出力される。これにより、フレーム同期カウンタ回路４
２はリセットされ、受信多重化信号３０１のフレーム位
相と同期した状態になる。さらに、フレーム同期カウン
タ回路４２においてチャネル識別信号４２２を生成しこ
れを分離回路５０へ出力する。In the multiplexed signal receiving circuit 2 on the receiving side, an arbitrary frame is added to the multiplexed signal 301 received using the generator polynomial used in only one channel in the CRC code detecting circuit 41 of the frame detecting circuit 40. CRC calculation is performed in phase to detect the error detection code included in the multiplexed signal. Detection is first performed from an arbitrary frame phase, and CRC calculation is performed in channel frame cycle units, which is the cycle in which the error detection code is inserted. If the result matches the bit pattern in the received signal, the frame phase is determined. Consider it detected. If no matching bit pattern is detected in the received signal, it is regarded as frame phase non-detection, the frame phase is shifted, and the same CRC calculation and bit pattern matching detection are performed again. This process is repeated until a bit pattern match is detected. When a bit pattern matching the CRC calculation result is detected in the received multiplexed signal, the CRC code detection circuit 41
The detection signal 411 is output from the frame synchronization counter circuit 42 to the frame synchronization counter circuit 42. As a result, the frame synchronization counter circuit 4
2 is reset and is in a state of being synchronized with the frame phase of the reception multiplexed signal 301. Further, the frame synchronization counter circuit 42 generates a channel identification signal 422 and outputs it to the separation circuit 50.
【００１３】分離回路５０は、受信した多重化信号３０
１をフレーム同期カウンタ回路４２から受け取ったチャ
ネル識別信号４２２に従ってチャネル毎に分離し、各チ
ャネルに対応するチャネル信号受信回路６０−１，６０
−２，…，６０−ｎへ分配する。チャネル信号受信回路
６０−１，６０−２，…，６０−ｎのＣＲＣ演算回路７
１−１，７１−２，…，７１−ｎでは、分離回路５０か
ら受け取ったチャネル受信信号に対しそれぞれの生成多
項式を用いてＣＲＣ演算を行いその演算結果とチャネル
受信信号の中のビットパターンとが一致する位相を検出
する。ＣＲＣ演算結果とチャネル受信信号とが一致した
時がチャネルフレーム位相同期状態である。ゆえに、こ
の一致検出信号に合わせてＣＲＣコード分離回路７２−
１，７２−２，…，７２−ｎにおいてチャネル受信信号
から誤り検出符号を分離・除去しチャネルデータのみを
外部へ出力する。The separation circuit 50 receives the multiplexed signal 30 received.
1 is separated for each channel according to the channel identification signal 422 received from the frame synchronization counter circuit 42, and the channel signal receiving circuits 60-1 and 60 corresponding to the respective channels.
-2, ..., 60-n. CRC arithmetic circuit 7 of channel signal receiving circuits 60-1, 60-2, ..., 60-n
In 71-1, 71-2, ..., 71-n, CRC calculation is performed on each of the channel reception signals received from the separation circuit 50 by using each generator polynomial, and the calculation result and the bit pattern in the channel reception signals are obtained. Detects the phases that match. The channel frame phase synchronization state is set when the CRC calculation result and the channel reception signal match. Therefore, the CRC code separation circuit 72-
, 72-n, the error detection code is separated / removed from the channel reception signal and only the channel data is output to the outside.
【００１４】[0014]
【発明の効果】以上説明したように本発明は、データ信
号多重伝送装置用フレーム同期方式において、多重化す
るＣＲＣチェックビットを有する複数のデータ信号の
内、一つのチャネルだけ他のチャネルとは異なる生成多
項式を用いたＣＲＣチェックビットを付加し受信側でこ
のＣＲＣチェックビットを検出することにより、フレー
ム同期パターンの付加／検出回路が不要となり、かつチ
ャネル識別情報を別途追加する必要が無く、伝送路容量
の全てをデータ信号の伝送のために使用できる効果を有
する。As described above, according to the present invention, in the frame synchronization system for a data signal multiplex transmission device, only one channel is different from other channels among a plurality of data signals having CRC check bits to be multiplexed. By adding a CRC check bit using a generator polynomial and detecting this CRC check bit on the receiving side, a frame synchronization pattern addition / detection circuit is not required, and there is no need to add channel identification information separately. The effect is that all of the capacity can be used for the transmission of data signals.
【図１】本発明の一実施例の構成図である。FIG. 1 is a configuration diagram of an embodiment of the present invention.
【図２】図１の各部動作を示すタイミングチャート図で
ある。FIG. 2 is a timing chart showing the operation of each part of FIG.
１ 多重化信号回路 ２ 多重化信号受信回路 ３ 伝送路 ２０−１〜２０−ｎ チャネル信号送信回路 ２１−１〜２１−ｎ ＣＲＣ演算回路 ２２−１〜２２−ｎ ＣＲＣコード挿入回路 ３０ 多重化回路 ４０ フレーム検出回路 ４１ ＣＲＣコード検出回路 ４２ フレーム同期カウンタ回路 ５０ 分離回路 ６０−１〜６０−ｎ チャネル信号受信回路 ７１−１〜７１−ｎ ＣＲＣ演算回路 ７２−１〜７２−ｎ ＣＲＣコード分離回路 1 Multiplexed signal circuit 2 Multiplexed signal receiving circuit 3 Transmission path 20-1 to 20-n Channel signal transmitting circuit 21-1 to 21-n CRC arithmetic circuit 22-1 to 22-n CRC code insertion circuit 30 Multiplexing circuit 40 frame detection circuit 41 CRC code detection circuit 42 frame synchronization counter circuit 50 separation circuit 60-1 to 60-n channel signal reception circuit 71-1 to 71-n CRC calculation circuit 72-1 to 72-n CRC code separation circuit
Claims (2)
イクリック・リダンダンシー・チェック演算による誤り
検出符号を付加してｎチャネルの送信信号として出力す
るチャネル送信信号発生手段と、前記チャネル送信信号
発生手段によるｎチャネルの送信信号を入力しこれを時
分割多重した多重化信号として出力する多重化手段と、
前記多重化手段から前記多重化信号を受けそのフレーム
位相とチャネル位相とを検出して各チャネル毎に分離す
る分離手段と、前記分離手段によるチャネル受信信号を
入力しその誤り検出と誤り検出符号の削除とを行ってデ
ータ信号を外部へ出力するチャネル受信信号発生手段と
を有するデータ信号多重伝送装置に用いるフレーム同期
方式において、前記チャネル送信信号発生手段の含む複
数チャネルのうち１チャネルだけ他のチャネルとは異な
る生成多項式を用いてサイクリック・リダンダンシー・
チェック演算を行って得られる演算結果を誤り検出符号
として前記データ信号に付加しチャネル送信信号として
送出するチャネル送信信号発生手段と、前記多重化手段
から出力される多重化信号を前記伝送路を介して受けこ
の多重化信号に対して前記１チャネルだけで使用してい
る生成多項式によりサイクリック・リダンダンシー・チ
ェック演算を行いその演算結果と一致するようなチャネ
ル位相を検出するフレーム同期検出手段とを有すること
を特徴とするデータ信号多重伝送装置用フレーム同期方
式。1. A channel transmission signal generating means for adding an error detection code by a cyclic redundancy check operation to a data signal input from the outside and outputting it as an n-channel transmission signal, and the channel transmission signal generating means. Multiplexing means for inputting an n-channel transmission signal according to, and outputting this as a time-division-multiplexed multiplexed signal,
Separating means for receiving the multiplexed signal from the multiplexing means, detecting the frame phase and the channel phase of the multiplexed signal, and separating each channel, and the channel reception signal by the separating means are inputted and error detection and error detection code In a frame synchronization system used for a data signal multiplex transmission apparatus having a channel reception signal generating means for performing a deletion and outputting a data signal to the outside, only one channel among a plurality of channels included in the channel transmission signal generating means is another channel. Using a generator polynomial different from
The operation result obtained by performing the check operation is added to the data signal as an error detection code and sent as a channel transmission signal, and a multiplexed signal output from the multiplexing means is transmitted via the transmission path. And a frame synchronization detecting means for performing a cyclic redundancy check operation on the multiplexed signal by using a generator polynomial used only in the one channel and detecting a channel phase that matches the operation result. A frame synchronization method for a data signal multiplex transmission device characterized by the above.
数チャンネルのうち１チャネルだけ他のチャネルとは異
る生成多項式を用いてサイクリック・レダンダンシー・
チェック演算を行い誤り検出符号を付加するチャネルを
データ信号多重伝送におけるフレーム先頭チャネルとす
ることを特徴とする請求項１記載のデータ信号多重伝送
装置用フレーム同期方式。2. A cyclic redundancy system using a generator polynomial different from other channels in only one channel among a plurality of channels included in the channel transmission signal generating means.
2. The frame synchronization system for a data signal multiplex transmission device according to claim 1, wherein the channel to which the check operation is performed and the error detection code is added is set as a frame head channel in the data signal multiplex transmission.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5321612A JP2704106B2 (en) | 1993-12-21 | 1993-12-21 | Frame synchronization method for data signal multiplex transmission equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5321612A JP2704106B2 (en) | 1993-12-21 | 1993-12-21 | Frame synchronization method for data signal multiplex transmission equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07177136A true JPH07177136A (en) | 1995-07-14 |
| JP2704106B2 JP2704106B2 (en) | 1998-01-26 |
Family
ID=18134473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5321612A Expired - Lifetime JP2704106B2 (en) | 1993-12-21 | 1993-12-21 | Frame synchronization method for data signal multiplex transmission equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2704106B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0854468A2 (en) * | 1997-01-21 | 1998-07-22 | AT&T Corp. | Determinization and minimization for speech recognition |
| US5901160A (en) * | 1996-02-27 | 1999-05-04 | Oki Electric Industry Co., Ltd. | Decoder with an error control adaptively applied on the basis of the estimated position of a slot in a frame |
| JP2003503946A (en) * | 1999-07-02 | 2003-01-28 | エリクソン インコーポレイテッド | Flexible error protection method in communication system |
| JP2005208902A (en) * | 2004-01-22 | 2005-08-04 | Fujitsu Ltd | Data guarantee controller |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58220546A (en) * | 1982-06-16 | 1983-12-22 | Hitachi Ltd | Digital data transmitting system |
| JPS58220545A (en) * | 1982-06-16 | 1983-12-22 | Hitachi Ltd | Digital transmitting system |
| JPS63278436A (en) * | 1987-05-11 | 1988-11-16 | Nec Corp | Multi-frame synchronizing system |
-
1993
- 1993-12-21 JP JP5321612A patent/JP2704106B2/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58220546A (en) * | 1982-06-16 | 1983-12-22 | Hitachi Ltd | Digital data transmitting system |
| JPS58220545A (en) * | 1982-06-16 | 1983-12-22 | Hitachi Ltd | Digital transmitting system |
| JPS63278436A (en) * | 1987-05-11 | 1988-11-16 | Nec Corp | Multi-frame synchronizing system |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5901160A (en) * | 1996-02-27 | 1999-05-04 | Oki Electric Industry Co., Ltd. | Decoder with an error control adaptively applied on the basis of the estimated position of a slot in a frame |
| EP0854468A2 (en) * | 1997-01-21 | 1998-07-22 | AT&T Corp. | Determinization and minimization for speech recognition |
| JP2003503946A (en) * | 1999-07-02 | 2003-01-28 | エリクソン インコーポレイテッド | Flexible error protection method in communication system |
| JP2005208902A (en) * | 2004-01-22 | 2005-08-04 | Fujitsu Ltd | Data guarantee controller |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2704106B2 (en) | 1998-01-26 |
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