JPH07175752A - バスプロトコルおよび方法 - Google Patents

Abstract

(57)【要約】 【目的】 データプロセッサにおいてバスを必要とする
バスマスタに適切にバスを割当てできるバスプロトコル
を実現可能にする。 【構成】 バスプロトコルはバス転送終了（ＢＴＴ＊）
およびバス承認放棄（ＢＧＲ＊）を示すための信号を使
用する。ＢＴＴ＊信号はバスマスタによってバス転送が
完了しかつバスの所有権が他のバスマスタに転送できる
ことを示す。ＢＧＲ＊信号はバスマスタへの入力であ
る。ＢＧＲ＊が肯定された時、バスアービタは現在のバ
スマスタに対し、ロックにかかわりなく、バス承認信号
の肯定解除後に、できるだけ早くバスが放棄されるべき
ことを通知している。ＢＧＲ＊が肯定解除されれば、バ
スアービタは現在のバスマスタにバスが都合の良い時間
に放棄できることを通知している。一般に、ＢＧＲ＊は
係属中のバスの所有権の転送の緊急性を示すビットであ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的にはデータプロ
セッサに関し、かつより特定的には、データプロセッサ
が他の回路と通信できるようにするバスプロトコルに関
する。

【０００２】

【従来の技術】バスプロトコル（ｂｕｓ ｐｒｏｔｏｃ
ｏｌ）の性能は集積回路および／または集積回路システ
ムの総合的な性能に直接影響を与える。知られたバスプ
ロトコルは同期バスシステムにおいて現在のマスタが一
連のバック−バック（背中合せ：ｂａｃｋ−ｂａｃｋ）
でロックされた転送シーケンスを行なっている場合にバ
スの所有権を他のマスタに転送できるポイントを外部バ
ス調停装置（アービタ：ａｒｂｉｔｅｒ）が必ずしも決
定できるとは限らないという問題を有する。ロックされ
た転送の発生は、一般的には、知られたシステムにおい
ては現在のマスタが前記転送または転送のシーケンスが
原子的（ａｔｏｍｉｃ：すなわち分割できないこと）で
あると考えていることを示すロック（ＬＯＣＫ）信号に
よって表示される。しかしながら、もしマスタがいくつ
かの一連のこれらの原子的なロックされたシーケンスを
バック−バックで有しており、かつもし外部アービタが
これらの原子的なシーケンスの当接（ａｂｕｔｍｅｎｔ
ｓ）に気が付くことができれば、外部アービタがバスの
所有権をマスタから取り上げかつそれを前記シーケンス
の間の境界でより必要とするマスタに与えることが完全
に許容されるであろう。

【０００３】知られたバスプロトコルはバスマスタが長
い一連のバック−バックロックされた転送を行なってい
る時間の間における他のバスマスタの窮乏（ｓｔａｒｖ
ａｔｉｏｎ）を防ぐことができない。図４は、介在する
バスクロックなしに２つの連続するロックされたシーケ
ンスを行なっている同期バスの動作を示す。図４から、
外部アービタは介在するバスロックを持たない単一の、
数多くの転送のロックされたシーケンス、および複数の
シーケンスの間での差を決定できないことが分かる。こ
れはアービタが他のバスマスタにバスを所有させる必要
があるが中断なしにリンクされたロックシーケンスのロ
ックされた性質を保存する必要がある場合に問題であ
る。ロックされたシーケンスの中断がないことを保証す
るためには、アービタは現在バスを使用しているマスタ
に対しＢＧ（バス承認）を否定する前に前記ＬＯＣＫ信
号が否定されるのを待つことを強要される。前記ＬＯＣ
Ｋ信号はシーケンスの間では否定されないから、現在の
マスタはバック−バックロックされたシーケンスを走行
させることにより効果的にバスを独占することができ
る。

【０００４】知られたバスプロトコルは前記ＬＯＣＫ信
号がロックされたシーケンスにおける最後の転送の終了
によって肯定されることを要求することに注意を要す
る。ＬＯＣＫ信号はロックされたシーケンス内では全て
の転送に対して肯定された状態に留まらなければならな
いが、それはスレイブ（ｓｌａｖｅ）がいずれの転送に
ついても転送リトライの必要性を通知するかも知れない
からである。

【０００５】

【発明が解決しようとする課題】１つの知られたバスプ
ロトコルは上に述べた問題をロックされたシーケンスの
間で１つまたは２つのデッドクロック（ｄｅａｄ ｃｌ
ｏｃｋｓ）を加えることによって解決しようと試みてい
る。これらのデッドクロックは結局ロックされたシーケ
ンスを破ることになるか、あるいは性能を低下させかつ
緊急の要求を有する他のマスタに対するバスの潜伏性
（ｌａｔｅｎｃｙ）を増大させるという望ましくない副
作用を持つことが発見された。上に述べた問題をさらに
解決するために、バスプロトコルは最後にロックされた
バスサイクルのステータスの表示子（ＬＯＣＫＥ）を導
入して前記アービタがロックされたシーケンスの最後の
転送の間におけるマスタへのＢＧの否定および該転送と
のオーバラップ調停を可能にしている。しかしながら、
前記外部バスアービタがバス処理のロックされた完全性
を保つためにＢＧを非同期的に再び肯定しなければなら
ない場合がバスサイクルのリトライの間に存在する。図
５はこのような場合を示す。図５においては、バスアー
ビタはそれが前記ＬＯＣＫＥが肯定されかつＢＲ（バス
要求）が否定されているのを見たときにバスサイクル２
（ＢＣ２）においてＢＧを否定することに注目すべきで
ある。しかしながら、転送のリトライは通知され（ＴＲ
Ａが肯定される）かつロックされたシーケンスの破壊を
防止するために外部バスアービタは非同期的にＢＧを再
肯定しなければならない。これは上に述べた問題を解決
する外部バスアービタの設計を非常に困難にするが、そ
れは前記リトライ信号（ＴＲＡ）もまた非常に高速度で
サンプルされなければならないからである。これは非常
に高いプロセッサのクロック周波数ではほとんど不可能
でありかつ総合的に同期的な設計にとってもほとんど不
可能であろう。

【０００６】知られたオーバラップしたバス調停プロト
コルはまた第２のマスタがバスマスタの内部の非同期
の、セルフタイム化された、またはチックをベースとし
た（ｔｉｃｋ ｂａｓｅｄ）論理に頼ることなくバスを
使用し始める間に、現在のバスマスタによるバスの保有
の終了を表示する問題を有する。この問題を処理するた
めの知られたプロトコルはバスビジー（Ｂｕｓ Ｂｕｓ
ｙ）プロトコルである。該バスビジー（ＢＢ）プロトコ
ルを使用すると非常に高いバス周波数では問題が発生す
る。図１は、知られたシステムにおける前記バスビジー
プロトコルの動作を示す。通常１つのシステムにおい
て、主（ｐｒｉｍａｒｙ）マスタのバスビジー（ＰＭ＿
ＢＢ＊）および代替（ａｌｔｅｒｎａｔｅ）バスマスタ
のバスビジー（ＡＭ＿ＢＢ＊）信号は一緒に結ばれかつ
抵抗によってＶｄｄにプルアップされるが、これらの信
号はここではバスの支配の転送時間におけるバスビジー
信号の競合の可能性を示すために分離されている。図１
のシステムはチックをベースとした内部クロックを使用
しかつ上に述べた問題をデッドチック（ｄｅａｄ ｔｉ
ｃｋ）によるターンオンおよびターンオフ時間を分離す
ることにより解決しようと試みる。チック（ｔｉｃｋ）
は全クロック期間または周期の１部である。前記デッド
チック方法は低いバス周波数ではうまく動作するが、高
いバス周波数ではうまく動作せず、それはバス化された
またはバスに接続された（ｂｕｓｅｄ）バスビジー信号
のより狭いチック時間およびＲＣ定数のためである。

【０００７】したがって、本発明の目的は、上述の従来
の技術における問題を解決し、高いバス周波数において
も適確なバス動作を可能にするバス調停プロトコルを実
現することにある。

【０００８】

【課題を解決するための手段および作用】上に述べた従
来技術の不都合は本発明によって克服されかつ他の利点
も得られる。１つの形態では、本発明はバス転送を制御
するためのバスプロトコル方法からなる。該方法は、第
１の制御信号を肯定する（ａｓｓｅｒｔ）ことによりマ
スタ回路にバスの所有権を承認することによって開始さ
れる。第２の制御信号の肯定に応答して、データが前記
マスタ回路と該マスタ回路の外部の装置との間で転送さ
れる。第３の制御信号が前記マスタ回路に送られる。該
第３の制御信号はマスタ回路に該マスタ回路のバスの所
有権が現在のバスサイクルの終りに放棄されるべきか、
あるいは前記第１の制御信号が否定されて該マスタ回路
にバスの所有権が放棄されるべきであることを指示した
場合にマスタ回路の自由裁量で終了すべきかを示す。第
４の制御信号が肯定されてマスタ回路の外部に前記マス
タ回路がそのバスの所有権を終了したことを指示する。
該第４の制御信号は前記第３の制御信号および前記第１
の制御信号の状態によって決定される時間に肯定され
る。

【０００９】他の形態では、本発明は第１の回路がバス
を通して第２の回路にインタフェースできるようにする
ためのバスプロトコルを構成する。回路が前記第１の回
路からの出力として第１の制御信号を提供しバスの所有
権が要求されていることを指示する。受信のための回路
が第１の回路への入力として該第１の回路がバスの所有
権を承認されるか否かを示すために使用される第２の制
御信号を受け入れる。提供するための回路が第３の制御
信号を第１の回路からの出力として発生し、この場合該
第３の制御信号は第１の回路がバスの所有権を放棄する
用意ができている場合にのみ肯定される。

【００１０】さらに他の形態では、本発明は制御信号を
受信するための回路を使用してバスを介して第１の回路
が第２の回路へとインタフェースできるようにするバス
プロトコルを構成し、この場合前記制御信号は第１の回
路への入力である。該制御信号は第１の回路が該第１の
回路によって行なわれている現在のバスサイクルの終り
にバスの所有権を放棄しなければならないことを示すた
めに第１の論理状態にセットされる。前記制御信号は前
記第１の回路が前記第１の回路によって決定される都合
の良い時間にバスの所有権を放棄すべきであることを示
すために第２の論理状態にセットされる。

【００１１】

【実施例】本発明は図面と共に以下の詳細な説明を参照
することによりさらに明瞭に理解できるであろう。

【００１２】図示の簡単化および明瞭化のために図面に
示された各要素は必ずしも同一尺度で描かれていないこ
とが理解できるであろう。例えば、前記要素のいくつか
の寸法は明瞭化のため他の要素に対し誇張されている。
さらに、適切であると考えられる場合には、参照数字は
対応するまたは類似の要素を示すために各図面の間で反
復されている。

【００１３】ここに教示されたバスを動作させるバスプ
ロトコルおよび方法はバスマスタの内部の非同期の、セ
ルフタイム化された（ｓｅｌｆ−ｔｉｍｅｄ）、または
チックをベースとした（ｔｉｃｋ ｂａｓｅｄ）論理に
頼ることなく第２のマスタがバスを使用し始めている間
に現在のバスマスタによるバスの保有の終了を示すオー
バラップしたバス調整システム（ｏｖｅｒｌａｐｐｅｄ
ｂｕｓ ａｒｂｉｔｒａｔｉｏｎ ｓｙｓｔｅｍ）に
おける問題を解決する。図１は、知られたバスプロトコ
ルおよび方法のタイミング図を示す。図１は、次のよう
に省略して表現された信号を示している。すなわち、Ｃ
ＬＫ＝クロック；ＴＳ＊＝転送開始；Ｒ／Ｗ＊＝読出し
／書込み；アドレスおよび属性（Ａｄｄｒｅｓｓ ＆
Ａｔｔｒｉｂｕｔｅｓ）＝アドレスビットおよびバス属
性ビット；Ｄ［３１：０］＝データビット；ＴＡ＊＝転
送アクノレッジ；ＰＭ＿ＢＲ＊＝主マスタ（ｐｒｉｍａ
ｒｙ ｍａｓｔｅｒ）バス要求；ＰＭ＿ＢＧ＊＝主マス
タバス承認；ＰＭ＿ＢＢ＊＝主マスタバスビジー；ＡＭ
＿ＢＢ＊＝代替マスタ（ａｌｔｅｒｎａｔｅ ｍａｓｔ
ｅｒ）バスビジー；ＡＭ＿ＢＲ＊＝代替マスタバス要
求；そしてＡＭ＿ＢＧ＊＝代替マスタバス承認、であ
る。この場合、＊記号は信号がアクティブローの信号で
あることを示す信号名である。

【００１４】図１は、非常に高いバス周波数では図１に
おけるバスビジー（ＢＢ＊）信号を使用する従来技術の
プロトコルにおいて問題が生じることを示している。通
常１つのシステムにおいて、主バスマスタのバスビジー
（ＰＭ＿ＢＢ＊）および代替バスマスタのバスビジー
（ＡＭ＿ＢＢ＊）信号は一緒に結ばれかつ抵抗によって
Ｖｄｄにプルアップされるが、図１ではバスの所有権の
転送時間におけるバスビジー（ＢＢ＊）信号の競合の可
能性を示すために図１ではこれらの信号は別々に示され
ている。主マスタはチックをベースとした内部クロック
を使用しかつ前記ＢＢ＊競合問題をデッドチック（ｄｅ
ａｄ ｔｉｃｋ）により前記バスビジー信号（ＢＢ＊）
のターンオンおよびターンオフ時間を分離することによ
り解決しようと試みる。これは低いバス周波数ではうま
く動作するが、高いバス周波数ではうまく動作せず、そ
れは送信されたバスビジー（ＢＢ＊）信号のより狭いチ
ック時間およびＲＣ定数のためである。図１において、
領域Ａおよび領域Ｂは時間的に、より高い周波数におい
て、１つのＢＢ＊信号（ＰＭ＿ＢＢ＊またはＡＭ＿ＢＢ
＊）が論理“１”をドライブしており、一方他のＢＢ＊
信号が論理“０”をドライブしている領域を示す。この
バス競合は都合の良いものではない。

【００１５】図２は、本発明に係わるバス保有終了（Ｂ
ｕｓ Ｔｅｎｕｒｅ Ｔｅｒｍｉｎａｔｅｄ：ＢＴＴ
＊）プロトコルの動作を示す。通常、主バスマスタのバ
ス保有終了（ＰＭ＿ＢＴＴ＊）および代替バスマスタの
バス保有終了（ＡＭ＿ＢＴＴ＊）信号は一緒に結ばれか
つ抵抗によってＶｄｄ（電源電圧）にプルアップされる
が、図１ではこれらの信号はバス所有権の転送時間にバ
ス保有終了信号の競合の可能性が生じないことを示すた
めに分離されている。さらに、前記バス保有終了（ＢＴ
Ｔ＊）信号のタイミングはシステムクロックと完全に同
期することができ、バスマスタの内部の非同期の、セル
フタイム化されたまたはチックをベースとした論理の必
要性を除去している。

【００１６】図２を参照すると、「バスサイクル（ｂｕ
ｓ ｃｙｃｌｅ）」および「転送サイクル（ｔｒａｎｓ
ｆｅｒ ｃｙｃｌｅ）」は、前記転送開始（ＴＳ＊）が
肯定されるクロックエッジから前記最終転送の最後の終
了アクノレッジ信号（ＴＡ＊，ＴＥＡ＊またはＴＲＡ
＊）がサンプルされるクロックエッジまでの１つの完全
なバス動作サイクルを表わしている。１つのバスサイク
ル内でデータのゼロからいくつかまでの転送が生じ得
る。用語「転送（ｔｒａｎｓｆｅｒ）」はそれ自体でデ
ータがプロセッサに転送されるかあるいはプロセッサか
ら転送される場合における単一のクロック期間または周
期（ｐｅｒｉｏｄ）を意味する。

【００１７】図２において、ＣＬＫはシステムクロック
を示す。前記ＴＳ＊信号は転送開始信号である。該転送
開始（ＴＳ＊）信号は前記主マスタ（ｐｒｉｍａｒｙ
ｍａｓｔｅｒ）によってアドレス線が安定になるクロッ
クサイクルの間に肯定され、かつ引き続くクロックサイ
クルにおいて否定される。前記ＴＳ＊信号は前記主マス
タがバスの所有権を持っている場合に前記主マスタのた
めのバスサイクルの開始を示す。前記ＴＳ＊信号は、他
の機能にもサービスできるが、システム内のバスの支配
権についての内部状態情報を維持するために主マスタが
バスマスタでない場合に前記主マスタによって調べられ
る。バスによってバスサイクルを行なうことができる全
てのマスタは一緒にバスでつながれた（ｂｕｓｅｄ）そ
れらのＴＳ＊信号を持たなければならない。主マスタが
バスマスタでない場合、ＴＳ＊は通常該主マスタによっ
てトライステート化される。

【００１８】図２において、前記Ｒ／Ｗ＊信号は主マス
タがバスの所有権を有する場合に該主マスタによってド
ライブされる。該Ｒ／Ｗ＊信号は引き続くデータの転送
の方向（外部からマスタへの読取り、またはマスタの外
部への書込み）を示す。該Ｒ／Ｗ＊信号は読取りバスサ
イクルの間にハイに肯定され、かつ書込みバスサイクル
の間にローに肯定される。６８０６０がバスマスタでな
い場合、この信号はトライステート化される。

【００１９】図２において、信号ＴＡ＊（または、転送
エラーアクノレッジ［ＴＥＡ＊］または転送リトライア
クノレッジ［ＴＲＡ＊］のような等価な信号）はバスサ
イクルの終りを示すために使用される。特に、主マスタ
がバスマスタである場合（すなわち、主マスタがバスの
所有権を有する場合）、前記ＴＡ＊信号は、バスに結合
された、現在のスレイブにより前記バスサイクルにおい
て転送されるべきデータが有効でありかつバスの読取り
動作の間にサンプルされる用意ができているクロックに
おいて肯定される。あるいは、前記ＴＡ＊信号は主マス
タから転送されたデータがバスの書込み動作の間にスレ
イブによって受け入れられる前記クロックにおいて現在
のスレイブにより肯定される。主マスタが前記転送を転
送アクノレッジ（ＴＡ＊）と共に首尾よく受け入れるた
めには、ＴＲＡ＊およびＴＥＡ＊は共にＴＡ＊が肯定さ
れているときに否定されなければならない。言い替えれ
ば、リトライおよびエラーバス転送信号は前記ＴＡ＊信
号に対し優先権を持つ。

【００２０】図２において、前記Ｄ［３１：０］信号は
現在の処理のためのデータを伝達する双方向信号であ
る。バーストバスサイクルの間に、データ線はバースト
要求全体の全ての部分を転送するために時間多重され
る。図２においては、アドレス信号は前記主マスタがバ
スの所有権を有する場合に該主マスタによって出力され
る。該アドレスビットはバス転送の第１の項目のアドレ
スを示すために使用される。

【００２１】図２において、バスサイクルの属性（ａｔ
ｔｒｉｂｕｔｅ）信号はバス上でどのようなタイプの転
送が行なわれているかを示すために使用される。例え
ば、これらの信号は１６ビットのムーブ（ｍｏｖｅ）ま
たは３２ビットのムーブを示すことができる。ユーザま
たはスーパバイザモードのアクセスを特定することがで
きる。キャッシュを適切に制御することができる。メモ
リ管理ユニットをアクセスすることができる。データ転
送サイズを決定できる。転送されたロングワードの中の
バイト選択を行なうことができる。バスロックを決定で
きる。一般に、数多くの転送属性機能および信号が技術
的に存在しかつ図２において任意のもの／全てを使用で
きる。

【００２２】図２における前記ＰＭ＿ＢＲ＊信号は主マ
スタまたは主プロセッサのためのバス要求信号である。
該ＰＭ＿ＢＲ＊信号は主マスタから外部バスアービタに
送られかつ任意の時間に肯定または否定できる。ＰＭ＿
ＢＲ＊はバスを使用する必要性を指示するために主マス
タによって肯定され、かつ主マスタがもはやバスを必要
としなくなるまで肯定状態に保持される。この肯定時間
は主マスタがバスマスタである時間（すなわち、バスの
所有権を持っている時間）並びに主マスタがバスマスタ
でない時間（すなわち、バスの所有権を持たない時間）
を含む。

【００２３】また、主マスタによるバスの使用の必要性
はバスアービタがバスを前記ＰＭ＿ＢＧ＊信号を介して
主マスタのプロセッサに承認できる前に内部状態の変化
により消散し得ることに注目すべきである。これはＰＭ
＿ＢＲ＊がこれまでにある期間の間肯定されかつ次にＰ
Ｍ＿ＢＧ＊が外部バスアービタによって肯定できる前に
否定された場合に当てはまる。したがって、外部バスア
ービタは主マスタがバスの使用を要求するが、バスアー
ビタがＰＭ＿ＢＧ＊を主マスタに対し肯定したとき、決
してバスの支配権を引き継がない場合を扱わなければな
らない。この場合は主マスタがＰＭ＿ＢＲ＊を否定しか
つＰＭ＿ＢＧ＊が外部バスアービタによって肯定された
後に次のクロックエッジにおいてＴＳ＊を肯定しないこ
とに注目することによって検出できる。これはＰＭ＿Ｂ
Ｇ＊が主マスタに対して肯定されかつ主マスタが依然と
してＰＭ＿ＢＲ＊を肯定しているが未だＴＳ＊を肯定し
ていない場合ではないことに注目すべきである。主マス
タによりそれがＰＭ＿ＢＧ＊を受信した後に、ＰＭ＿Ｂ
Ｒ＊が肯定された状態に留まっている場合にＴＳ＊の肯
定の遅れが生じるのは命令バス要求動作を先取りするオ
ペランドバス動作によって引き起こされる特別の内部状
態による。この場合、主マスタは依然としてＰＭ＿ＢＲ
＊が肯定された状態に留まっている限りバスを使用する
ことを意図している。

【００２４】図２は、ＰＭ＿ＢＧ＊信号を示している。
このＰＭ＿ＢＧ＊信号は外部アービタによって主マスタ
に与えられ現在のマスタが現在のバスサイクルを終了し
て制御信号によりバスを放棄するや否や、主マスタがバ
スを制御することを示すバス承認信号である。バスを放
棄するための制御信号は以下に説明する。ＰＭ＿ＢＧ＊
がアービタによって否定されたとき、主マスタは、バス
サイクルのロックされたシーケンスがＢＧＲ＊（Ｂｕｓ
Ｇｒａｎｔ Ｒｅｌｉｎｑｕｉｓｈ：バス承認放棄）
が否定された状態で（ＢＧＲ＊信号は後にかつ引き続く
図面においてさらに説明する）進行していない限り、現
在のバスサイクルが完了するや否や制御信号を介してバ
スを放棄する。バスサイクルのロックされたシーケンス
がＢＧＲ＊が否定された状態で進行している場合、主マ
スタは原子ロックされた（ａｔｏｍｉｃ ｌｏｃｋｅ
ｄ）バスサイクルのシーケンスを完了しかつ次にそれが
ＰＭ＿ＢＴＴ＊（転送終了制御信号）を肯定しかつＰＭ
＿ＢＢ＊（図２には示されていないが図１には示されて
いるバスビジー信号）を否定することによりバスを放棄
したことを表示する。一般に、前記ＰＭ＿ＢＴＴ＊信号
のみがバスサイクルの終了を決定するのに必要とされ、
かつＰＭ＿ＢＢ＊はプロセッサファミリーの互換性のた
めに与えられる。

【００２５】前記ＢＧＲ＊信号は図２には示されていな
いが、それは信号ＢＴＴ＊が強調されているからであ
る。ＢＧＲ＊信号はここでは簡単に説明し後に詳細に説
明する。ＢＧＲ＊信号の簡単な説明はここでは図２にお
けるＢＧ＊信号の動作をより良く理解するために与えら
れる。ＢＧＲ＊（バス承認放棄制御）信号は主マスタの
プロセッサに対しＰＭ＿ＢＧ＊が否定されたときにバス
の所有権を放棄する必要性の程度を示すＰＭ＿ＢＧ＊の
ためのクォリファイア（ｑｕａｌｉｆｉｅｒ）である。
該ＢＧＲ＊信号はＢＧ＊が否定されている場合に原子ロ
ックされたバスシーケンスの間に主マスタがどのように
ふるまうかに影響を与える。ＢＧＲ＊の肯定は主マスタ
に対し、該主マスタが一連のバスサイクルが一緒にロッ
クされることを意図している場合でも、ＢＧ＊が否定さ
れたときは主マスタによるバスの所有権は現在のバスサ
イクルの最後の転送に応じて放棄されるべきことを表示
する。ＢＧ＊が否定されている場合にＢＧＲ＊が否定さ
れると主マスタに対し原子シーケンスの崩壊が生じない
ことを保証するために全シリーズのロックされたバスサ
イクルが終了した後にのみロックされたバス状態（ＬＯ
ＣＫ＊制御信号が肯定された状態［図示せず］）の下で
主マスタのバス所有権が放棄されるべきことを表示す
る。

【００２６】言い換えれば、ＢＧＲ＊が肯定された場
合、主マスタは、いったんＰＭ＿ＢＧ＊が否定される
と、ロックされたシーケンス、その他にかかわらずでき
るだけ早くバスを離れるべきである。否定されているＢ
ＧＲ＊信号はバス終了の緊急性をより少ないものとして
示し、かつ主マスタは最終的に適切な終了時間が生じる
までバス上で転送を続けることができる。

【００２７】図２にはＰＭ＿ＢＴＴ＊信号が示されてい
る。該ＰＭ＿ＢＴＴ＊信号は１クロック周期の間肯定さ
れてシステムの他のマスタに対し外部アービタがＰＭ＿
ＢＧ＊をプロセッサに対し否定した後に、主マスタがそ
のバス保有を放棄したことを示す。ＰＭ＿ＢＴＴ＊信号
はその肯定の後にただちに１クロック周期の間否定され
るよう駆動される。その他の全ての時間においてはＰＭ
＿ＢＴＴ＊はトライステート化されている。図２はどの
ようにして主マスタおよび代替マスタが出力ピンをドラ
イブするかを示していることに注目することが重要であ
る。図２における出力ピンのいくつかは一緒に結合して
１つの統合された信号を形成することができる。例え
ば、ＰＭ＿ＢＴＴ＊は通常ＡＭ＿ＢＴＴ＊およびシステ
ムの任意の他のＢＴＴ＊ピンに結合される。主マスタは
それがバスマスタでない時に内部状態を維持しかつそれ
がバスの支配権を引き継ぐことができる時を追跡するた
めに前記ＰＭ＿ＢＴＴ＊を入力としてサンプルするのみ
である。バスマスタはシステムの全ての他の代替マスタ
に対し主マスタがバスの所有権を終了しつつあることを
示すためにＰＭ＿ＢＴＴ＊をドライブする。したがっ
て、プロセッサに対するＢＴＴ＊信号はしばしば他のマ
スタがバスの所有権をあきらめつつあることを通知する
ための入力であり、あるいはＢＴＴ＊はプロセッサによ
ってバスのその所有権を終了しつつあることを示すため
の出力として使用することができる。

【００２８】この内部状態情報を適切に維持するため
に、バス上の全てのマスタはそれらのＴＳ＊信号が一緒
にバスでつながれて主マスタおよび任意の他のバスマス
タが結合されたＴＳ＊−ＢＴＴ＊対を追跡できるように
しなければならない。例えば、もしＢＴＴ＊信号がその
後にＴＳ＊信号が肯定されずに発生すれば、バスは現在
の持ち主から解放される。もしＢＴＴ＊信号がその後に
ＴＳ＊信号が肯定されて発生すれば、バスは他のマスタ
によって使用中である（すなわち、所有されている）。
したがって、バスの状態を判定するためには前記信号Ｔ
Ｓ＊およびＢＴＴ＊の双方を監視することが重要であ
る。

【００２９】図２のプロトコルにおいては、主マスタは
図１のプロセッサに対して両立性ある信号を提供するた
めにＢＢ＊信号（図２には示されていない）を提供する
ことになる。しかしながら、好ましい形態においては、
図２のＢＴＴ＊信号およびプロトコルが使用されるべき
か、あるいは図１のＢＢ＊信号およびプロトコルが使用
されるべきかであり、両方ではない。前記ＢＴＴ＊信号
はバスの競合（ｃｏｎｔｅｎｔｉｏｎ）が少なくより大
きな柔軟性を提供し、かつしたがってより好ましい。使
用されていない信号、好ましくはＢＢ＊、は抵抗によっ
て否定状態に常にプルアップされるべきである。本明細
書に述べられているように、ＢＴＴ＊プロトコルは最大
バス速度および高い動作周波数において前記ＢＢ＊プロ
トコルよりも高い性能を達成する。

【００３０】図２においては、ＡＭ＿ＢＴＴ＊信号、Ａ
Ｍ＿ＢＲ＊信号、およびＡＭ＿ＢＧ＊信号は、それぞ
れ、ＰＭ＿ＢＴＴ＊，ＰＭ＿ＢＲ＊，およびＰＭ＿ＢＧ
＊と同様に機能する。唯一の差は、１つのグループの信
号が主マスタに対して機能し、一方他のグループの信号
が代替マスタに対して機能することである。

【００３１】図２において、前記ＢＴＴ＊（バス保有終
了）プロトコルの概念は図１のＢＢ＊プロトコルと異な
っている。ＢＴＴ＊プロトコルは常にはバスの使用の表
示を与えず、単にマスタがバスを使用するのを終了した
時間を知らせる（ｆｌａｇｓ）。ＢＴＴ＊信号は全ての
他のマスタがバスを引き継いでも大丈夫であることを検
出する必要がある。したがって、ＢＴＴ＊はマスタがバ
スを使用している全ての時間にトライステート化されか
つ１クロック周期の間肯定され、１クロック周期の間否
定され、かつ次に再び他のバスの終了時点までトライス
テート化される。バスを使用するのを待機しているマス
タは単に前のマスタがバスの使用を終了したことを知る
ためにＢＴＴ＊の１クロック分の肯定を検出するのみで
良い。ＢＴＴ＊は、図１のＢＢ＊信号と異なり、１クロ
ック全体の間同期してハイにドライブすることができ、
もし信号がちょうどトライステート化された場合には生
じ得る長いＲＣ遅延を防止することができる。図２にお
いて、１つのマスタがＢＴＴ＊を否定状態にドライブし
ていた時とＢＴＴ＊を肯定し始めている他のマスタに対
しＢＴＴ＊をトライステート化する時間との間には常に
少なくとも１クロックがあり、したがって図１のＢＢ＊
と異なり競合を防止できる。

【００３２】一般に、ＢＴＴ＊プロトコルの概念はバス
マスタの内部の非同期の、セルフタイム化された、また
はチックをベースとした論理に頼ることなく、同期バス
構造に対し真のオーバラップしたバス調停が行なわれる
ことを可能にする。ＢＴＴ＊プロトコルは非常に高い周
波数で前記ＢＢ＊プロトコルが持っている競合の問題を
解決する。

【００３３】図３は、図２のＢＴＴ＊プロトコルを実現
するために使用できるシステムを示す。図３は相互接続
としていくつかの実線（ｓｏｌｉｄ ｌｉｎｅｓ）を示
している。図３の点線（ｄａｓｈｅｄ ｌｉｎｅｓ）の
相互接続は図３の各要素の相互接続機構の変形または相
互接続機構への付加を示している。図３は、全てある方
式で相互接続された、主マスタ（ｐｒｉｍａｒｙ ｍａ
ｓｔｅｒ）１０、代替マスタ（ａｌｔｅｒｎａｔｅ ｍ
ａｓｔｅｒ）１２、およびバスアービタ（ｂｕｓ ａｒ
ｂｉｔｅｒ）１４を有する。図３は制御バス、データバ
ス、およびアドレスバスを示している。制御バスは任意
の２つまたはそれ以上の制御信号を相互接続し、任意の
２つまたはそれ以上の制御信号を導くことなどが可能で
ある。信号ＢＲ＊，ＢＧＲ＊，ＢＧ＊，ＬＯＣＫ＊，Ｌ
ＯＣＫＥ＊は、これらの信号は図３においては制御バス
に接続されたものとして示されていないが、任意選択的
に制御バスに接続することができる。図３においては、
各バスは各々のバスマスタに対する個々の要求／承認線
を使用して中央バスアービタ１４により調停される。調
停プロトコル（すなわち、どのプロセッサがバスの所有
権を持つべきか）はバス転送活動と同時に動作すること
ができ、それによってバスの所有権の転送が大きな性能
上の不利益（ｐｅｎａｌｔｙ）なしに行なうことができ
る。

【００３４】図３は、バスアービタ／コントローラを備
えたマルチ−マスタシステムにおいてバス調停信号がど
のように導かれるかを示すブロック図の１例を示してい
る。図３は、主マスタのバス要求（ＰＭ＿ＢＲ＊）入力
および代替マスタのバス要求（ＡＭ＿ＢＲ＊）入力を示
している。ＢＲ＊信号はバスアービタ１４に接続されて
いる。ＰＭ＿ＢＧＲ＊（バス承認放棄）およびＡＭ＿Ｂ
ＧＲ＊（バス承認放棄）はアービタ１４に接続されてい
るものとして示されている。ＰＭ＿ＢＧ＊（バス承認）
およびＡＭ＿ＢＧ＊（バス承認）はアービタ１４に接続
されているものとして示されている。ＬＯＣＫ＊および
ＬＯＣＫＥ＊信号はマスタ１０および１２によって出力
されかつアービタ１４に接続されている。制御信号ＢＴ
Ｔ＊（バス転送終了），ＴＳ＊（転送開始），およびＢ
Ｂ＊（バスビジー）はマスタ１０と１２との間に接続さ
れかつ制御バスに接続されている。データ線は各マスタ
１０および１２からデータバスへと接続され、かつアド
レス線は各マスタ１０および１２からアドレスバスへと
接続されている。Ｒ／Ｗ＊（読取り／書込み），ＴＡ＊
（転送アクノレッジ），ＴＥＡ＊（転送エラーアクノレ
ッジ），ＴＲＡ＊（転送リトライアクノレッジ），およ
び任意の他のバス制御信号のような、全ての他の制御信
号は図３に示されるように制御バスに接続されている。
ＴＳ＊はプロセッサがバスマスタでない場合にバスの支
配権についての内部状態を維持するために調べられるこ
とに注意を要する。バス上でバスサイクルを行なうこと
ができる全てのマスタはそれらのＴＳ＊信号が好ましい
形式で一緒にバス化され／接続され（ｂｕｓｅｄ／ｃｏ
ｎｎｅｃｔｅｄ）なければならない。

【００３５】図３は、図３の各要素に対する全てのクロ
ック（単数または複数）を発生するクロック発生回路１
６を示している。単一のあるいは複数のクロックのいず
れを使用しても良い。

【００３６】図３のシステム内での調停は現在のバスの
所有権および、それは早く終了しすぎることもあるかも
しれないが、バスサイクル（転送開始［ＴＳ＊］から最
終転送終了［ＴＡ＊またはＴＲＡ＊またはＴＥＡ＊］ま
で）が分割できない原子エンティティ（ａｔｏｍｉｃ
ｅｎｔｉｔｙ）であるという概念に基いている。ここで
用いられている「バス」はデータバス、アドレスバス、
および所有権を割り当てることができる任意の制御信号
の内の１つまたはそれ以上を意味する。もしバスが現在
主マスタ１０によって所有されていれば、該バスは主マ
スタがＢＴＴ＊を肯定した時（あるいは、ＢＢ＊を否定
した時）最終バスサイクルの完了後にのみ他のマスタ
（すなわち、代替マスタ）によって所有され得る。

【００３７】もし前記バスが現在主マスタ１０によって
所有されていなければ、主マスタ１０はそれがバスを必
要とするやいなやそのＢＲ＊信号を肯定する。バスアー
ビタ１４からＢＧ＊の肯定が受信されかつバス化された
ＢＴＴ＊の１クロック周期の肯定が検出され（あるい
は、ＢＢ＊の否定が立上りクロックエッジで検出さ
れ）、前のマスタ（例えば、システム内の他のマスタで
も良いが、代替マスタ１２）がその保有を終了してバス
を放棄したことを示すやいなやバスの支配が得られる。
ＢＧ＊が受信された時主マスタ１０が依然としてバスを
使用する必要性を有していれば、主マスタ１０はバスの
支配権を取り、ＴＳ＊を肯定しかつバスサイクルを開始
する。内部状態のため、もし主マスタ１０がもはやその
特定の時点でバスを使用する必要がなくなった場合、主
マスタ１０はそのＢＲ＊信号を否定する。主マスタ１０
はバスが１つのバスサイクルの間のみ必要であればそれ
がＴＳ＊信号を肯定するのと同時にそのＢＲ＊信号を否
定する。ＢＲ＊は主マスタ１０によって１つより多くの
バスサイクルが必要であればより長い時間の間保持され
る。

【００３８】前記ＢＴＴ＊信号（あるいはＢＢ＊）はシ
ステムの全ての代替マスタに接続され主マスタ１０によ
るバス保有の終了を通知する。ＢＴＴ＊信号は主マスタ
１０によりそれがＢＧ＊の否定によりバスへの所有権を
失いかつバスの使用を終了させる用意ができた後に肯定
される。主マスタ１０がバスの所有権を失った時に最終
バスサイクルの最終終了アクノレッジメントの後に、主
マスタ１０は１クロック周期の間ＢＴＴ＊を肯定し、１
クロック周期の間ＢＴＴ＊を否定し、かつ次にＢＴＴ＊
をトライステート化する（図２を参照）。もし外部バス
アービタ１４が代替マスタ（例えば、代替マスタ１２）
に対しその代替マスタへのＢＧ＊の肯定によりバスを承
認すれば、その代替マスタは、ＢＴＴ＊プロトコルを使
用して、該代替マスタが主マスタ１０からのＢＴＴ＊の
肯定を検出したすぐ次のクロックエッジでバスサイクル
をスタートすることができる。

【００３９】現在のバスがバスサイクルをスタートしつ
つあるのと同時に前のマスタは否定されたＢＴＴ＊をド
ライブしていても良く、それは現在のマスタは依然とし
てそのＢＴＴ＊信号がトライステート化されているから
である（図２を参照）。前記代替マスタはそれが保有を
終了するまでこのプロトコルにおいてはＢＴＴ＊をドラ
イブしないから、全てのマスタのＢＴＴ＊信号を一緒に
接続することによる衝突はない（すなわち、バスビジー
（ＢＢ＊）プロトコルに対し図１に示されるような競合
はない）。また、図３のマスタ１０および１２はあるい
は、ＢＢ＊調停プロトコルは図１に示されるものとやや
タイミングの相違を有するが、ＢＢ＊調停プロトコルを
提供することができる。該ＢＢ＊プロトコルは改善され
たＢＴＴ＊プロトコルを持たないより古いシステムまた
はプロセッサと容易に両立性をもたせるために提供され
る。

【００４０】前記ＢＢ＊プロトコルを使用するプロセッ
サがバスの使用を終了した時、ＢＢ＊はある期間の間否
定されてドライブされかつ次にトライステート化されな
ければならない。上に述べた、ＢＴＴ＊プロトコルを使
用することによりＢＢ＊プロトコルよりも高速度のバス
環境でより良く動作するが、それはＢＴＴ＊をドライブ
する（肯定、否定、またはトライステート）方法はクロ
ックと同期させることができるからである。バスアービ
タはＢＢ＊プロトコルのシステムからＢＴＴ＊プロトコ
ルのシステムへと移る場合に変更する必要はなく、それ
はバスアービタはＢＢ＊プロトコルのシステムにおける
ＢＢ＊信号またはＢＴＴ＊プロトコルシステムにおける
ＢＴＴ＊をサンプルする必要がなく、バスの所有権を決
定するためにＢＲ＊，ＢＧ＊および任意選択的にＬＯＣ
Ｋ＊を使用する必要性があるのみであるからである。い
ずれのマスタもバスの所有権を引き継ぐための適切な時
間を決定するのにＢＢ＊またはＢＴＴ＊およびＴＳ＊を
サンプルするのみで良い。

【００４１】主マスタ１０がそれが全ての必要なバスサ
イクルを終了した後に暗黙的な（ｉｍｐｌｉｃｔ）バス
の所有権を有する場合には、ＢＴＴ＊はＢＧ＊が否定さ
れかつ主マスタ１０がバスから追いやられるまでトライ
ステート状態に留まる（あるいは、ＢＢ＊が肯定された
状態に留まる）。この場合、主マスタがＢＧ＊の否定を
検出したすぐ次のクロック期間に主マスタはＢＴＴ＊を
１クロック期間の間肯定する（あるいは、単一クロック
（ＣＬＫ）期間の間ＢＢ＊を否定する）。主マスタ１０
がバスを与えられているが決して実際にはＴＳ＊を肯定
してそれを使用しない暗黙的なバス所有権の場合には、
主マスタ１０はＢＧ＊が否定された時ＢＴＴ＊を肯定し
ない（あるいは、ＢＢ＊を肯定しかつ次にＢＢ＊を否定
する）。

【００４２】ＢＴＴ＊プロトコルを使用するシステムに
おいては、バスが引き継がれる適切な時間を決定するた
めにＢＴＴ＊の遷移がマスタによって追跡されなければ
ならない。ＢＧ＊の否定の前における、間における、お
よび後におけるＢＴＴ＊の遷移はまたバス承認（ＢＧ
＊）がマスタとともに固定されておらず、かついずれの
マスタもバスをいくらかの時間の間使用していない場合
にあるマスタによって記録される必要があるかもしれな
い。そのような場合には、いずれかのマスタが前のマス
タがより早くバスの使用を終了したことを示し直ちにバ
スの制御を得ることができることを意味する状態情報を
保つことを要求される。好ましい形態では、主マスタ１
０が内部的にこの情報を維持する。

【００４３】ＲＳＴＩ＊（外部リセットピン）の否定に
より、かつ肯定されたＢＧ＊により開始される、外部リ
セットの後は、主マスタ１０は、ＲＳＴＩ＊の否定と主
マスタ１０がバスサイクルを開始する用意ができている
クロックサイクルとの間の時間の間における他のマスタ
によるＴＳ＊の肯定がなければ、バスの支配を引き継ぎ
かつバス活動のスタートを始めるために他のマスタ（す
なわち、代替マスタ）によるＢＴＴ＊の肯定を待たな
い。もし他のマスタ（すなわち、代替マスタ）がこの合
間にバス活動を開始すれば（ＴＳ＊が肯定される）、主
マスタ１０がバス承認表示（ＢＧ＊の肯定）を受信する
ことができても、主マスタ１０はそれがバスの支配権／
所有権を引き継ぎぐ前に他のマスタによってＢＴＴ＊が
肯定されるのを待つことになる。

【００４４】ＢＧ＊がアービタ１４によって否定された
時、主マスタ１０はバスサイクルのロックされたシーケ
ンスが否定されたＢＧＲ＊とともに進行している場合を
除き現在のバスサイクルが完了するとただちにバスを放
棄する。この場合、主マスタ１０は原子ロックされたバ
スサイクルのシーケンスを完了し、アドレスおよび他の
バスサイクルの属性がアイドルになっている時にクロッ
クの間の１クロック周期の間ＬＯＣＫ＊を否定ドライブ
し、かつ次のクロック周期で、ＬＯＣＫ＊をトライステ
ート化しかつＢＴＴ＊を肯定することによりバスを放棄
する（図６を参照）。前記ＢＧＲ＊信号はＢＧ＊が否定
されている時にバスの所有権を放棄する必要性の程度を
主マスタ１０に示すＢＧ＊のためのクォリファイア（ｑ
ｕａｌｉｆｉｅｒ）である。ＢＧＲ＊は主としてＢＧ＊
が否定されている時に原子ロックされたシーケンスの間
に主マスタ１０がどのようにふるまうかに影響を与え
る。

【００４５】図３の主マスタ１０は主マスタ１０からバ
スの所有権が除去できるようにしかつ、たとえプロセッ
サがバスサイクルのロックされたシーケンスを示してい
ても、他のバスマスタに対しそれがＢＧ＊の否定を検出
すればバスの所有権を承認できる調停プロトコルを有す
る。ＬＯＣＫ＊信号は主マスタ１０によってプロセッサ
が現在の次のバスサイクルが一緒にロックされる（すな
わち、分離できない）ようにすることを意図しているこ
とを示すが、これは前記ＢＧＲ＊信号のシステムバスの
アービタの制御により強制されるかあるいはオーバライ
ドされるようにすることができる。外部バスアービタ１
４によるＢＧ＊の否定とともにＢＧＲ＊の肯定により、
プロセッサが原子バスサイクルのロックされたシーケン
スを行なっていても現在のバスサイクルが終了するやい
なや該プロセッサがバスを離れるよう強制する。主マス
タ１０がロックされたバスサイクルのシーケンスを行な
っている場合にＢＧＲ＊およびＢＧ＊の双方が否定され
れば、主マスタ１０は原子ロックされたバスサイクルの
組全体を終了しかつ次に原子ロックされたバスサイクル
のそのユニットの完了時にバスを放棄し、したがって原
子シーケンスの崩壊は生じない。主マスタ１０は１組の
バック−バック原子ロックされたバスサイクルを行なっ
ているかも知れず、外部バスアービタ１４がその当接
（ａｂｕｔｍｅｎｔ）を検出してＢＧ＊を否定する安全
な時間を決定することはできないことに注意を要する
（図４を参照）。これはＢＧＲ＊が否定されている場合
に避けられる。ＢＧＲ＊が否定されている場合、主マス
タ１０は現在の組の原子ロックされたバスサイクルの最
後のバスサイクルを終了し、かつ次にバスを放棄し、し
たがってそのユニットの原子ロックされたバスサイクル
の妨害を防止するが全てのバック−バック原子ロックさ
れたバスサイクルが行なわれる前にバスを解放する。し
たがって、バスの利用可能性が改善される。

【００４６】前記ＢＧＲ＊プロトコルの代わりとして、
主マスタ１０はファミリの互換性のためにＬＯＣＫＥ＊
信号を保持することができる。主マスタ１０は外部アー
ビタがバス上にバック−バックロックされたシーケンス
の間の境界を検出できるようにするためバスサイクルの
ロックされたシーケンスの最後のバスサイクルの間にＬ
ＯＣＫＥ＊信号を使用するプロセッサのファミリの一部
である。前記プロセッサのファミリにおいて１つのプロ
セッサによって使用される外部アービタはロックされた
シーケンスを破壊することなしにＢＧ＊を除去しかつ調
停がロックされたシーケンスにおける最後の転送とオー
バラップできるようにするため安全な時間を決定するた
めに前記ＬＯＣＫＥ＊ステータス信号を使用することが
できる。しかしながら、ＬＯＣＫＥ＊が肯定されかつＢ
Ｇ＊が否定されたロックされたシーケンスの最後のバス
サイクルの間におけるリトライアクノレッジ終了（ＴＲ
Ａ＊）は前記ロックされたシーケンスの分割またはイン
タラプトを防止するためバスサイクルが終了する前に外
部バスアービタにおける非同期論理がＢＧ＊を再肯定す
ることを必要とする。ＢＧＲ＊プロトコルを使用するこ
とによって主マスタ１０にそれ自身でバスの所有権を放
棄する適切な時間を決定させることによりこの問題を除
去することができ、かつ外部バスアービタの設計を単純
化することができる。

【００４７】ロックされたシーケンスは通常コンペアア
ンドスワップ（ｃｏｍｐａｒｅ ａｎｄ ｓｗａｐ：Ｃ
ＡＳ）命令、のような命令、任意選択的にはムーブコン
トロール（ｍｏｖｅ ｃｏｎｔｒｏｌ：ＭＯＶＥＣ）命
令、およびテストアンドセット（ｔｅｓｔ ａｎｄ ｓ
ｅｔ：ＴＡＳ）命令のような命令に対して必要とされ
る。バスサイクルのロックされたシーケンスに対して
は、主マスタ１０はＬＯＣＫ＊ならびに第１のバスサイ
クルのＴＳ＊を肯定し、かつ前記ＴＡＳおよびＣＡＳ命
令の実行の間、メモリのテーブルワーク（ｔａｂｌｅｗ
ａｌｋｓ）における履歴情報の更新時に、そしてバス制
御レジスタにおけるＬＯＣＫビットをセットしかつ後に
リセットするＭＯＶＥＣ命令の実行後における最後のバ
スサイクルの最後の転送の最終的な終了アクノレッジメ
ントに続きＬＯＣＫ＊を否定する。アービタ１４がＬＯ
ＣＫ＊およびＢＧＲ＊に関してどのように設計されてい
るかに応じて、ＬＯＣＫ＊およびＬＯＣＫＥ＊信号を使
用することはロックされたシーケンスの間にオーバラッ
プされたバス調停を防止する効果を持つことができる。
ロックされたシーケンスの持続期間にわたりＬＯＣＫ＊
を肯定状態に保つことにより、該シーケンスの最後のバ
スサイクルがリトライされかつ依然としてロック状態を
維持するようにすることができる。

【００４８】前記プロセッサのファミリにおける他のプ
ロセッサと同様に、主マスタ１０は前の使用の後にバス
が依然として所有されているがアイドルである時間の間
に前記アドレスおよび属性ライン上の最後のバスサイク
ルから情報を保持しかつドライブし続ける。しかしなが
ら、前記ファミリの他のプロセッサと異なり、暗黙的な
バスの所有権の場合に、プロセッサ１０がバスを承認さ
れているがいまだサイクルを行なっていない場合、該プ
ロセッサは前記アドレスおよび属性ラインをドライブせ
ずかつそれらのラインはバスサイクルが実際に開始され
るまでトライステート化された状態に留まっている。

【００４９】前記ＢＧＲ＊信号を使用することは外部バ
スアービタが同期バスシステムにおいて現在のマスタが
一連のバック−バックロックされた転送シーケンスを行
なっている場合にバスの所有権が他のマスタに転送され
るポイントを決定できないという問題を解決する。ロッ
クされた転送の発生は一般的には現在のマスタが前記転
送または転送のシーケンスが原子的（すなわち、分離で
きない）であると考えていることを示すＬＯＣＫ＊信号
により示される。しかしながら、もし現在のマスタがい
くつかのシリーズのこれらの原子的にロックされたシー
ケンスをバック−バックとして有していれば、かつもし
外部アービタがこれらの原子シーケンスの当接（ａｂｕ
ｔｍｅｎｔｓ）に気が付くことができれば、外部アービ
タが前記マスタからバスの所有権を取り上げかつそれを
前記シーケンスの間の境界でより必要性の高いマスタに
与えることが完全に許容されるであろう。

【００５０】前記ＢＧＲ＊信号はこの付加された機能を
可能にする。したがって、前記ＢＧＲ＊信号は現在のバ
スマスタが長いシリーズのバック−バックロックされた
転送を行なっている時間の間に他のバスマスタの窮乏状
態（ｓｔａｒｖａｔｉｏｎ）を防止するために使用でき
る。図４は、バスクロックの介在なしに２つの引き続く
ロックされたシーケンスを行なう知られた同期バスプロ
トコルの動作を示す。図４から、外部アービタは単一の
ロックされたシーケンス、数多くの転送ロックされたシ
ーケンス、またはバスクロックの介在がない複数のシー
ケンスの間の差を決定できないことがわかる。この独立
のロックされたシーケンスの当接の決定ができないこと
はアービタが他のバスマスタにバスを持たせる必要があ
るが、中断なしにリンクされたロックシーケンスのロッ
クされた性質を保存する必要がある場合に問題である。

【００５１】前記ロックされたシーケンスの崩壊がない
ことを保証するために、バスアービタは現在バスを使用
しているマスタに対しＢＧ＊（バス承認）を否定する前
にＬＯＣＫ＊の否定を待つことを強制される。ＬＯＣＫ
＊はシーケンスの間で否定されないから、現在のマスタ
はバック−バックロックされたシーケンスを行なうこと
により効果的にバスを独占することができる。図４のバ
スプロトコルはロックされたシーケンスにおいて最後の
転送の終了を通してＬＯＣＫ＊が肯定されることを必要
とすることに注目すべきである。前記ＬＯＣＫ＊信号は
ロックされたシーケンス内で全ての転送に対し肯定され
た状態に保たれなければならないが、それはスレイブ装
置がいずれのバス転送に対してもリトライを転送する必
要性を通知できるからである。

【００５２】上に述べた決定の問題はまた主プロセッサ
１０のプロセッサの先行するファミリにおいても存在し
た。先行するファミリのプロセッサに対する考えられた
可能な解決方法はロックされたシーケンスの間に１つま
たは２つのデッドクロックを加えることであったが、こ
れらはロックされたシーケンスを破壊するかあるいは性
能を低下させかつ緊急の要求を有する他のマスタに対す
るバスの潜伏性（ｌａｔｅｎｃｙ）を増大するという望
ましくない副作用を有することになることがわかった。
前記決定の問題を解決するために、従前のプロセッサは
ロックされたシーケンスの最後の転送および該転送にと
もなうオーバラップ調停の間にアービタがＢＧ＊を前記
マスタに対して否定できるようにするためそれらの設計
に最後にロックされたバスサイクルのステータス表示子
（ＬＯＣＫＥ＊信号）を加えた。しかしながら、バス処
理のロックされた完全性を保持するために外部バスアー
ビタが非同期的にＢＧ＊を再肯定しなければならない場
合がバスサイクルのリトライの間に存在する。

【００５３】図５は、この場合を示す。図５において、
バスアービタはそれがＬＯＣＫＥ＊が肯定されておりか
つＢＲ＊（バス要求）が否定されていることを見た時バ
スサイクル２（ＢＣ２）においてＢＧ＊を否定すること
に注意を要する。しかしながら、転送リトライはスレイ
ブ装置によって通知される（ＴＲＡ＊が肯定される）。
ロックされたシーケンスの破壊を防止するために、外部
バスアービタは非同期的にＢＧ＊を再肯定しなければな
らない。これらはこの問題を解決する外部バスアービタ
の設計を非常に困難にするが、それは前記転送リトライ
信号（ＴＲＡ＊）もまたいまやサンプルされなければな
らないからである。これは非常に高い周波数においては
ほとんど不可能である。

【００５４】主マスタ１０は上に述べた問題をバス承認
放棄（ＢＧＲ＊）入力を提供することにより（ＬＯＣＫ
Ｅ＊出力の必要性なしに）内部的に解決し、それによっ
て主マスタ１０がバスをあきらめるべき場合に該主マス
タ１０がそれ自体で決定できるようにする。図６におい
て、ＢＧＲ＊入力は主マスタ１０に対しバスの放棄の必
要性の程度を通知する。もしＢＧＲ＊が外部アービタが
ＢＧ＊を否定した時間の間またはその時間の後に（図６
のバスサイクル５（ＢＣ５）を参照）肯定されれば、主
マスタ１０は現在のサイクルがバスサイクルのロックさ
れたシーケンスの一部であっても現在のバスサイクルの
終りにバスを無条件に放棄することになる。したがって
前記ロックはＢＧＲ＊信号の状態により破られる。もし
外部バスアービタがＢＧ＊を否定した時に（図６のバス
サイクル２および３（ＢＣ２／ＢＣ３）を参照）ＢＧＲ
＊が否定されれば、主マスタ１０は全ロックシーケンス
の首尾良い完了まで待機し、したがってロックされたシ
ーケンスの原子性（ａｔｏｍｉｃｉｔｙ）を保証しかつ
転送リトライ条件（ＴＲＡ＊）に関する上に述べた問題
を防止する。

【００５５】図６は、ＢＧＲ＊に関する主マスタ１０の
動作を示す。外部アービタ１４はバスを代替マスタに承
認し、ＢＧＲ＊が主マスタ１０に対し否定される。した
がって、主マスタ１０はそれがバスを放棄する前にその
一連のロックされたバスサイクルＢＣ１，ＢＣ２，およ
びＢＣ３（バスサイクル１，２および３）を終了する。
バスサイクル５（ＢＣ５）において、主マスタ１０は再
びロックされたバスサイクルのシーケンスを行なってい
るが、この場合はＢＧＲ＊は主マスタ１０に対し肯定さ
れておりかつＢＧ＊は否定されている。したがって、主
マスタ１０は現在のバスサイクルの終りにただちにバス
を放棄し、ロックされた転送シーケンスを獲得する。

【００５６】本発明が特定の実施例に関して図示されか
つ説明されたが、当業者にはさらに他の修正および改善
が可能であろう。例えば、ここに述べた制御ビットは他
の名称を持つが同じ基本的な機能を果すものとすること
ができる。バス、アドレスバス、データバス、制御信号
バスの大きさ、および他の値は設計に応じて変えること
ができる。任意の数のマスタ、Ｎマスタ、をバスアービ
タ１４に接続することができ、この場合Ｎは正の整数で
ある。他の形態では、ＢＧＲ＊信号はシステムにおける
他のマスタによる出力として供給することができかつバ
スアービタ１４の排他的な出力でないようにすることが
できる。したがって、本発明は示された特定の形式に限
定されるものではなく、かつ添付の特許請求の範囲にお
いて本発明の精神および範囲から離れることのない全て
の修正をカバーすることを考えていることが理解される
べきである。

【００５７】

【発明の効果】一般に、前記ＢＧＲ＊プロトコルは外部
バスアービタにおいて必要とされている非同期論理の問
題を総合的に解決する。さらに、ＢＧＲ＊プロトコルは
システムにおける各々のマスタがバスの所有権を決定す
るために２つの異なるバス承認入力の状態をサンプルす
る必要性なしに必要とされる非同期論理の問題を解決す
る。２信号バス承認方法（米国特許第５，１２７，０８
９）はバスマスタの内部の不必要なオーバヘッドおよび
単にバスの所有権を決定するためにシステムにおける各
バスマスタに対しアービタから他の信号を導く不必要な
オーバヘッドを有し、かつ外部バスアービタの設計を複
雑にする。ＢＧＲ＊プロトコルにおいては、各々のバス
マスタに独立に結合された個々のバス承認信号ＢＧ＊が
バスの所有権を決定するために使用でき、一方バス承認
放棄（ＢＧＲ＊）信号がＢＧ＊が否定された時バス承認
（ＢＧ＊）信号の意義および優先度を修正する。このプ
ロトコル／方法はまたより単純な外部バスアービタの設
計を生み出す。

【００５８】要するに、ここに教示されたプロトコルは
いったんＢＧ＊が否定されると、マイクロプロセッサに
対しバスの所有権の放棄の緊急性を示すＢＧＲ＊信号を
提供する。もしＢＧＲ＊がＢＧ＊が否定された時に肯定
されれば、バスコントローラ／アービタ１４は主マスタ
１０に対し主マスタ１０がバスの所有権を、ロックされ
たバスシーケンスにかかわらず、できるだけ早く放棄し
なければならないことを示している。もしＢＧＲ＊がＢ
Ｇ＊が主マスタ１０に対し否定された時に否定されれ
ば、主マスタ１０はバスを放棄するのに最も適した時間
を決定する。通常、最も適切な時間は、もしバスサイク
ルがロックされていなければ、次のバス転送の後であ
り、あるいは完全なロックされた転送シーケンスの終了
時である。

【００５９】ここに教示されたプロトコルはまた他のマ
スタに対し最後にバスの所有権を持ったマスタがそのバ
スの所有権を終了しつつあることを示すＢＴＴ＊信号を
提供する。ＢＴＴ＊は、ここに述べられているように、
知られたＢＢ＊プロトコルのような、他のプロトコルよ
りも優れている。該ＢＴＴ＊信号はバス調停の間におけ
るバスデータの競合を生じ得る連続的に肯定されるＢＢ
＊信号と異なり一連の／単一の転送の最終バスサイクル
が完了した時にのみ肯定される。

【図面の簡単な説明】

【図１】バス保有の終了を示すために使用される伝統的
なバスプロトコルを示すタイミング図である。

【図２】本発明に係わるバス保有の終了を示すために使
用されるバスプロトコルを示すタイミング図である。

【図３】図２のバスプロトコルを実現するために使用さ
れるシステムを示すブロック図である。

【図４】バスの所有権の終了が困難でありかつマスタが
バスを独占できる従来のバスプロトコルを示すタイミン
グ図である。

【図５】ロックされたバス転送を適切にリトライするた
めに非同期バス承認（ＢＧ＊）制御が必要とされる他の
知られたバスプロトコルを示すタイミング図である。

【図６】本発明に係わるバスプロトコルを示すタイミン
グ図である。

【符号の説明】

１０ 主マスタ １２ 代替マスタ １４ バスアービタ １６ クロック発生器

Claims (5)

【特許請求の範囲】
1. 【請求項１】 バスコントローラによるバス転送を制御
   するためのバスプロトコル方法であって、 バスコントローラからの第１の制御信号を肯定すること
   によりマスタ回路にバスの所有権を承認する段階、 バス転送が開始されるべきことを示す第２の制御信号の
   肯定に応答して前記マスタ回路と前記マスタ回路の外部
   の装置との間でデータを転送する段階、 前記バスコントローラから前記マスタ回路に第３の制御
   信号を送信する段階であって、該第３の制御信号は前記
   マスタ回路に対し前記マスタ回路のバス所有権が前記第
   １の制御信号が肯定解除された時に現在のバスサイクル
   の終了時に放棄されるべきであるか、あるいは前記第１
   の制御信号が肯定解除された時に前記マスタ回路の裁量
   により終了されるべきであることを指示するもの、 前記マスタ回路に対し前記バスの所有権が放棄されるべ
   きことを指示するために前記第１の制御信号を肯定解除
   する段階、そして前記マスタ回路の外部に第４の制御信
   号を肯定することにより前記マスタ回路がそのバスの所
   有権を終了したことを通信する段階であって、前記第４
   の制御信号は前記マスタ回路によって肯定され、前記第
   ４の制御信号は前記第３の制御信号および前記第１の制
   御信号の状態によって決定される時間に肯定されるも
   の、 を具備することを特徴とするバスコントローラによるバ
   ス転送を制御するためのバスプロトコル方法。
2. 【請求項２】 バスを介して第１の回路が第２の回路に
   インタフェースできるようにするためのバスプロトコル
   を有するデータ処理システムであって、 前記バスの所有権が要求されていることを示すために前
   記第１の回路からの出力として第１の制御信号を提供す
   るための回路、 前記第１の回路が前記バスの所有権を承認されるか否か
   を示すために使用される第２の制御信号を前記第１の回
   路への入力として受信するための回路、そして前記第１
   の回路からの出力として第３の制御信号を提供するため
   の回路であって、該第３の制御信号は前記第１の回路が
   前記バスの所有権を放棄する用意ができている場合にの
   み肯定されるもの、 を具備することを特徴とするバスを介して第１の回路が
   第２の回路にインタフェースできるようにするためのバ
   スプロトコルを有するデータ処理システム。
3. 【請求項３】 バスを介して第１の回路が第２の回路へ
   とインタフェースできるようにするためのバスプロトコ
   ルであって、 前記バスの所有権が要求されていることを示すために前
   記第１の回路からの出力として第１の制御信号を提供す
   るための手段、 前記第１の回路がバスの所有権を承認されるか否かを示
   すために使用される第２の制御信号を前記第１の回路へ
   の入力として受信するための手段、そして前記第１の回
   路への入力として第３の制御信号を受信するための手段
   であって、前記第３の制御信号は前記第１の回路が前記
   第１の回路によって行なわれている現在のバスサイクル
   の終りにバスの所有権を放棄しなければならないことを
   示すために第１の論理状態にセットされ、かつ前記第３
   の制御信号は前記第１の回路が前記第１の回路によって
   決定される都合の良い時間にバスの所有権を放棄すべき
   ことを示すために第２の論理状態にセットされるもの、 を具備することを特徴とするバスを介して第１の回路が
   第２の回路へとインタフェースできるようにするための
   バスプロトコル。
4. 【請求項４】 バスを介して第１の回路が第２の回路へ
   とインタフェースできるようにするためのバスプロトコ
   ルであって、 前記バスの所有権が要求されていることを示すために前
   記第１の回路からの出力として第１の制御信号を提供す
   るための手段、 前記第１の回路が前記バスの所有権を承認されるか否か
   を示すために使用される第２の制御信号を前記第１の回
   路への入力として受信するための手段、 前記第１の回路への入力として第３の制御信号を受信す
   るための手段であって、該第３の制御信号は前記第１の
   回路が前記第１の回路によって行なわれている現在のバ
   スサイクルの終りにバスの所有権を放棄しなければなら
   ないことを示すために第１の論理状態にセットされ、か
   つ前記第３の制御信号は前記第１の回路が前記第１の回
   路によって決定される都合の良い時間にバスの所有権を
   放棄すべきことを示すために第２の論理状態にセットさ
   れるもの、そして前記第１の回路からの出力として第４
   の制御信号を提供するための手段であって、前記第４の
   制御信号は前記第１の回路が前記バスの所有権を放棄す
   る用意ができている場合にのみ肯定されるもの、 を具備することを特徴とするバスを介して第１の回路が
   第２の回路へとインタフェースできるようにするための
   バスプロトコル。
5. 【請求項５】 バスを介して第１の回路が第２の回路へ
   とインタフェースできるようにするためのバスプロトコ
   ル方法であって、 前記第１の回路が前記バスの所有権を要求していること
   を示すために前記第１の回路から第１の制御信号出力を
   提供する段階、 前記第１の回路が前記バスの所有権を承認されるか否か
   を示すために使用される第２の制御信号を前記第１の回
   路へと提供する段階、そして前記第１の回路から第３の
   制御信号出力を提供する段階であって、該第３の制御信
   号はバスサイクルの完了後に肯定され、前記バスサイク
   ルは前記第１の回路によって開始されており、前記第３
   の制御信号は前記第１の回路によって前記第１の回路が
   バスの所有権を放棄する用意ができている場合にのみ肯
   定されかつ前記第３の制御信号は前記バスサイクルが行
   なわれている場合にトライステート化されているもの、 を具備することを特徴とするバスを介して第１の回路が
   第２の回路へとインタフェースできるようにするための
   バスプロトコル方法。