JPH0716211B2 - 通信制御処理装置 - Google Patents
通信制御処理装置Info
- Publication number
- JPH0716211B2 JPH0716211B2 JP5018373A JP1837393A JPH0716211B2 JP H0716211 B2 JPH0716211 B2 JP H0716211B2 JP 5018373 A JP5018373 A JP 5018373A JP 1837393 A JP1837393 A JP 1837393A JP H0716211 B2 JPH0716211 B2 JP H0716211B2
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- JP
- Japan
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- protocol
- communication control
- data
- control procedure
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- Computer And Data Communications (AREA)
- Communication Control (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、階層構造を有する通信
制御手順(プロトコル)を実行するための通信制御処理装
置に関する。
制御手順(プロトコル)を実行するための通信制御処理装
置に関する。
【０００２】
【従来の技術】従来のこの種の通信制御処理装置として
は、図３に示すようなものが既知である。図３におい
て、２０はモデム２１は回線側のインタフェース部で、
モデム信号の管理等のフィジカルプロトコルが実行され
る部分に相当する。２２は通信用ＬＳＩ等から成るプロ
セッサ本体で、データリンクプロトコルが実行される部
分に相当する。２３はメモリで、システムバスに接続さ
れる。２４はＣＰＵインタフェース部で、ネットワーク
レーヤからアプリケーションレーヤのプロトコルが実行
される部分とのインターフェイス部である。
は、図３に示すようなものが既知である。図３におい
て、２０はモデム２１は回線側のインタフェース部で、
モデム信号の管理等のフィジカルプロトコルが実行され
る部分に相当する。２２は通信用ＬＳＩ等から成るプロ
セッサ本体で、データリンクプロトコルが実行される部
分に相当する。２３はメモリで、システムバスに接続さ
れる。２４はＣＰＵインタフェース部で、ネットワーク
レーヤからアプリケーションレーヤのプロトコルが実行
される部分とのインターフェイス部である。
【０００３】上記構成のプロトコルプロセッサに代表さ
れる如く、従来ＯＳＩ（国際標準化機構）の７階層の下
位２レーヤ（フィジカルレーヤ，データリンクレーヤ）
については、高速動作可能な専用プロセッサが存在する
が、これらの上位レーヤ（ネットワークレーヤからアプ
リケーションレーヤ）のプロトコルの実行については、
汎用ＣＰＵによりソフトウェアで実現しており、前記下
位２レーヤと上位レーヤのインターフェース部として、
ＣＰＵのシステムバスを用いているものが殆んどであっ
た。
れる如く、従来ＯＳＩ（国際標準化機構）の７階層の下
位２レーヤ（フィジカルレーヤ，データリンクレーヤ）
については、高速動作可能な専用プロセッサが存在する
が、これらの上位レーヤ（ネットワークレーヤからアプ
リケーションレーヤ）のプロトコルの実行については、
汎用ＣＰＵによりソフトウェアで実現しており、前記下
位２レーヤと上位レーヤのインターフェース部として、
ＣＰＵのシステムバスを用いているものが殆んどであっ
た。
【０００４】
【発明が解決しようとする課題】しかしながら、最近、
ＬＡＮ（ローカル・エリア・ネットワーク）に代表され
るように、従来の回線速度の１０3〜１０4倍もの高速回
線が使用されるようになり、例えば電子計算機のファイ
ルやファクシミリイメージなど大容量データを高速転送
するという要求を満たすに十分な回線速度が達成される
ようになった。
ＬＡＮ（ローカル・エリア・ネットワーク）に代表され
るように、従来の回線速度の１０3〜１０4倍もの高速回
線が使用されるようになり、例えば電子計算機のファイ
ルやファクシミリイメージなど大容量データを高速転送
するという要求を満たすに十分な回線速度が達成される
ようになった。
【０００５】ところが、現状の通信制御システムについ
てみると、 （１） プロトコル実行を前述したように汎用ＣＰＵに
頼っていること。
てみると、 （１） プロトコル実行を前述したように汎用ＣＰＵに
頼っていること。
【０００６】（２） 通信データがシステムバスを流れ
るため、これがシステムバスを専有してしまい、プロト
コルを実行するためのデータ（プロトコルデータ）の流
れを阻害すること。などに起困して、前記７階層プロト
コルを実行するためのオーバヘッドタイムが大きくな
り、通信データの実転送時間に比しプロトコル処理に要
する時間が多大となり、大量データの高速通信の実現が
妨げられていた。
るため、これがシステムバスを専有してしまい、プロト
コルを実行するためのデータ（プロトコルデータ）の流
れを阻害すること。などに起困して、前記７階層プロト
コルを実行するためのオーバヘッドタイムが大きくな
り、通信データの実転送時間に比しプロトコル処理に要
する時間が多大となり、大量データの高速通信の実現が
妨げられていた。
【０００７】そこで、本発明は、上述したような事情に
鑑みなされたもので、大量のデータを高速通信処理でき
る通信制御処理装置を提供することを目的としたもので
ある。
鑑みなされたもので、大量のデータを高速通信処理でき
る通信制御処理装置を提供することを目的としたもので
ある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、階層構造を有する通信制御手順を各階層
毎に独立して実行する複数の通信制御手順処理手段と、
この通信制御手順処理手段の管理情報が入出力されるシ
ステム経路と、このシステム経路とは独立して実行すべ
き通信制御手順の内容を指示するヘッダ情報とこのヘッ
ダ情報により実行されるデータのポインタ情報とを隣接
する上下両階層の前記通信制御手順処理手段との間で直
接受け渡しする専用経路とを具備することを特徴とす
る。
め、本発明は、階層構造を有する通信制御手順を各階層
毎に独立して実行する複数の通信制御手順処理手段と、
この通信制御手順処理手段の管理情報が入出力されるシ
ステム経路と、このシステム経路とは独立して実行すべ
き通信制御手順の内容を指示するヘッダ情報とこのヘッ
ダ情報により実行されるデータのポインタ情報とを隣接
する上下両階層の前記通信制御手順処理手段との間で直
接受け渡しする専用経路とを具備することを特徴とす
る。
【０００９】
【作用】上記構成により、各レーヤのプロトコルは他の
レーヤとは無関係に独立して実行されるので、装置制御
プロセッサの負荷は大巾に軽減され、プロトコルの高速
実行が可能となり、大量データの高速転送が実現され
る。
レーヤとは無関係に独立して実行されるので、装置制御
プロセッサの負荷は大巾に軽減され、プロトコルの高速
実行が可能となり、大量データの高速転送が実現され
る。
【００１０】
【実施例】図１は本発明に係る通信制御処理装置が適用
された通信制御システムの要部を示す概略的ブロック図
で図中、１は通信制御システム全体を制御するＣＰＵ、
２，２ａ，２ｂは各レーヤのプロトコルを実行するため
のプロトコルプロセッサで、このうち２ａを上位プロト
コルプロセッサ、２ｂを下位プロトコルプロセッサとす
る。３は各レーヤのプロトコルプロセッサ２，２ａ，２
ｂ及びＣＰＵ１からアクセス可能な共有メモリ（メモリ
プール）で、このメモリプール３は、各レーヤのプロト
コルプロセッサ間でキュー構造をとり得る構成になって
おり、各レーヤのプロトコルプロセッサに共通な全デー
タ部分が格納される。
された通信制御システムの要部を示す概略的ブロック図
で図中、１は通信制御システム全体を制御するＣＰＵ、
２，２ａ，２ｂは各レーヤのプロトコルを実行するため
のプロトコルプロセッサで、このうち２ａを上位プロト
コルプロセッサ、２ｂを下位プロトコルプロセッサとす
る。３は各レーヤのプロトコルプロセッサ２，２ａ，２
ｂ及びＣＰＵ１からアクセス可能な共有メモリ（メモリ
プール）で、このメモリプール３は、各レーヤのプロト
コルプロセッサ間でキュー構造をとり得る構成になって
おり、各レーヤのプロトコルプロセッサに共通な全デー
タ部分が格納される。
【００１１】４は隣接する上下両レーヤのプロトコルプ
ロセッサ２ａ，２ｂとの間のプリミティブを授受するた
めの専用データ経路（プリミティブデータ経路）であ
る。
ロセッサ２ａ，２ｂとの間のプリミティブを授受するた
めの専用データ経路（プリミティブデータ経路）であ
る。
【００１２】５は前記ＣＰＵ１、プロトコルプロセッサ
２，２ａ，２ｂ及び共有メモリ３にそれぞれ連繋せしめ
て設けたシステムバスで、このシステムバス５には、通
信データは流れず、例えばプロトコルプロセッサ２，２
ａ，２ｂへの動作指令情報やプロセッサ２，２ａ，２ｂ
の状態告知情報等の管理データだけが流れる。
２，２ａ，２ｂ及び共有メモリ３にそれぞれ連繋せしめ
て設けたシステムバスで、このシステムバス５には、通
信データは流れず、例えばプロトコルプロセッサ２，２
ａ，２ｂへの動作指令情報やプロセッサ２，２ａ，２ｂ
の状態告知情報等の管理データだけが流れる。
【００１３】図２に前記プロトコルプロセッサ２，２
ａ，２ｂの具体的な内部構造の一例を、符号２のプロト
コルプロセッサについて示す。
ａ，２ｂの具体的な内部構造の一例を、符号２のプロト
コルプロセッサについて示す。
【００１４】図２において、２１は当該プロトコルプロ
セッサ全体の動作制御を行なう制御部で、マイクロ制御
部２１ａ及びマイクロコードＲＡＭ２１ｂ等から成る。
２２は隣接する上下両レーヤのプロトコルプロセッサ２
ａ，２ｂの間でプリミティブのヘッド部分を授受し、か
つキューイングするための入出力機構部で、入出力制御
部２２ａ及びＦＩＦＯ（先入れ先出しメモリ）２２ｂ等
から成る。２３はＣＰＵ１との対話を司るための汎用イ
ンタフェース部で、ＣＰＵインターフェース部２３ａ及
び入出力レジスタ部２３ｂ等から成る。２４は前記マイ
クロ制御部２１ａ用のレジスタファイル、２５は同じく
マイクロ制御２１ａ用のカウンタ及びタイマ、２６は各
レーヤのプロトコルプロセッサが競合することなく、共
有メモリ３へアクセスし得るように設けたメモリアクセ
スアーピトレーション部である。
セッサ全体の動作制御を行なう制御部で、マイクロ制御
部２１ａ及びマイクロコードＲＡＭ２１ｂ等から成る。
２２は隣接する上下両レーヤのプロトコルプロセッサ２
ａ，２ｂの間でプリミティブのヘッド部分を授受し、か
つキューイングするための入出力機構部で、入出力制御
部２２ａ及びＦＩＦＯ（先入れ先出しメモリ）２２ｂ等
から成る。２３はＣＰＵ１との対話を司るための汎用イ
ンタフェース部で、ＣＰＵインターフェース部２３ａ及
び入出力レジスタ部２３ｂ等から成る。２４は前記マイ
クロ制御部２１ａ用のレジスタファイル、２５は同じく
マイクロ制御２１ａ用のカウンタ及びタイマ、２６は各
レーヤのプロトコルプロセッサが競合することなく、共
有メモリ３へアクセスし得るように設けたメモリアクセ
スアーピトレーション部である。
【００１５】上記構成から成る本発明の通信制御処理装
置の主たる機能を列記すると、以下の通りである。
置の主たる機能を列記すると、以下の通りである。
【００１６】（１） 各レーヤのプロトコルプロセッサ
２，２ａ，２ｂは、隣接する上下両レーヤのプロトコル
プロセッサ（図１の例では２，２ａまたは２，２ｂ）間
でのみ、専用データ経路４を介して、プリミティブデー
タを授受する。
２，２ａ，２ｂは、隣接する上下両レーヤのプロトコル
プロセッサ（図１の例では２，２ａまたは２，２ｂ）間
でのみ、専用データ経路４を介して、プリミティブデー
タを授受する。
【００１７】（２） 各レーヤのプロトコルプロセッサ
２，２ａ，２ｂは、各々独立に実行可能である。
２，２ａ，２ｂは、各々独立に実行可能である。
【００１８】（３） プロトコルプロセッサの実行は、
各プロトコルプロセッサ２，２ａ，２ｂ内部のマイクロ
コードＲＡＭ２ｂから読出されたマイクロコードによっ
て行われる。尚、このマイクロコードは種々のプロトコ
ルインプリメンテーションに対応可能なため、ＣＰＵ１
等を介して外部メモリ（図示せず）から前記マイクロコ
ードＲＡＭ２ｂへダウンロードされる。
各プロトコルプロセッサ２，２ａ，２ｂ内部のマイクロ
コードＲＡＭ２ｂから読出されたマイクロコードによっ
て行われる。尚、このマイクロコードは種々のプロトコ
ルインプリメンテーションに対応可能なため、ＣＰＵ１
等を介して外部メモリ（図示せず）から前記マイクロコ
ードＲＡＭ２ｂへダウンロードされる。
【００１９】次に図１及び図２を参照しながら、本実施
例に基づく通信制御処理装置の動作を説明する。
例に基づく通信制御処理装置の動作を説明する。
【００２０】先ず、システム立ち上げ時に、ＣＰＵ１側
から、マイクロコードＲＡＭ２１ｂへプロトコルインプ
リメントされたマイクロコードをダウンロードする。
から、マイクロコードＲＡＭ２１ｂへプロトコルインプ
リメントされたマイクロコードをダウンロードする。
【００２１】レーヤのプロトコルプロセッサが実行され
る当該プロセッサ２に対しては、プリミティブのヘッダ
部分及び共有メモリ３内のデータを指すポインタ情報党
の情報（以下プリミティブ情報等と呼ぶ）がＦＩＦＯ２
２ｂを介して渡される。このＦＩＦＯは、隣接プロセッ
サ２ａ，２ｂの処理速度の差を吸収し、かつプリミティ
ブのキューイングを実現すべく機能する。
る当該プロセッサ２に対しては、プリミティブのヘッダ
部分及び共有メモリ３内のデータを指すポインタ情報党
の情報（以下プリミティブ情報等と呼ぶ）がＦＩＦＯ２
２ｂを介して渡される。このＦＩＦＯは、隣接プロセッ
サ２ａ，２ｂの処理速度の差を吸収し、かつプリミティ
ブのキューイングを実現すべく機能する。
【００２２】前記プリミティブ情報等はマイクロ制御部
２１ａによって解釈され、レジスタファイル２４をワー
クエリアとして、また必要に応じカウンタ及びタイマ２
５を使って、当該自己のレーヤプロトコルを実行する。
２１ａによって解釈され、レジスタファイル２４をワー
クエリアとして、また必要に応じカウンタ及びタイマ２
５を使って、当該自己のレーヤプロトコルを実行する。
【００２３】そして、前記マイクロ制御部２１ａは、先
に受取った自己のプリミティブ情報等を、上位あるいは
下位のプロトコルプロセッサ２ａ，２ｂ用に作成し直
し、この作成し直されたデータを、前記上位あるいは下
位のプロトコルプロセッサ２ａ，２ｂへ、専用データ経
路（プリミティブデータ経路）４を介して流す。
に受取った自己のプリミティブ情報等を、上位あるいは
下位のプロトコルプロセッサ２ａ，２ｂ用に作成し直
し、この作成し直されたデータを、前記上位あるいは下
位のプロトコルプロセッサ２ａ，２ｂへ、専用データ経
路（プリミティブデータ経路）４を介して流す。
【００２４】上述の処理・操作が繰返されて行くことに
より、プロトコルデータは、次順各レーヤのプロトコル
が実行される。
より、プロトコルデータは、次順各レーヤのプロトコル
が実行される。
【００２５】尚、前記各レーヤのプロトコルプロセッサ
２，２ａ，２ｂは前述したところから明らかなように、
特定のＣＰＵでなくても動作する機能を有しており、か
つ自分のプロトコルのプリミティブヘッダだけをアクセ
スすれば良いという機能を備えている。
２，２ａ，２ｂは前述したところから明らかなように、
特定のＣＰＵでなくても動作する機能を有しており、か
つ自分のプロトコルのプリミティブヘッダだけをアクセ
スすれば良いという機能を備えている。
【００２６】
【発明の効果】以上詳述したように、本発明によれば、
各レーヤのプロトコルプロセッサは、各々独立にレーヤ
プロトコルを実行し、かつそのプロトコルデータは上下
両レーヤのプロトコルプロセッサ間でのみ授受されるの
で、装置制御プロセッサの負荷を大巾に軽減できる。
各レーヤのプロトコルプロセッサは、各々独立にレーヤ
プロトコルを実行し、かつそのプロトコルデータは上下
両レーヤのプロトコルプロセッサ間でのみ授受されるの
で、装置制御プロセッサの負荷を大巾に軽減できる。
【００２７】また、通信データはシステムバス上を流れ
ないために、該システムバスの負荷も軽減される。
ないために、該システムバスの負荷も軽減される。
【００２８】従って、従来の汎用ＣＰＵによるプロトコ
ルインプリメントに比較して、高速の実行通信速度が達
成されるという効果がある。
ルインプリメントに比較して、高速の実行通信速度が達
成されるという効果がある。
【図１】本発明の実施例による通信制御処理装置が適用
された通信制御システムの要部を示す概略図
された通信制御システムの要部を示す概略図
【図２】本発明の一実施例による通信制御処理装置の内
部構造の一例を示す概略図
部構造の一例を示す概略図
【図３】従来の通信制御処理装置の代表を示す概略図
１ ＣＰＵ（装置制御プロセッサ） ２ プロトコルプロセッサ ２ａ プロトコルプロセッサ ２ｂ プロトコルプロセッサ ３ 共有メモリ ４ 専用データ経路（プリミティブデータ経路） ５ システムバス ２１ 制御部 ２２ 入出力機構部 ２３ 汎用インターフェース ２４ レジスタファイル ２５ カウンタ及びタイマ ２６ メモリアクセスアーブトレーション部
Claims (1)
- 【請求項１】 階層構造を有する通信制御手順を各階層
毎に独立して実行する複数の通信制御手順処理手段と、
この通信制御手順処理手段の管理情報が入出力されるシ
ステム経路と、このシステム経路とは独立して実行すべ
き通信制御手順の内容を指示するヘッダ情報とこのヘッ
ダ情報により実行されるデータのポインタ情報とを隣接
する上下両階層の前記通信制御手順処理手段との間で直
接受け渡しする専用経路とを具備することを特徴とする
通信制御処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5018373A JPH0716211B2 (ja) | 1993-02-05 | 1993-02-05 | 通信制御処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5018373A JPH0716211B2 (ja) | 1993-02-05 | 1993-02-05 | 通信制御処理装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60256963A Division JPH0616275B2 (ja) | 1985-11-15 | 1985-11-15 | プロトコルプロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05276222A JPH05276222A (ja) | 1993-10-22 |
| JPH0716211B2 true JPH0716211B2 (ja) | 1995-02-22 |
Family
ID=11969912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5018373A Expired - Fee Related JPH0716211B2 (ja) | 1993-02-05 | 1993-02-05 | 通信制御処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0716211B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100539903B1 (ko) | 2004-01-17 | 2005-12-28 | 삼성전자주식회사 | 휴대용 단말기의 ｖｏｄ 데이터 처리방법 |
-
1993
- 1993-02-05 JP JP5018373A patent/JPH0716211B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05276222A (ja) | 1993-10-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |