JPH07160474A - データ通信回路 - Google Patents
データ通信回路Info
- Publication number
- JPH07160474A JPH07160474A JP5310525A JP31052593A JPH07160474A JP H07160474 A JPH07160474 A JP H07160474A JP 5310525 A JP5310525 A JP 5310525A JP 31052593 A JP31052593 A JP 31052593A JP H07160474 A JPH07160474 A JP H07160474A
- Authority
- JP
- Japan
- Prior art keywords
- data
- transmission
- ram
- parallel
- timing circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Computer And Data Communications (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【目的】データ通信装置において、通信速度の変換デー
タの変換及び編集を時分割制御により、１つのＲＡＭで
行う。 【構成】受信データを検出したら、セレクタ１０５でラ
インを選択し、ＲＡＭ１０６にライトする。ＲＡＭは直
接ＣＰＵ１０２によりデータを編集できる。送信側は、
送出したいデータをＲＡＭより選択し、任意の送信ライ
ンへ送出する。生受信データのデータ数及びスピード
は、送受信それぞれのアドレスカウンタ１００，１０１
及びタイミング回路１０７により任意に設定できる。
タの変換及び編集を時分割制御により、１つのＲＡＭで
行う。 【構成】受信データを検出したら、セレクタ１０５でラ
インを選択し、ＲＡＭ１０６にライトする。ＲＡＭは直
接ＣＰＵ１０２によりデータを編集できる。送信側は、
送出したいデータをＲＡＭより選択し、任意の送信ライ
ンへ送出する。生受信データのデータ数及びスピード
は、送受信それぞれのアドレスカウンタ１００，１０１
及びタイミング回路１０７により任意に設定できる。
Description
【０００１】
【産業上の利用分野】本発明はデータ通信回路に関し、
特にメモリをアクセスすることにより行うデータ通信回
路に関する。
特にメモリをアクセスすることにより行うデータ通信回
路に関する。
【０００２】
【従来の技術】従来この種のデータ通信回路は、書き込
み、読み出しを非同期で同時に行えるデュアルポートラ
ム等を利用したＦＩＦＯや同期式のシングルポートメモ
リを用いて転送速度変換のみを行っている。たとえば、
特開平０１−３１６８２０号公報には、同期式のシング
ルポートメモリを用いてデータの転送速度を変換する技
術が記載されている。
み、読み出しを非同期で同時に行えるデュアルポートラ
ム等を利用したＦＩＦＯや同期式のシングルポートメモ
リを用いて転送速度変換のみを行っている。たとえば、
特開平０１−３１６８２０号公報には、同期式のシング
ルポートメモリを用いてデータの転送速度を変換する技
術が記載されている。
【０００３】
【発明が解決しようとする課題】この従来のデータ通信
回路は、転送速度の変換は行えても、データの入出力の
順序は変えられない。また、入出力の回線は１回線のみ
で複数個は扱えないという問題点があった。
回路は、転送速度の変換は行えても、データの入出力の
順序は変えられない。また、入出力の回線は１回線のみ
で複数個は扱えないという問題点があった。
【０００４】
【課題を解決するための手段】本発明のデータ通信回路
は、任意のアドレス値を設定できる送信用及び受信用の
アドレスカウンタを複数個と、そのカウンタ個々に対応
し、メモリへデータを入出力するため、データをシリア
ル・パラレル変換を行うシリアル・パラレル変換器と、
それらを切り換えるセレクタと、その逆を行うパラレル
・シリアル変換器と、それらを切り換えるディストと、
前記全てを制御するＣＰＵ及びタイミング回路を有して
いる。
は、任意のアドレス値を設定できる送信用及び受信用の
アドレスカウンタを複数個と、そのカウンタ個々に対応
し、メモリへデータを入出力するため、データをシリア
ル・パラレル変換を行うシリアル・パラレル変換器と、
それらを切り換えるセレクタと、その逆を行うパラレル
・シリアル変換器と、それらを切り換えるディストと、
前記全てを制御するＣＰＵ及びタイミング回路を有して
いる。
【０００５】
【実施例】次に本発明について、図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例を示すブロック図
である。図１の装置は、受信側、送信側それぞれ回線を
２系統ずつまで接続できる構成になっている。受信側の
１側はタイミング回路１０７からの受信側の１側用のク
ロックで動作し、受信側の２側はタイミング回路１０７
からの受信側の２側のクロックで動作し、送信側の１側
はタイミング回路１０７からの送信側の１側用のクロッ
クで動作し、送信側の２側はタイミング回路１０７から
の送信側の２側用のクロックで動作し、それぞれは非同
期で動作している。受信側においては、受信したシリア
ルデータをパラレルデータに変換するシリアルパラレル
変換器（Ｓ−Ｐ）１０９と、Ｓ−Ｐからのパラレルデー
タまたはＣＰＵからのデータをＲＡＭのデータバスへ接
続するためのバッファ（ＢＵＦ）１０５、また、データ
の受信ヘッダコード及び受信テールコードを検出するた
めの検出器１０４を備えている。データの蓄積及び編集
をするために、ＢＵＦから出力されたデータをデータバ
スを通して蓄積されるＲＡＭ１０６、ＲＡＭのアドレス
指定を行うカウンタ１０１、カウンタ１０１−１か０１
−２のどちらを使用するかを選択するセレクタ１０３、
そのセレクタでどれを選択するかのパルスを与えたり、
送受のタイミングを各部に与えるタイミング回路１０
７、ＲＡＭのデータを編集するためのＣＰＵ１０２を有
している。このタイミング回路は、図４に示すような動
作を行う。送信側においては、データバス上のパラレル
データをシリアルデータに変換するパラレルシリアル変
換装置（Ｐ−Ｓ）１０８を備えている。
である。図１の装置は、受信側、送信側それぞれ回線を
２系統ずつまで接続できる構成になっている。受信側の
１側はタイミング回路１０７からの受信側の１側用のク
ロックで動作し、受信側の２側はタイミング回路１０７
からの受信側の２側のクロックで動作し、送信側の１側
はタイミング回路１０７からの送信側の１側用のクロッ
クで動作し、送信側の２側はタイミング回路１０７から
の送信側の２側用のクロックで動作し、それぞれは非同
期で動作している。受信側においては、受信したシリア
ルデータをパラレルデータに変換するシリアルパラレル
変換器（Ｓ−Ｐ）１０９と、Ｓ−Ｐからのパラレルデー
タまたはＣＰＵからのデータをＲＡＭのデータバスへ接
続するためのバッファ（ＢＵＦ）１０５、また、データ
の受信ヘッダコード及び受信テールコードを検出するた
めの検出器１０４を備えている。データの蓄積及び編集
をするために、ＢＵＦから出力されたデータをデータバ
スを通して蓄積されるＲＡＭ１０６、ＲＡＭのアドレス
指定を行うカウンタ１０１、カウンタ１０１−１か０１
−２のどちらを使用するかを選択するセレクタ１０３、
そのセレクタでどれを選択するかのパルスを与えたり、
送受のタイミングを各部に与えるタイミング回路１０
７、ＲＡＭのデータを編集するためのＣＰＵ１０２を有
している。このタイミング回路は、図４に示すような動
作を行う。送信側においては、データバス上のパラレル
データをシリアルデータに変換するパラレルシリアル変
換装置（Ｐ−Ｓ）１０８を備えている。
【０００７】次に、図１の動作について説明する。図
３、図４は図１の動作を説明する波形図である。受信側
の１側において回線から受信したシリアルデータは、Ｓ
−Ｐ１０９−１でパラレルデータに変換される。このパ
ラレルデータをたとえば比較器等で構成される検出器１
０４−１で受信ヘッダコードを検出すると（図３にて１
−１〜１０８）、タイミング回路１０７にヘッダ検出パ
ルスを出力し、タイミング回路はＣＰＵ１０２及び受信
カウンタ１０１−１にセットパルスを出力する。ＣＰＵ
はセットパルスを受け取ると受信カウンタに先頭アドレ
ス０をセットする。１バイト分データを受信したところ
でＲＡＭ１０６への書き込み要求をタイミング回路１０
７に出し、タイミング回路は、セレクタ１０３が受信用
アドレスカウンタ１０１−１を選択したときにタイミン
グ回路よりＲＡＭライトパルスを送出し、かつバッファ
１０５−１をＯＮにし、受信データの１側の１バイト
（１−９から１−１６）をＲＡＭに書き込む。その後直
ちに１０１−１のアドレスカウンタを＋１してアドレス
を１に更新する。データが終了するまで以上の動作を繰
り返し、受信データをテールを検出器１０４−１で検出
したら、書き込みを終了する。ＲＡＭに書き込まれたデ
ータは、ＣＰＵで直接アクセスすることにより、任意の
データに編集でき、送信データに編集されたデータは、
ＲＡＭの送信エリアに転送される。受信側の２側につい
ても同様である。送信側においては、送出タイミング
は、１側、２側をサイクリックに選択するように行われ
ているので、タイミング回路１０７はパラレルシリアル
変換器（以下Ｐ−Ｓ）１０８−１及び１０８−２を定期
的に選択している。送信側の１側に送出すると、まず、
ＣＰＵからの信号により送信カウンタ１００−１を選択
し、送信カウンタに送信データの先頭アドレスをセット
し、ＣＰＵが送信開始をタイミング回路に指示し、セレ
クタ１０３が送信用アドレスカウンタ１００−１を選択
したときにタイミング回路からＰ−Ｓ１０８−１へロー
ドパルスを送り、送信データの第１バイトをロードす
る。１バイト分のデータをＰ−Ｓ１０８−１から送信側
の１側に１ビットずつ送出し、８ビット送出をタイミン
グ回路にて認識すると再びロードパルスを出す。１バイ
ト送出する度にバイト数をカウントし、繰り返し送信す
る。ＣＰＵから指定されたバイト数をカウントしたら送
信を終了する。これら一連の送受信において、セレクタ
１０３、バッファ１０５及び送信側のＰ−Ｓ１０８の切
り換えは、図４に示すように送信データ及び受信データ
とは非同期であるが、回線速度より十分早いスピードで
同期して行われているので、受信側と送信側の回線速度
は任意で、かつ同時に送受信を行うことができる。
３、図４は図１の動作を説明する波形図である。受信側
の１側において回線から受信したシリアルデータは、Ｓ
−Ｐ１０９−１でパラレルデータに変換される。このパ
ラレルデータをたとえば比較器等で構成される検出器１
０４−１で受信ヘッダコードを検出すると（図３にて１
−１〜１０８）、タイミング回路１０７にヘッダ検出パ
ルスを出力し、タイミング回路はＣＰＵ１０２及び受信
カウンタ１０１−１にセットパルスを出力する。ＣＰＵ
はセットパルスを受け取ると受信カウンタに先頭アドレ
ス０をセットする。１バイト分データを受信したところ
でＲＡＭ１０６への書き込み要求をタイミング回路１０
７に出し、タイミング回路は、セレクタ１０３が受信用
アドレスカウンタ１０１−１を選択したときにタイミン
グ回路よりＲＡＭライトパルスを送出し、かつバッファ
１０５−１をＯＮにし、受信データの１側の１バイト
（１−９から１−１６）をＲＡＭに書き込む。その後直
ちに１０１−１のアドレスカウンタを＋１してアドレス
を１に更新する。データが終了するまで以上の動作を繰
り返し、受信データをテールを検出器１０４−１で検出
したら、書き込みを終了する。ＲＡＭに書き込まれたデ
ータは、ＣＰＵで直接アクセスすることにより、任意の
データに編集でき、送信データに編集されたデータは、
ＲＡＭの送信エリアに転送される。受信側の２側につい
ても同様である。送信側においては、送出タイミング
は、１側、２側をサイクリックに選択するように行われ
ているので、タイミング回路１０７はパラレルシリアル
変換器（以下Ｐ−Ｓ）１０８−１及び１０８−２を定期
的に選択している。送信側の１側に送出すると、まず、
ＣＰＵからの信号により送信カウンタ１００−１を選択
し、送信カウンタに送信データの先頭アドレスをセット
し、ＣＰＵが送信開始をタイミング回路に指示し、セレ
クタ１０３が送信用アドレスカウンタ１００−１を選択
したときにタイミング回路からＰ−Ｓ１０８−１へロー
ドパルスを送り、送信データの第１バイトをロードす
る。１バイト分のデータをＰ−Ｓ１０８−１から送信側
の１側に１ビットずつ送出し、８ビット送出をタイミン
グ回路にて認識すると再びロードパルスを出す。１バイ
ト送出する度にバイト数をカウントし、繰り返し送信す
る。ＣＰＵから指定されたバイト数をカウントしたら送
信を終了する。これら一連の送受信において、セレクタ
１０３、バッファ１０５及び送信側のＰ−Ｓ１０８の切
り換えは、図４に示すように送信データ及び受信データ
とは非同期であるが、回線速度より十分早いスピードで
同期して行われているので、受信側と送信側の回線速度
は任意で、かつ同時に送受信を行うことができる。
【０００８】この方式は、送信をＮ個、受信をＭ個に拡
張しても同様であり、そのブロック図を図２に示す。
張しても同様であり、そのブロック図を図２に示す。
【０００９】
【発明の効果】以上説明したように本発明によるデータ
通信回路は、受信用のアドレスカウンタを回線の数だけ
有しているため、各回線は独立してデータ受信を行うこ
とができる。また、ＲＡＭの内部で送信と受信のデータ
エリアを別々に設けているため、ＣＰＵによりデータの
送出順序を変更する等データ編集を行える。さらに、送
信側においても送信用のアドレスカウンタを回線の数だ
け有することにより、任意のデータを任意の回線に送出
することができる。また、送受信の回線速度は、回線毎
に任意の速度を設定できる等の効果を有する。
通信回路は、受信用のアドレスカウンタを回線の数だけ
有しているため、各回線は独立してデータ受信を行うこ
とができる。また、ＲＡＭの内部で送信と受信のデータ
エリアを別々に設けているため、ＣＰＵによりデータの
送出順序を変更する等データ編集を行える。さらに、送
信側においても送信用のアドレスカウンタを回線の数だ
け有することにより、任意のデータを任意の回線に送出
することができる。また、送受信の回線速度は、回線毎
に任意の速度を設定できる等の効果を有する。
【図１】本発明の一実施例のブロック図。
【図２】図１を一般形にしたブロック図。
【図３】図１の動作を説明する波形図１。
【図４】図１の動作を説明する波形図２。
１００ 送信用アドレスカウンタ １０１ 受信用アドレスカウンタ １０２ ＣＰＵ １０３ セレクタ １０４ 検出器 １０５ バッファ １０６ ＲＡＭ １０７ タイミング回路 １０８ パラレル・シリアル変換装置 １０９ シリアル・パラレル変換装置
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 12/50
Claims (1)
- 【請求項１】 任意のアドレス値を設定できる送信用及
び受信用のアドレスカウンタを複数個と、このカウンタ
個々に対応し、メモリへデータを入出力するため、デー
タをシリアル・パラレル変換を行うシリアル・パラレル
変換器と、それらを切換えるセレクタと、その逆を行う
パラレル・シリアル変換器と、それらを切り換えるディ
ストと、前記全てを制御するＣＰＵ及びタイミング回路
を有することを特徴とするデータ通信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5310525A JP2540770B2 (ja) | 1993-12-10 | 1993-12-10 | デ―タ通信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5310525A JP2540770B2 (ja) | 1993-12-10 | 1993-12-10 | デ―タ通信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07160474A true JPH07160474A (ja) | 1995-06-23 |
| JP2540770B2 JP2540770B2 (ja) | 1996-10-09 |
Family
ID=18006284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5310525A Expired - Fee Related JP2540770B2 (ja) | 1993-12-10 | 1993-12-10 | デ―タ通信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2540770B2 (ja) |
-
1993
- 1993-12-10 JP JP5310525A patent/JP2540770B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2540770B2 (ja) | 1996-10-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960521 |
|
| LAPS | Cancellation because of no payment of annual fees |