JPH07159198A - Digital pll device - Google Patents

Digital pll device

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JPH07159198A
JPH07159198A JP33918093A JP33918093A JPH07159198A JP H07159198 A JPH07159198 A JP H07159198A JP 33918093 A JP33918093 A JP 33918093A JP 33918093 A JP33918093 A JP 33918093A JP H07159198 A JPH07159198 A JP H07159198A
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adder
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delay element
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Atsushi Uchiyama
敦 内山
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  • Transmission And Conversion Of Sensor Element Output (AREA)

Abstract

PURPOSE:To improve high speed follow-up property, make it possible to use a low-cost computer of a relatively low computation speed, and detect motion quantity and rotation quantity simultaneously in a relatively simple constitution in a digital PLL device to detect phase of a sample based on analogue sine/ cosine signal outputs of an encoder. CONSTITUTION:A total thetak of a difference thetak-psik-1 between a current phase thetak and a reference phase psik-1 and an output psik-1 of a first delay element 32 is determined by a periodic adder 30, this total thetak is inputted to the first delay element 32 as a reference phase thetak and the output of this first delay element 32 is fed back as the reference phase psik-1. A device is also provided with an upper adder 34 to determine a current phase of a sample based on a total of the output of a subtractor 20A and a phase of the sample before one sampling period, and a second delay element to delay the current phase outputted from the upper adder 34 for the one sampling period to be inputted to the upper adder 34.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、検出対象の回転角度や
位置などを検出するためのデジタル・フェイズ・ロック
ド・ループ(デジタルPLL)装置に関するものであ
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital phase locked loop (digital PLL) device for detecting the rotation angle and position of a detection target.

【0002】[0002]

【従来技術】検出対象の回転角度や変位などを高精度に
検出するフェイズ・ロックド・ループ(以下PLLとい
う)装置が公知である。この装置は角度や変位を磁気的
あるいは光学的センサにより検出し、互いに90°の位
相差を持った正弦信号(sinθ信号)および余弦信号
(cosθ信号)を得たうえ、これらの信号と或る参照
位相ψに対する関数発生器からの出力値(正弦値sin
ψおよび余弦値cosψ)とを用いて検出対象の位相θ
と参照位相ψとの差(θ−ψ)を求め、参照位相ψを増
減させながら差(θ−ψ)を繰り返し求め、この差(θ
−ψ)を0に収斂させるものである。
2. Description of the Related Art A phase locked loop (hereinafter referred to as PLL) device for detecting a rotation angle or displacement of a detection target with high accuracy is known. This device detects an angle or displacement by a magnetic or optical sensor, obtains a sine signal (sin θ signal) and a cosine signal (cos θ signal) having a phase difference of 90 ° from each other, and obtains these signals and a certain signal. Output value from the function generator for the reference phase ψ (sine value sin
ψ and the cosine value cos ψ) and the phase θ of the detection target
Between the reference phase ψ and the reference phase ψ, and the difference (θ−ψ) is repeatedly calculated while increasing or decreasing the reference phase ψ.
-Ψ) is converged to 0.

【0003】図2は従来のアナログPLL装置の回路図
である。この図においてφA 、φBは検出対象の角度あ
るいは変位を示す正弦信号(sinθ)および余弦信号
(cosθ)であり、これらは磁気抵抗(MR)式セン
サや光学式センサなどにより出力される。この図2で符
号10はROMで構成された関数発生器であり、後記す
るカウンタ26の出力である参照位相ψをアドレスデー
タとしてこのアドレスデータに対応する正弦値sinψ
および余弦値cosψを出力する。
FIG. 2 is a circuit diagram of a conventional analog PLL device. In this figure, φ A and φ B are a sine signal (sin θ) and a cosine signal (cos θ) indicating the angle or displacement of the object to be detected, and these are output by a magnetic resistance (MR) type sensor or an optical sensor. In FIG. 2, reference numeral 10 is a function generator composed of a ROM, and a reference phase ψ which is an output of a counter 26 described later is used as address data, and a sine value sin ψ corresponding to the address data is used.
And the cosine value cos ψ are output.

【0004】これら正弦値sinψおよび余弦値cos
ψはそれぞれD/A変換器12、14でアナログ値に変
換された後、第1・第2の乗算器16、18に入力され
る。乗算器16は前記余弦信号cosθと正弦値sin
ψとの積cosθ・sinψを求める。乗算器18は前
記正弦信号sinθと余弦値cosψとの積sinθ・
cosψを求める。
These sine value sin ψ and cosine value cos
ψ is converted into an analog value by the D / A converters 12 and 14, respectively, and then input to the first and second multipliers 16 and 18. The multiplier 16 calculates the cosine signal cos θ and the sine value sin.
The product of ψ and cos θ · sin ψ is obtained. The multiplier 18 calculates the product of the sine signal sin θ and the cosine value cos ψ sin θ ·
Find cos ψ.

【0005】これらの積の差が減算器20で求められる
が、この差は(sinθ・cosψ−cosθ・sin
ψ)=sin(θ−ψ)であり、またθ≒ψならばsi
n(θ−ψ)≒(θ−ψ)と近似できるから、結局減算
器20の出力は位相差(θ−ψ)となる。
The difference between these products is obtained by the subtracter 20. This difference is (sin θcos ψ-cos θsin)
ψ) = sin (θ−ψ), and if θ≈ψ, then si
Since it can be approximated by n (θ−ψ) ≈ (θ−ψ), the output of the subtractor 20 eventually becomes the phase difference (θ−ψ).

【0006】この位相差(θ−ψ)はPID回路22に
おいてPID制御(比例・積分・微分制御)され、検出
対象の変位速度すなわち角速度ωとして出力される。ま
たこの角速度ωは電圧制御発振器(VCO)24に入力
される。このVCO24は角速度ωの大きさ(絶対値)
に対応した周波数のパルスと、角速度ωの正負に対応し
たアップ/ダウン信号とをアップ/ダウン・カウンタ2
6に送出する。
This phase difference (θ-ψ) is PID controlled (proportional / integral / derivative control) in the PID circuit 22 and output as the displacement velocity of the detection target, that is, the angular velocity ω. The angular velocity ω is also input to the voltage controlled oscillator (VCO) 24. This VCO 24 is the magnitude of the angular velocity ω (absolute value)
Up / down counter 2 for pulse of frequency corresponding to and up / down signal corresponding to positive / negative of angular velocity ω
Send to 6.

【0007】このカウンタ26は角速度ωが正の時にV
CO24の出力パルスをアップカウントし、反対に角速
度ωが負の時にVCO24の出力パルスをダウンカウン
トする。このカウンタ26の出力ψは関数発生器10に
供給され、関数発生器10はこの出力ψをアドレスデー
タとする正弦値sinψおよび余弦値cosψを発生
し、以上の動作を繰り返す。
This counter 26 is V when the angular velocity ω is positive.
The output pulse of the CO 24 is up-counted, and conversely, when the angular velocity ω is negative, the output pulse of the VCO 24 is down-counted. The output ψ of the counter 26 is supplied to the function generator 10, and the function generator 10 generates a sine value sin ψ and a cosine value cos ψ with the output ψ as address data, and repeats the above operation.

【0008】このようにψがθに近付くにつれてVCO
24が出力するパルスの周波数が小さくなるから、結局
参照位相ψは検出対象の現在位相θに一致する。すなわ
ち関数発生器10、乗算器16、18、減算器20、P
ID22、VCO24、カウンタ26によるフェイズ・
ロックド・ループが構成される。
Thus, as ψ approaches θ, the VCO
Since the frequency of the pulse output from 24 becomes small, the reference phase ψ eventually coincides with the current phase θ to be detected. That is, the function generator 10, the multipliers 16 and 18, the subtractor 20, and P
Phase with ID22, VCO24, counter 26
A locked loop is constructed.

【0009】この実施例はアナログ回路で構成したもの
であるが、デジタル回路で構成することも勿論可能であ
る。図3はその一例の回路図であり、アナログ正弦信号
sinθおよびアナログ余弦信号cosθは第1・第2
のA/D変換器12A、14Aでデジタル信号に変換さ
れ、乗算器16A、18Aに入力される。関数発生器1
0Aが参照位相ψをアドレスデータとして正弦値sin
ψ、余弦値cosψを出力すると、乗算器16A、18
Aおよび減算器20Aにより位相差(θ−ψ)が求めら
れる。
Although this embodiment is constructed by an analog circuit, it is of course possible to construct it by a digital circuit. FIG. 3 is a circuit diagram of an example thereof. The analog sine signal sin θ and the analog cosine signal cos θ are the first and second signals.
Are converted into digital signals by the A / D converters 12A and 14A and input to the multipliers 16A and 18A. Function generator 1
0A is a sine value sin using the reference phase ψ as address data.
When ψ and the cosine value cos ψ are output, the multipliers 16A, 18
The phase difference (θ−ψ) is calculated by A and the subtractor 20A.

【0010】この位相差(θ−ψ)の正負が比較器24
Aで判別され、アップ/ダウン・カウンタ26Aは一定
周波数のクロックパルスCLを加減算する。すなわち位
相差(θ−ψ)が負の時にはアップカウントし、正の時
にはダウンカウントする。そして以上の動作を繰り返す
ことによりカウンタ26Aのカウントを行い、位相差
(θ−ψ)を0に収束させるものである。
The sign of the phase difference (θ-ψ) is the comparator 24.
As determined by A, the up / down counter 26A adds or subtracts the clock pulse CL having a constant frequency. That is, when the phase difference (θ−ψ) is negative, it counts up, and when it is positive, it counts down. Then, by repeating the above operation, the counter 26A counts and the phase difference (θ−ψ) converges to zero.

【0011】[0011]

【従来技術の問題点】このように従来のPLL装置はア
ップ/ダウン・カウンタ26、26Aを用いてパルスを
カウントしていた。すなわち図2の装置ではVCO24
の出力パルスをカウントし、また図3の装置はクロック
パルスCLをカウントしていた。
As described above, the conventional PLL device counts the pulses by using the up / down counters 26 and 26A. That is, in the device of FIG.
, And the device of FIG. 3 was counting clock pulses CL.

【0012】このようにパルスを1つずつカウントする
のでは加算にに時間がかかり位相差(θ−ψ)が0に収
束するまでに要する繰り返し動作回数も増えることにな
る。このため検出対象の高速動作に対する追従性が悪く
なるという問題があった。またデジタルPLLの場合に
は追従性を向上するためには高速クロックパルスCLお
よび高速のLSIを用いる必要が生じ、回路が複雑で高
価になるという問題もあった。
If the pulses are counted one by one in this way, it takes a long time to perform the addition, and the number of repetitive operations required until the phase difference (θ-ψ) converges to 0 also increases. For this reason, there is a problem in that the followability to the high-speed operation of the detection target deteriorates. Further, in the case of the digital PLL, it is necessary to use a high-speed clock pulse CL and a high-speed LSI in order to improve the followability, and there is also a problem that the circuit becomes complicated and expensive.

【0013】さらに前記従来のPLL装置においては、
エンコーダ出力の1周期内での位置検出すなわち内挿分
割が可能であるが、多周期にわたる移動・回転に対して
は多周期分のカウンタを別途設けておく必要がある。例
えばセンサの出力信号を波形整形し、方向判別してアッ
プ/ダウン・カウンタを加減算する必要があった。この
ため回路が複雑になるという問題もあった。
Further, in the conventional PLL device described above,
Position detection of the encoder output within one cycle, that is, interpolation division is possible, but it is necessary to separately provide a counter for multiple cycles for movement / rotation over multiple cycles. For example, it was necessary to shape the output signal of the sensor, discriminate the direction, and add / subtract the up / down counter. Therefore, there is a problem that the circuit becomes complicated.

【0014】[0014]

【発明の目的】本発明はこのような事情に鑑みなされた
ものであり、高速追従性が著しく向上し、演算速度が比
較的低い安価なコンピュータ(マイコンなど)を用いる
ことが可能になるデジタルPLL装置を提供することを
目的とする。
SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and a digital PLL capable of using an inexpensive computer (microcomputer or the like) having a significantly improved high-speed followability and a relatively low calculation speed. The purpose is to provide a device.

【0015】またエンコーダ出力信号の多周期にわたる
移動・回転に対しても比較的簡単な構成で移動量・回転
量を検出できるデジタルPLL装置を提供することを他
の目的とする。
Another object of the present invention is to provide a digital PLL device capable of detecting the amount of movement / rotation with a relatively simple structure even when the encoder output signal is moved / rotated over multiple cycles.

【0016】[0016]

【発明の構成】本発明によれば前記の目的は、検出対象
の変位に対応するアナログ正弦信号およびアナログ余弦
信号を出力するエンコーダの出力信号から前記検出対象
の位相を検出するためのデジタルPLL装置において;
前記正弦信号および前記余弦信号を所定サンプリング周
期でデジタル信号に変換する第1および第2のA/D変
換器と;所定の参照位相に対する正弦値および余弦値を
メモリする関数発生器と;前記正弦信号とこの関数発生
器から求めた余弦値との積を求める第1の乗算器と;前
記余弦信号と前記関数発生器から求めた正弦値との積を
求める第2の乗算器と;前記第1および第2の乗算器の
出力の差を求める減算器と;この減算器の出力と1サン
プリング周期分前の参照位相との和によって現在参照位
相を求める周期加算器と;この加算器が出力する現在参
照位相を1サンプリング周期分遅らせて前記加算器に入
力すると共にこの1サンプリング周期分遅れた参照位相
を前記アドレスデータとして前記関数発生器に供給する
第1の遅れ要素とを備え、前記関数発生器、第1および
第2の乗算器、減算器、加算器、遅れ要素によってフェ
イズ・ロックド・ループを形成し、前記減算器の出力を
現在参照位相を検出対象の速度とすることを特徴とする
デジタルPLL装置により達成される。
According to the present invention, the above object is to provide a digital PLL device for detecting a phase of a detection target from an output signal of an encoder which outputs an analog sine signal and an analog cosine signal corresponding to a displacement of the detection target. At;
First and second A / D converters that convert the sine signal and the cosine signal into digital signals at a predetermined sampling period; a function generator that stores a sine value and a cosine value for a predetermined reference phase; A first multiplier for obtaining a product of a signal and a cosine value obtained from the function generator; a second multiplier for obtaining a product of the cosine signal and a sine value obtained from the function generator; A subtractor for obtaining the difference between the outputs of the first and second multipliers; a periodic adder for obtaining the current reference phase by the sum of the output of this subtractor and the reference phase one sampling period before; and this adder outputs A first delay element for delaying the current reference phase by one sampling cycle and inputting it to the adder, and supplying the reference phase delayed by one sampling cycle as the address data to the function generator; A phase locked loop is formed by the function generator, the first and second multipliers, the subtractor, the adder, and the delay element, and the output of the subtractor is the current reference phase as the speed to be detected. This is achieved by a digital PLL device characterized in that

【0017】また前記他の目的は、さらに、前記減算器
の出力と1サンプリング周期分前の検出対象の位相との
和によって検出対象の現在位相を求める上位加算器と、
この上位加算器が出力する現在位相を1サンプリング周
期分遅らせて前記上位加算器に入力する第2の遅れ要素
とを設けることにより達成可能である。
Further, the other object is to further include an upper adder for obtaining a current phase of a detection target by a sum of an output of the subtracter and a phase of the detection target one sampling period before,
This can be achieved by delaying the current phase output by the upper adder by one sampling period and providing a second delay element input to the upper adder.

【0018】この場合に、上位加算器は検出対象の全移
動範囲分のデータ長を持ち、任意の位置でリセット可能
とするのが望ましい。
In this case, it is desirable that the upper adder has a data length corresponding to the entire movement range of the detection target and can be reset at any position.

【0019】[0019]

【実施例】図1は本発明の一実施例の回路図である。こ
の図において、関数発生器10A、A/D変換器12
A、14A、第1および第2の乗算器16A、18A、
減算器20Aは前記図3のものと同一であるからその説
明は繰り返さない。なおこの図1においては、検出対象
の現在位相をθK 、参照位相をψK 、1サンプリング周
期前の参照位相をψK-1 とする。
FIG. 1 is a circuit diagram of an embodiment of the present invention. In this figure, a function generator 10A and an A / D converter 12
A, 14A, first and second multipliers 16A, 18A,
Subtractor 20A is the same as that shown in FIG. 3, and therefore description thereof will not be repeated. In FIG. 1, the current phase to be detected is θ K , the reference phase is ψ K , and the reference phase one sampling period before is ψ K−1 .

【0020】この図1で符号30は周期加算器、32は
第1の遅れ要素である。周期加算器30は360度を1
周期とするものであり、ここには減算器20Aの出力と
この遅れ要素32の出力とが入力され、これらの和がこ
の加算器30で求められる。ここに減算器20Aの出力
は、(sinθK ・cosψK-1 −cosθK ・sin
ψK-1 )=sin(θK −ψK-1 )≒(θK −ψK-1
となる。
In FIG. 1, reference numeral 30 is a periodic adder, and 32 is a first delay element. The period adder 30 sets 360 degrees to 1
The output of the subtractor 20A and the output of the delay element 32 are input to the cycle, and the sum of these is obtained by the adder 30. Here, the output of the subtractor 20A is (sin θ K · cos ψ K −1 −cos θ K · sin
ψ K-1 ) = sin (θ K −ψ K-1 ) ≈ (θ K −ψ K-1 ).
Becomes

【0021】また遅れ要素32の出力は、ψK-1 となり
加算器30は{(θK −ψK-1 )+ψK-1 }=θK を新
たな参照位相ψK として出力する。この新たな参照位相
ψKは第1の遅れ要素32に一時メモリされ、1サンプ
リング周期分遅れて出力する。すなわち加算器30が前
記のようにθK (=ψK )を演算する時には、この遅れ
要素32は1サンプリング周期分前の参照位相ψK-1
出力する。
The output of the delay element 32 becomes ψ K-1 and the adder 30 outputs {(θ K −ψ K-1 ) + ψ K-1 } = θ K as a new reference phase ψ K. This new reference phase ψ K is temporarily stored in the first delay element 32 and is output with a delay of one sampling period. That is, when the adder 30 calculates θ K (= ψ K ) as described above, the delay element 32 outputs the reference phase ψ K−1 one sampling period before.

【0022】このようにこの実施例によれば、周期加算
器30において加算動作を行うから極めて高速な処理が
可能である。すなわち前記図2、3で説明したアップ/
ダウン・カウンタ26、26Aを用いたものでは、パル
スを1つずつ加減算するために非常に動作が遅くなるの
であるが、図1の実施例によれば加算器30の各桁を同
時に加減算を行うことができるからである。
As described above, according to this embodiment, since the addition operation is performed in the periodic adder 30, extremely high-speed processing is possible. That is, the up / down described in FIGS.
In the case of using the down counters 26 and 26A, the operation is very slow because the pulses are added and subtracted one by one, but according to the embodiment of FIG. 1, each digit of the adder 30 is added and subtracted simultaneously. Because you can.

【0023】この参照位相ψK-1 をアドレスデータとす
る参照値すなわちsinψK-1 、cosψK-1 が関数発
生器10Aで求められ、乗算器16A、18A、減算器
20A、周期加算器30、第1の遅れ要素32からなる
フェイズ・ロックド・ループに沿った動作を繰り返す。
この結果参照位相ψK-1 は現在位相θK に速やかに追従
する。
The reference values i.e. sinψ K-1 and the reference phase [psi K-1 the address data, cos K-1 is determined by the function generator 10A, the multiplier 16A, 18A, subtractors 20A, periodic adder 30 , The operation along the phase locked loop consisting of the first delay element 32 is repeated.
As a result, the reference phase ψ K-1 quickly follows the current phase θ K.

【0024】減算器20Aの出力であるsin(θK
ψK-1 )≒(θK −ψK-1 )においてψK-1 は位相θ
K-1 に追従するから、ψK-1 =θK-1 と考えられる。従
って、(θK −ψK-1 )=(θK −θK-1 )=ΔθK
角速度ωK と考えることができる。
The output of the subtractor 20A is sin (θ K
ψ K-1) ≒ (θ K -ψ K-1) in [psi K-1 phase theta
Since it follows K-1, it is considered that ψ K-1 = θ K-1 . Therefore, (θ K −ψ K−1 ) = (θ K −θ K−1 ) = Δθ K can be considered as the angular velocity ω K.

【0025】図1で34は上位加算器、36は第2の遅
れ要素である。上位加算器34は、減算器20Aの出力
である角速度ωK =(θK −ψK-1 )=(θK −θ
K-1 )=ΔθK と、第2の遅れ要素36の出力θK-1
を加算して、θK を出力する。この加算器34は外部基
準位置においてリセット信号によりリセットされ、この
リセット時点をk=0として、k=nとなるまでのnサ
ンプリング周期分の間前記の加算を繰り返す。この結果
累積回転角度θn =ΣΔθK をもとめることができる。
In FIG. 1, 34 is a high-order adder, and 36 is a second delay element. The upper adder 34 outputs the angular velocity ω K = (θ K −ψ K−1 ) = (θ K −θ which is the output of the subtractor 20A.
K-1 ) = Δθ K and the output θ K-1 of the second delay element 36 are added to output θ K. The adder 34 is reset by a reset signal at the external reference position, and this reset time is set to k = 0, and the above addition is repeated for n sampling cycles until k = n. As a result, the cumulative rotation angle θ n = ΣΔθ K can be obtained.

【0026】ここにθK は、近似的に求めているため誤
差を含むが、第2の遅れ要素36によるループを組んで
いるので、この誤差が累積することがなく、高精度なθ
n を検出できる。またリセットすることにより基準位置
からの移動量・回転量の絶対量を検出できる
Here, θ K includes an error because it is obtained approximately, but since a loop is formed by the second delay element 36, this error does not accumulate and θ K is highly accurate.
n can be detected. By resetting, the absolute amount of movement / rotation from the reference position can be detected.

【0027】[0027]

【発明の効果】請求項1の発明は以上のように、現在位
相θK と参照位相ψK-1 との差θK −ψK-1 と、第1の
遅れ要素(32)の出力ψK-1 との和θK を周期加算器
(30)で求め、この加算器(30)の出力θK を参照
位相ψK として第1の遅れ要素(32)に入力したもの
であるから、参照位相ψK 、ψK-1 を、きわめて高速で
求めることができる。
As described above, according to the invention of claim 1 , the difference θ K −ψ K-1 between the current phase θ K and the reference phase ψ K-1 and the output ψ of the first delay element (32). The sum θ K with K-1 is obtained by the periodic adder (30), and the output θ K of this adder (30) is input to the first delay element (32) as the reference phase ψ K. The reference phases ψ K and ψ K-1 can be obtained at extremely high speed.

【0028】このため高速追従性が向上する。また演算
速度が比較的低い安価なマイコンが使用できる。特に信
号処理をマイコンで行なえば、入力信号処理の一部とし
てこれらの処理が可能になり、特別なハードウエアを別
途追加することなくソフトウエアで構成できる。このた
め高精度な位置・角度の内挿分割ができる高分解能な位
置検出装置を安価に提供できる。
Therefore, the high speed followability is improved. Also, an inexpensive microcomputer with a relatively low calculation speed can be used. In particular, if the signal processing is performed by a microcomputer, these processing can be performed as a part of the input signal processing, and the software can be configured without adding special hardware. Therefore, it is possible to inexpensively provide a high-resolution position detection device capable of highly accurate position / angle interpolation division.

【0029】また請求項2の発明によれば、位置・角度
の変化量を高精度に求めることができる。特に上位加算
器(34)をリセット可能にすれば、任意の基準位置か
らの絶対変移量を正確に検出することが可能である。
(請求項3)。
According to the second aspect of the invention, the amount of change in position / angle can be obtained with high accuracy. In particular, if the upper adder (34) can be reset, the absolute displacement amount from an arbitrary reference position can be accurately detected.
(Claim 3).

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例の回路図FIG. 1 is a circuit diagram of an embodiment of the present invention.

【図2】従来装置の回路図FIG. 2 is a circuit diagram of a conventional device.

【図3】従来装置の回路図FIG. 3 is a circuit diagram of a conventional device.

【符号の説明】[Explanation of symbols]

10、10A 関数発生器 12A、14A A/D変換器 16A 第1の乗算器 18A 第2の乗算器 20A 減算器 30 周期加算器 32 第1の遅れ要素 34 上位加算器 36 第2の遅れ要素 10, 10A Function Generator 12A, 14A A / D Converter 16A First Multiplier 18A Second Multiplier 20A Subtractor 30 Periodic Adder 32 First Delay Element 34 Upper Adder 36 Second Delay Element

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 検出対象の変位に対応するアナログ正弦
信号およびアナログ余弦信号を出力するエンコーダの出
力信号から前記検出対象の位相を検出するためのデジタ
ルPLL装置において;前記正弦信号および前記余弦信
号を所定サンプリング周期でデジタル信号に変換する第
1および第2のA/D変換器と;所定の参照位相に対す
る正弦値および余弦値をメモリする関数発生器と;前記
正弦信号とこの関数発生器から求めた余弦値との積を求
める第1の乗算器と;前記余弦信号と前記関数発生器か
ら求めた正弦値との積を求める第2の乗算器と;前記第
1および第2の乗算器の出力の差を求める減算器と;こ
の減算器の出力と1サンプリング周期分前の参照位相と
の和によって現在参照位相を求める周期加算器と;この
加算器が出力する現在参照位相を1サンプリング周期分
遅らせて前記加算器に入力すると共にこの1サンプリン
グ周期分遅れた参照位相を前記アドレスデータとして前
記関数発生器に供給する第1の遅れ要素とを備え、 前記関数発生器、第1および第2の乗算器、減算器、加
算器、遅れ要素によってフェイズ・ロックド・ループを
形成し、前記減算器の出力を現在参照位相を検出対象の
速度とすることを特徴とするデジタルPLL装置。
1. A digital PLL device for detecting a phase of the detection target from an output signal of an encoder that outputs an analog sine signal and an analog cosine signal corresponding to a displacement of the detection target; the sine signal and the cosine signal First and second A / D converters for converting into digital signals at a predetermined sampling period; a function generator for storing sine value and cosine value for a predetermined reference phase; and the sine signal and the function generator A first multiplier for obtaining the product of the cosine value and a second multiplier for obtaining the product of the cosine signal and the sine value obtained from the function generator; and of the first and second multipliers. A subtractor for obtaining the difference between the outputs; a periodic adder for obtaining the current reference phase by the sum of the output of the subtractor and the reference phase for one sampling period before; the current output by the adder A first delay element for delaying the present reference phase by one sampling period and inputting it to the adder, and supplying the reference phase delayed by one sampling period as the address data to the function generator; And a first and a second multiplier, a subtractor, an adder, and a delay element form a phase locked loop, and the output of the subtractor is set to a current reference phase as a speed to be detected. Digital PLL device.
【請求項2】 請求項1においてさらに、前記減算器の
出力と1サンプリング周期分前の検出対象の位相との和
によって検出対象の現在位相を求める上位加算器と、こ
の上位加算器が出力する現在位相を1サンプリング周期
分遅らせて前記上位加算器に入力する第2の遅れ要素と
を備えるデジタルPLL装置。
2. The upper adder according to claim 1, further comprising: an upper adder that obtains a current phase of a detection target by a sum of an output of the subtractor and a phase of the detection target one sampling period before, and the upper addition unit outputs the current phase. A digital PLL device comprising: a second delay element for delaying the current phase by one sampling period and inputting it to the upper adder.
【請求項3】 請求項2において、上位加算器は検出対
象の全移動範囲分のデータ長を持ち、任意の位置でリセ
ット可能であるデジタルPLL装置。
3. The digital PLL device according to claim 2, wherein the higher-order adder has a data length corresponding to the entire moving range of the detection target and can be reset at an arbitrary position.
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* Cited by examiner, † Cited by third party
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JP2008062711A (en) * 2006-09-05 2008-03-21 Jtekt Corp Motor control device
JP2020008512A (en) * 2018-07-12 2020-01-16 多摩川精機株式会社 R/d converter

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* Cited by examiner, † Cited by third party
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JP2008062711A (en) * 2006-09-05 2008-03-21 Jtekt Corp Motor control device
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