JPH07154781A - 可変長メモリバスを有する映像処理システム - Google Patents

可変長メモリバスを有する映像処理システム

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JPH07154781A
JPH07154781A JP6170329A JP17032994A JPH07154781A JP H07154781 A JPH07154781 A JP H07154781A JP 6170329 A JP6170329 A JP 6170329A JP 17032994 A JP17032994 A JP 17032994A JP H07154781 A JPH07154781 A JP H07154781A
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bus
signal
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Abstract

(57)【要約】 【目的】 ｎが可変数でＮがｎの倍数の時、ｎビットの
大きさを有するバスを通してｎビットワードメモリに接
続された固定長Ｎビットを有するデータバスを含むプロ
セッサを内蔵したシステムを開示する。 【構成】 このシステムには、メモリ内で１ワードがＮ
ビットの書き込み命令のプロセッサを実行する毎に、異
なったアドレスにあるＮビットのワードを構成するｎビ
ットの各サブワードを連続的に書き込む手段と、メモリ
内で１ワードがＮビットの読み出し命令を実行する毎
に、このメモリ内の異なったアドレスにあるｎビットの
サブワードを連続的に書き込み、更に固定長バスの上に
これらのサブワードを並置する手段とがある。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は一般に可変長ダイナミ
ックメモリと情報をやり取りするプロセッサを内蔵した
システムに関する。
【０００２】この発明は、より詳細には種々のメモリフ
ィールドの間、およびメモリフィールドとシステムの１
つの入力更には１つの出力との間のデータの転送を制御
するプロセッサを内蔵した映像処理システムに関する。
【０００３】
【従来の技術】図１ＡはＭＰＥＧ標準に基づく復号化用
７２０×４８０画素の映像に使用されているメモリの典
型的な配置を示している。このメモリの大きさは１６メ
ガビットである。それぞれが４メガビットの３つのメモ
リフィールドＩＢ１−ＩＢ３は映像バッファであり、そ
れぞれ復号化映像に対応したデータを含んでいる。
【０００４】残った４メガビットには圧縮（符号化）映
像データを含むほぼ３．３メガビットのフィールドＣＤ
と、いわゆる“プライベート”データを含むほぼ０．７
メガビットのフィールドＰＤとがあるが、このプライベ
ートデータは復号化には使用されておらず、例えばスク
リーン上に表示される映像の上に情報を重畳するため復
号器にユーザフレンドリな機能を与えるため使用されて
いる。
【０００５】ＭＰＥＧ標準によれば、３つの映像バッフ
ァＩＢ１−ＩＢ３が与えられることになっている。“内
部”、“予測”および“両方向”と呼ばれる３つのタイ
プの復号器がある。
【０００６】内部復号化によれば、フィールドＣＤから
来る符号化されたデータはバッファＩＢ１−ＩＢ３の１
つに記憶された映像に直接対応している。
【０００７】予測符号化によれば、符号化されたデータ
ＣＤは予め復号化された映像の一部と必ず結合される映
像の一部に対応している；このように映像バッファの１
つには既に復号化された映像を含むことが必要であり、
１つのバッファは復号化される映像を含むことが必要で
ある。
【０００８】両方向復号化によれば、符号化されたデー
タＣＤは既に復号化された２つの映像内に取り出される
映像の２つの部分と必ず結合される映像の一部分に対応
している；それ故、２つのバッファは既に復号化された
２つの映像を記憶するため必要であり、更に１つのバッ
ファが復号化される映像を記憶するため必要である。
【０００９】予測または両方向復号化はプログレッセブ
またはインターリーブ形式である。プログレッセブ形式
の場合は、映像の１つの部分が既に復号化される映像内
に取り出されており、この映像の部分は一連の偶数およ
び奇数ラインに対応している。インターリーブ形式の場
合は、映像に２つの部分が既に復号化された同じ映像内
に取り出されており、一方の部分は偶数ラインに、他方
の部分は奇数ラインに対応している。
【００１０】更に、予測タイプは前方型および後方型で
ある。前方型の場合、映像の１つの部分は表示の順に現
在復号化された映像の前の映像内に取り出される。後方
型の場合、映像の１つの部分は表示の順に現在復号化さ
れた映像の後の映像内に取り出されている。これは復号
化された映像が表示の順と異なる順序で到来することを
意味している。更に、現在復号化された映像を含む場
合、前方予測用に１つの映像を記憶し、後方予測用に１
つの映像を記憶するため２つのバッファの追加が必要で
ある。
【００１１】図１Ｂは復号化回路すなわちプロセッサ１
０とメモリとの間にあるＭＰＥＧ復号器の従来の典型的
なアーキテクチャの概要を示している。メモリは一般に
は低廉であるが格好の悪くないダイナミックメモリ（Ｄ
ＲＡＭ）である。復号化システムＭＰＥＧのダイナミッ
クメモリは４つのブロック１２に分割され、各ブロック
の容量は２５６−１６ビットキロワードである（４メガ
ビット）。各ブロック１２は１６ビットデータバスＤ１
６を通しインターフェイス１４に接続されている。イン
ターフェイス１４は通常は“システムバス”と呼ばれて
いる６４ビットデータバスＤ６４を通してＭＰＥＧ復号
化回路１０に接続されている。このように、システムの
メモリは６４ビットの２５６キロワードを有するように
構成されている。
【００１２】２５６キロワードにアクセスするため、１
８ビットアドレスバスが使用されている。ダイナミック
メモリはページと呼ばれる幾つかのフィールドに分割さ
れている。ダイナミックメモリの１ワードにアクセスす
るため、通常は列アドレスストローブ（ＲＡＳ）と呼ば
れておりページの１つを選択する一番目のアドレスサイ
クルが一番目に実行される；次に通常は行アドレススト
ローブと呼ばれておりページ内の１ワードを選択する二
番目のアドレスサイクルが実行される。実際には所定の
例ではＲＡＳサイクルの間プロセッサ１０が発生するア
ドレスＲＡ＋ＣＡに対する９個の最上位のビットＲＡに
対応し、ＣＡＳサイクルの間同上アドレスに対する９個
の最下位ビットＣＡに対応した９ビットアドレスＡがダ
イナミックメモリにある。プロセッサ１０により与えら
れる信号Ｒ／Ｃで制御されるマルチプレクサ１５は最上
位ビットＲＡまたは最下位ビットＣＡを選択しダイナミ
ックメモリにアドレスＡとして与えられる。
【００１３】アドレスサイクルＲＡＳまたはアドレスサ
イクルＣＡＳの何れかが実行されるかダイナミックメモ
リに示すため、プロセッサ１０はそれぞれ信号ＲＡＳま
たは信号ＣＡＳをイネーブルにする。更に、回路１０は
メモリの読み出しまたは書き込みモードを選択する信号
Ｒ／Ｗ* を出力する。
【００１４】回路はクロックゼネレータ（ＣＬＫ）１６
により与えられるクロック信号ＣＫにより制御されてい
る。
【００１５】図２は従来のメモリインターフェイス１４
の実施態様を示している。バスＤ６４は三状態ゲート１
８の出力とフリップフロップ２０の入力に接続されてい
る。三状態ゲート１８は信号Ｒ／Ｗ* により制御されフ
リップフロップ２０はクロック信号ＣＫにより制御され
ている。４つの並列バスＤ１６は三状態ゲート２２の出
力とフリップフロップ２４の入力に接続されている。三
状態ゲート２２は信号Ｒ／Ｗ* のコンプリメントにより
制御され、フリップフロップ２０の出力を受けている。
フリップフロップ２４は信号ＣＡＳにより制御されその
出力は三状態ゲート１８に接続されている。
【００１６】ダイナミックメモリと他の回路とのインタ
ーフェイスを理解するためのこれ以上の説明はダイナミ
ックメモリのあらゆるデータシートの中に見いだすこと
ができる。
【００１７】完全なＭＰＥＧ復号化システムにおいて
は、前述の通り少なくとも３つの映像バッファが必要で
ある。完全なＭＰＥＧ符号化／復号化システムは圧縮比
が高いが、これは電波とコンパチブルな周波数で符号化
されたデータを伝送するためである。有線テレビジョン
システムの場合、許容周波数はより高く、従ってそれ程
圧縮比を高くする必要がない。このように、有線伝送の
場合は内部符号化および前方予測符号化のみを用いたＭ
ＰＥＧ符号化／復号化システムを提供することが可能で
ある。このようなシステムに使用される復号器には２つ
の映像バッファのみが必要である。４メガビットのメモ
リが節約される。
【００１８】しかし図１Ｂのようなシステムでは、ブロ
ック１２は標準のコンポーネントであり、２５６キロワ
ードの容量は最小の標準値である。従って、メモリの大
きさを減少させたいならば１以上のブロック１２を除去
しメモリバスの大きさを少なくする必要がある。メモリ
バスの大きさを変更することは、ＭＰＥＧ復号器のアー
キテクチャの変更、とりわけシステムバスＤ６４に接続
され、メモリとデータの交換を行なう種々の周辺エレメ
ントの変更を含んでいる。
【００１９】
【発明の概要】この発明の一般的な目的は、メモリとデ
ータの交換を行なう周辺エレメントのアーキテクチャを
変更する必要を生ずることなく、可変長を有したメモリ
バスに適合できるプロセッサを内蔵したシステムを提示
することである。
【００２０】この発明の更に他の目的は所定の大きさの
メモリすなわち容量が半分のメモリで動作できるＭＰＥ
Ｇ復号器を提示することであり、これにより従来のＭＰ
ＥＧ復号器を使用することが簡単な方法で実現できる。
【００２１】これらの目的を達成するため、この発明で
はＮがｎの倍数でありｎが可変の時大きさが一定のＮビ
ットのデータバスを有し、大きさがｎビットであるバス
を通しＮビットのワードメモリに接続されているプロセ
ッサを内蔵したシステムを提示している。このシステム
にはメモリ内のＮビットワードの書き込み命令のプロセ
ッサにより実行される毎に、異なったアドレスでＮビッ
トワードを構成するｎビットの各サブワードを連続的に
書き込む手段と、メモリ内のＮビットワードの読み出し
命令を実行する毎に、ｎビットの異なったアドレスサブ
ワードのメモリ内で連続的に読み出し、更に一定長バス
の上でこれらのサブワードを並置する手段とがある。
【００２２】この発明の実施態様によれば、このシステ
ムには（Ｎ／ｎ）−１回の命令サイクルの間にプロセッ
サ内で各読み出しまたは書き込み命令をロックする手段
があり、同じ読み出しまたは書き込み命令がＮ／ｎ回実
行される。
【００２３】この発明の実施態様によれば、ロックの手
段にはプロセッサの命令ポインタの増加を禁止する手段
がある。
【００２４】この発明の実施態様によれば、ロックの手
段にはプロセッサにクロック信号を送ることを禁止する
手段がある。
【００２５】この発明の実施態様によれば、このシステ
ムにはプロセッサにより与えられるメモリアドレスにＮ
／ｎを掛ける手段と、同一の読み出しまたは書き込み命
令を実行する毎にアドレスを増加または減少させる手段
がある。
【００２６】この発明の実施態様によれば、このシステ
ムには各イネーブル信号をアクティブにすることにより
一定長のバスの上にＮビットを受けるため接続された装
置があり、各々の装置は読み出し命令がそれぞれ実行さ
れる毎に規則的にアクティブにされる。Ｎ／ｎ回の同じ
読み出し命令の最後の命令を実行する間のみイネーブル
信号をアクティブにする手段も与えられている。
【００２７】この発明の実施態様によれば、このシステ
ムには各イネーブル信号をアクティブにすることにより
一定長のバスの上にＮビットを書き込むため接続された
装置があり、各々の装置は書き込み命令が実行される毎
に規則的にイネーブルされる。Ｎ／ｎ回の同じ書き込み
命令の最初を実行する間のみイネーブル信号をアクティ
ブにする手段も与えられている。
【００２８】この発明の実施態様によれば、このシステ
ムにはアドレス折り返し（ｆｏｌｄｉｎｇ）手段があ
り、これによりメモリ内に入ったアドレスはプロセッサ
により発生されるアドレスがフィールドの上限より大き
ければ予測フィールド内にある。
【００２９】この発明の実施態様によれば、このシステ
ムはＭＰＥＧ標準に従い符号化される映像を復号化する
システムでありメモリフィールドには復号化された映像
が記憶される。このメモリフィールドの大きさは表示さ
れる２つの映像の大きさより小さく、更に復号化された
データが未だ表示されない映像の一部に対応したデータ
の上に書き込まれる前に復号化を停止する手段がある。
【００３０】
【実施例】この発明は不完全なＭＰＥＧ符号化／復号化
（ＣＯＤＥＣ）システム、即ち内部符号化および直接予
測符号化のみを使用したシステムに関連して記載する。
当業者はこの発明はハーフサイズの映像を処理する完全
符号化／復号化システムにも適合できることが判るであ
ろう。
【００３１】不完全システムは圧縮比が完全システムよ
り小さいが、符号化されたデータを有線で伝送すること
には適合性がある。前述のように、この種のシステムの
復号器には２つだけのバッファが必要である。
【００３２】この発明はシステムバスに接続される周辺
エレメントのアーキテクチャを変更することなく、完全
なＭＰＥＧ符号化／復号化システム、およびメモリが完
全なシステムの半分である不完全な符号化／復号化シス
テムの両方に使用できる復号器アーキテクチャを提示し
ている。このようなアーキテクチャにより、２つの問題
が生ずる。
【００３３】一番目には、前述のように、メモリの大き
さを半分にすることによりメモリバスの大きさが二分割
される。これには、メモリと復号器の他のエレメントと
の間でデータの交換を続ける希望があるならば、これら
のエレメントのアーキテクチャを変更する必要がある。
この変更を避けるため、この発明では一定長のシステム
バスを保持し、更にシステムバスと可変長メモリバスの
間に（後述する）特別なインターフェイスを実現するこ
とを提案している。
【００３４】更に、メモリの大きさを半分にすることに
より理論的には２つの映像バッファと圧縮データを入れ
ておく十分なスペ−スが不要となる。
【００３５】図３にはこの発明に基づき大きさが半分に
されたメモリの典型的なアーキテクチャを示している。
メモリにはアドレスＡｉで始まる４メガビットの映像バ
ッファＩＢ１と、アドレスＡｉ＋Ｌで終わる２メガビッ
トのハーフ映像バッファ１／２ＩＢがある。符号化され
たデータＣＤには１．７５メガビットがあり、プライベ
ートデータＰＤには０．２５メガビットがある。ＭＰＥ
Ｇ−２標準では記憶される符号化データの数が１．７５
メガビットを越えないように勧めている。
【００３６】この発明に基づくＭＰＥＧ復号器の内容に
よれば、２未満の映像バッファ（この例では１．５）が
従来の復号器の２個の代わりに使用されている。以下で
はこの発明による方法には１．５の映像バッファを使用
した場合を記載する。
【００３７】図４Ａは２つの映像バッファＩＢ１とＩＢ
２を使用した従来の予測復号化を図示している。バッフ
ァＩＢ１には既に復号化された映像Ｉ１があり、バッフ
ァＩＢ２には復号化される映像Ｉ２がある。バッファＩ
Ｂ２では、斜線領域は復号化されている映像Ｉ２の部分
を示している。
【００３８】映像の復号化の段階はブロック毎に行なわ
れ、各ブロックは一般に１６×１６画素を含んだ映像ス
クエアに対応している。バッファＩＢ２では、太い線は
復号化されるブロックＣＢを示している。ブロックＣＢ
が予測復号化から生じていれば、前の映像Ｉ１で取り出
された予測ブロックＰＢから再生される。予測ブロック
ＰＢを見つけるため、ブロックＣＢを復号化するのに役
立つデータによりベクトルＶが与えられるが、このベク
トルにより映像内でブロックＣＢの位置に対する予測ブ
ロックＰＢの位置が定められる。
【００３９】図４Ｂはこの発明に基づき構成されたメモ
リ内の予測復号化サイクルを図示している。バッファＩ
Ｂ１には表示される既に復号化された映像Ｉ１を最初含
んでいる。映像Ｉ１はライン毎に表示される。バッファ
ＩＢ１の低い部分では、斜線領域は表示されない映像Ｉ
１の部分を示している。
【００４０】ハーフバッファ１／２ＩＢは再生される映
像Ｉ２により完全に満たされている。ハーフバッファ２
／１ＩＢは仮想領域とハーフバッファ１／２ＩＢの和が
完全な映像バッファに対応するように点線で示した仮想
領域ＶＩＢにより拡大されている。図示のように、再生
される映像Ｉ２のブロックＣＢは仮想領域ＶＩＢ内にあ
る。実際には、（以下に記載する）アドレス折り返し装
置により、仮想領域ＶＩＢは映像バッファＩＢ１の最初
の半分内に配置される。このように、映像Ｉ２の現在の
実際のブロックＣＢは太い線で示すように、バッファＩ
Ｂ１の最初の半分内にある。
【００４１】このように、この種のメモリ構造との正し
い動作を満たす一番目の必要性は、映像Ｉ２のブロック
ＣＢに書き込まれたバッファＩＢ１のフィールドが図４
Ｂに示すように既に表示された映像Ｉ１のフィールドと
対応することである。これを行なうため、（以下に記載
する）システムでは復号化される映像（Ｉ２）が表示さ
れる映像（Ｉ１）の未だ表示されないフィールドに到達
する時復号化を禁止している。このようなシステムの使
用が可能であるのは、映像の復号化の期間が平均して映
像の表示期間より厳密に短いためである。
【００４２】正しい動作を行なうための二番目の必要性
は、再生される映像Ｉ２により占有されるバッファＩＢ
１のフィールドが既に復号化された映像Ｉ１内で取り出
される予測ブロックに対応しないことであるが、これは
これらの予測ブロックが映像Ｉ２のブロックにより書き
直されるためである。既に示したように、現在のブロッ
クＣＢを再生するのに役立つ予測ブロックＰＢの位置は
ベクトルＶにより決定されるが、そのベクトルの始まり
は映像Ｉ１では映像Ｉ２の仮想ブロックＣＢの位置に対
応した位置Ｐである。ベクトルＶの高さがハーフ映像の
高さからブロックの高さを引いた高さになるならば、既
に書き直された予測ブロックが映像Ｉ１内で取り出され
る危険性があることに注意する必要がある。実際にはベ
クトルＶの高さはハーフ映像の高さより小さい値に制限
される。とりわけ、ＭＰＥＧ−２標準では例えばハーフ
映像の高さが２４０画素であるが、不完全符号化／復号
化システムの場合ベクトルＶの高さが１２８画素まで制
限される。それ故、再生される映像により書き直される
予測ブロックを取り出す危険性がない。
【００４３】一般的に、この二番目の必要性は１６がブ
ロックの高さでＨｖがベクトルの最大の高さの時、バッ
ファ１／２ＩＢがＨｖ＋１６映像ラインを有する十分な
大きさならば常に満たされる。７２０×４８０画素の映
像でベクトルＶが１２８画素の最大の高さの例の場合、
０．３−映像バッファ１／２ＩＢで十分である。
【００４４】映像Ｉ２が再生され映像Ｉ１が表示される
と、映像Ｉ２の始まりはバッファ１／２ＩＢの中にあ
り、映像Ｉ２の終わりはバッファ１／２ＩＢの一番目の
半分の中にある。後続の再生映像は最初バッファＩＢ１
の二番目の半分を満たし、次にバッファ１／２ＩＢは映
像Ｉ２の二番目の半分と同じ方法でバッファＩＢ１の一
番目の半分を満たす、等々。
【００４５】図５にはこの発明による大きさが可変長の
メモリバスを有するＭＰＥＧ復号器のアーキテクチャの
概要を図示している。図１Ｂと同じエレメントには同じ
参照文字を付けている。２つの最下位バスＤ１６はメモ
リブロック１２に接続されている。２つの最下位バスＤ
１６はメモリ装置に接続されていない。ＭＯＤＥライン
の状態は復号器に対し２つの最上位バスＤ１６がメモリ
に与えられるか否かを示している。ここでも、および以
下でも参照番号が１４’であるメモリとのインターフェ
イスの回路はＭＯＤＥラインの状態の関数として図１Ｂ
の回路に対し変更されているが、これは４つのバスＤ１
６のライン、すなわち２つの最下位のバスＤ１６のライ
ンのみにバス６４の６４本のラインの方向を向けるため
である。これを行なうため、インターフェイス１４’も
補助回路４８により与えられる選択信号ＳＥＬを受け
る。回路４８はＭＯＤＥライン、信号ＣＫ、ＲＡＳ、Ｒ
／Ｗ* を受け、更に信号ＶＡＬとＩＮＨを与えるがその
関数は以下に記載する。
【００４６】図５に示すように、バスＤ６４は復号化回
路１０に従来内蔵されている先き入れ／先き出し（ＦＩ
ＦＯ）バッファメモリ１０−１に接続されている。多数
のこれらのＦＩＦＯはバスＤ６４により書き込みモード
でアクセスされるが、他のＦＩＦＯは読み出しモードで
アクセスされる。従来のシステムの図１Ｂでは、各ＦＩ
ＦＯはバスＤ６４の上でデータを伝送する時、すなわち
バスＤ６４からデータを読み出す時信号ＥＮによりイネ
ーブルにされる。図５では、各ＦＩＦＯは信号ＥＮ’に
よりイネーブルにされるが、この信号は前述の信号ＥＮ
および補助回路４８により与えられる信号ＶＡＬとを受
けるＡＮＤゲートの出力により与えられている。
【００４７】プロセッサ１０により発生するアドレスＲ
Ａ＋ＣＡは、以下に詳細を記載するアドレス折返し回路
（ＦＯＬＤ）５２を通しマルチプレクサ１５に与えられ
ている。回路５２もＭＯＤＥラインを受ける。
【００４８】図６はこの発明によるインターフェイス回
路１４’の詳細な実施態様を示している。図２と同じエ
レメントは同じ参照文字を付けている。三状態ゲート１
８と２２は図２のフリップフロップ２４と同じくそれぞ
れ２つのサブセットに分割されている。一番目のサブセ
ット１８−１，２２−１，２４−１はバスＤ６４の最下
位ビット（０：３１）に割り当てられている；二番目の
サブセットはバスＤ６４の最上位ビット（３２：６３）
に割り当てられている。フリップフロップ２４−１は２
つの最下位バスＤ１６からラインを受けている。これら
の最下位バスＤ１６のラインもマルチプレクサ６０の入
力に加えられ、二番目の入力は２つの最上位バスＤ１６
からのラインを受けている。マルチプレクサ６０はＭＯ
ＤＥラインにより制御されており、その出力はフリップ
フロップ２４−２に加えられている。三状態ゲート２２
−２はフリップフロップ２０から最上位出力ライン（３
２：６３）を直接受けている。マルチプレクサ６２は一
番目の入力でフリップフロップ２０からの最上位出力ラ
インを受け、二番目の入力でフリップフロップからの最
下位出力ラインを受けている。マルチプレクサ６２は図
５に関連し述べた信号ＳＥＬにより制御されており、そ
の出力は三状態ゲート２２−１に加えられている。
【００４９】信号ＣＡＳは、ＡＮＤゲート６４と６５を
通してそれぞれフリップフロップ２４−１と２４−２の
イネーブル入力に加えられており、ＡＮＤゲートのそれ
ぞれも復号器６６の出力を受けている。復号器６６では
ＭＯＤＥライン、信号ＳＥＬ、およびＣＡＳの状態が検
討される。復号器６６にはＯＲゲート６８と６９があ
り、それぞれのＯＲゲートはＡＮＤゲートに接続され、
一番目の入力にＭＯＤＥラインを受けている。ＯＲゲー
ト６８の二番目の入力はラッチ７０の非反転出力を受け
ている。ラッチ７０の反転出力はゲート６９の二番目の
入力に加えられている。ラッチ７０のイネーブル入力は
信号ＣＡＳを受け、更にラッチ７０のデータ入力は信号
ＳＥＬを受けている。
【００５０】この発明によるシステムでは、ハーフサイ
ズメモリバス（２つの最下位バスＤ１６のみ）が使用さ
れる時、概略以下のように動作する。
【００５１】好都合なことに、メモリバスの大きさ（フ
ルサイズ又はハーフサイズ）に拘らず、データの転送を
制御するプロセッサにより実行されるルーチンはいずれ
の場合も同じである。
【００５２】ハーフサイズメモリバスの場合、データを
メモリ内に読み出しまたは書き込む命令は二度実行され
るが、この命令はフルサイズメモリバスで規則的に一度
だけ実行されている。同じ命令をダブルに実行する方法
を以下に記載する。
【００５３】同じ読み出しまたは書き込み命令を二回実
行する間、同じアドレスＲＡ＋ＣＡが折返し回路５２の
入力に現われる。折り返し回路５２の機能の１つは、例
えば２をアドレスＲＡ＋ＣＡに掛け更に異なる最下位ビ
ットを同じ命令の二度の実行のそれぞれに加えることに
より、同じ命令を二度実行する間異なるアドレスＡをメ
モリに確実に加えることである。このように、同じ読み
出しまたは書き込み命令の二度の実行のそれぞれの間、
異なるメモリの位置がアクセスされる。
【００５４】二度実行される命令がメモリ書き込み命令
ならば、書き込まれるデータは二回の実行の間バスＤ６
４上にロックされる。一番目の実行の間、マルチプレク
サ６２は例えば２つの最下位バスＤ１６の上でバスＤ６
４に対し３２個の最上位ビットの方向を（適当な信号Ｓ
ＥＬを通して）変える。このように、書き込まれるデー
タの最上位ビットは一番目のアドレスに書き込まれる。
二番目の実行の間、マルチプレクサ６２は２つの最下位
バスＤ１６の上でバスＤ６４に対し３２個の最下位ビッ
トの方向を変える。このように、書き込まれる最下位デ
ータは一番目のアドレスと異なる二番目のアドレスに書
き込まれる。勿論、新しいデータが二番目の実行の間バ
スＤ６４の上に現われないようにステップが取られる。
これは二番目の実行の間ＦＩＦＯを二回イネーブルにし
ない信号ＶＡＬにより行なわれる。
【００５５】二回実行される命令が読み出し命令の場
合、前述に記載したものと反対の動作が行なわれる。二
回の実行のそれぞれの間、折り返し回路５２はアドレス
バスＡの上で種々のアドレスを現しており、一番目の実
行ではバスＤ６４の上で伝送されるデータの最上位ビッ
トが読み出され、更に二番目の実行では同じデータの最
下位ビットが読み出される。マルチプレクサ６０とフリ
ップフロップ２４−１と２４−２の正しい制御により、
読み出されるデータの最上位ビットは一番目の実行の間
にバスＤ６４の最上位ラインの上に現われ、更に読み出
されるデータの最下位ビットは二番目の実行の間バスＤ
６４の最下位ラインの上に現われる。勿論、ＦＩＦＯに
より二番目の実行においてのみバスＤ６４の上のデータ
が検討されるが、これは一般に一番目の実行の間アクテ
ィブでない状態によりＦＩＦＯの有効性を妨げる信号Ｖ
ＡＬにより決定される。
【００５６】メモリバスがフルサイズの時、ＭＯＤＥラ
インはインターフェイスが図２のインターフェイスに等
しいので図６のインターフェイス回路の上で動作する。
前述の信号ＶＡＬは常にアクティブであり、しかもＦＩ
ＦＯは読み出しまたは書き込み命令の各実行でイネーブ
ルになる。更に、折返し回路５２によりアドレスＲＡ＋
ＣＡは変更なしに通過する。
【００５７】図７Ａと図７Ｂは縮小サイズ（３２ビッ
ト）のメモリバスを通したメモリ内の２つの６４ビット
データＤ１とＤ２の書き込みサイクルと読み出しサイク
ルをそれぞれ図示している。これらの図は各命令が１ク
ロックサイクル内で実行される制限命令領域（ＲＩＳＣ
アーキテクチャ）を有したプロセッサを使用した例に対
応している。
【００５８】ＭＯＤＥラインはメモリバスが縮小サイズ
であることを示すため“０”にある。
【００５９】図７Ａは書き込みサイクルに対応している
が、信号Ｒ／Ｗ* は“０”にある。時間ｔ１−ｔ７はク
ロック信号ＣＫの連続した立ち上がりエッジを示してい
る。時間ｔ１で、メモリ内に連続してデータＤ１とＤ２
を書き込みたいとする。ページアドレスＲＡを計算する
のに必要な不動作サイクルＮＯＯＰは一番目に時間ｔ１
とｔ２の間で実行されている。時間ｔ２とｔ３の間では
ページ選択サイクルであるサイクルＲＡＳが実行される
が、その間ページアドレスＲＡはアドレスバスＡの上に
ある。アドレスＲＡは時間ｔ２とｔ３の間で発生する信
号ＲＡＳの立ち下がりエッジでダイナミックメモリによ
り検討される。
【００６０】信号ＲＡＳの立ち下がりエッジの間に、信
号ＶＡＬは時間ｔ３までイネーブルにされる。信号ＶＡ
Ｌのアクティブ状態によりイネーブル信号ＥＮ’はＦＩ
ＦＯに伝送される；信号ＥＮ’によりイネーブルにされ
たＦＩＦＯはバスＤ６４の上にデータＤ１を表す。
【００６１】時間ｔ３で、一番目のＣＡＳサイクルであ
るＣＡＳ１がスタートし、更にアドレスバスＡの上に表
されるアドレスＣＡＳ１＋１によりメモリの位置が選択
される。信号ＶＡＬがデセーブルされ、これによりＦＩ
ＦＯがイネーブルにされない。信号ＳＥＬがイネーブル
にされ、これによりマルチプレクサ６２が切り替えられ
るが、これは２つの最下位バスＤ１６の上にデータＤ１
の最上位ビットＤ１（６３：３２) を表すためである。
これらの最上位ビットＤ１（６３：３２) は、時間ｔ３
とｔ４の間に生ずる信号ＣＡＳの立ち下がりエッジの間
にアドレスＣＡ１＋１でメモリ内に転送される。
【００６２】時間ｔ４で、二番目のＣＡＳサイクルであ
るＣＡＳ２がスタートし、更に新しいアドレスＣＡ１が
アドレスバスＡの上に表される。信号ＶＡＬがイネーブ
ルにされる。信号ＳＥＬがデセーブルされ、これにより
マルチプレクサが切り替えられるが、これは最下位バス
Ｄ１６の上にデータＤ１の最下位ビットＤ１（３１：
０）を表すためである。これらの最下位ビットＤ１（３
１：０）時間ｔ５の前に、信号ＣＡＳの次の立ち下がり
エッジの上のアドレスＣＡ１でメモリ内に転送される。
信号ＣＡＳの立ち下がりエッジの間、信号ＥＮ’は信号
ＶＡＬがアクティブであることにより再びイネーブルに
なるが、これによりバスＤ６４の上に新しいデータＤ２
を表すＦＩＦＯがイネーブルにされる。
【００６３】時間ｔ５から、前のサイクルＣＡＳに等し
い２つの新しいサイクルＣＡＳ１とＣＡＳ２が、メモリ
内で順次データＤ２の最上位ビットＤ２（６３：３２)
をアドレスＣＡ２＋１に、最下位ビットＤ２（３１：
０）をアドレスＣＡ２に書き込むため発生している。
【００６４】図７Ｂはハーフサイズバスを通しダイナミ
ックメモリ内にある２つのデータＤ１とＤ２の読み出し
サイクルに対応している。信号Ｒ／Ｗ* は読み出しサイ
クルが実行されることを示すため“１”である。ＭＯＤ
Ｅラインは未だ“０”である。図７Ａの場合のように、
時間ｔ１とｔ３の間で、不動作サイクルＮＯＯＰとサイ
クルＲＡＳはメモリのページを選択するため実行され
る。図７Ａとは反対に、信号ＶＡＬ（それ故信号Ｅ
Ｎ’）は時間ｔ２とｔ３の間でイネーブルにされない。
【００６５】時間ｔ３では、一番目のＣＡＳサイクルで
あるＣＡＳ１がアドレスＣＡ１＋1でスタートする。信
号ＳＥＬはイネーブルにされる。時間ｔ４の前で信号Ｃ
ＡＳの立ち下がりエッジの直後に、アドレスＣＡ＋１に
ある最上位ビットＤ１（６３：３２) が２つの最下位バ
スＤ１６の上でダイナミックメモリにより表される。
【００６６】時間ｔ４で、二番目のＣＡＳサイクルであ
るＣＡＳ２がアドレスＣＡ１でスタートする。信号ＳＥ
Ｌがデセーブルされ、これによりゲート６５の出力Ｓ１
がイネーブルする。信号Ｓ１がアクティブになることに
よりバスＤ６４の最上位ラインの上でビットＤ１（６
３：３２) がロックされる。時間ｔ５の前で信号ＣＡＳ
の新しい立ち下がりエッジの直後に、アドレスＣＡ１に
ある最下位ビットＤ１（３１：０）が２つの最下位バス
Ｄ１６の上に現われる。
【００６７】時間ｔ５で、例えばバスＤ６４の上で新し
いデータＤ２の２つの新しい読み出しサイクルＣＡＳ１
とＣＡＳ２がスタ−トする。信号ＳＥＬは再びイネーブ
ルにされ、信号ＶＡＬは初めてイネーブルにされる。信
号ＳＥＬがアクティブになることにより、ゲート６４の
出力Ｓ２はイネーブルにされる。フリップフロップ２４
−１により２つのバスＤ１６の上にある最下位ビットＤ
１（３１：０）は、バスＤ６４の最下位ラインの上でロ
ックされる。６４ビットデータである完全なデータＤ１
はバスＤ６４の上にある。信号ＶＡＬがイネーブルにさ
れると、ＦＩＦＯ１０−１の１つに対応した信号ＥＮ’
がイネーブルにされ、これによりＦＩＦＯ１０−１はバ
スＤ６４の上にあるデータＤ１に検討を加える。
【００６８】図８Ａはアドレス折り返し回路５２の詳細
な実施態様を示している。回路５２は図３に基づき構成
された８ビットメモリをアクセスする働きをするアドレ
スで、プロセッサにより伝送されたアドレスＲＡ＋ＣＡ
を１６メガビットメモリに規則的にアクセスさせる役目
をしている。
【００６９】これを行なうため、折り返し回路５２の一
番目の機能は、プロセッサ１０’により与えられるアド
レスＲＡ＋ＣＡがハーフバッファ１／２ＩＢの終わりを
示すアドレスＡｉ＋Ｌ（ＬはバッファＩＢ１および１／
２ＩＢの長さ）を越える時、映像バッファＩＢ１の始ま
りのアドレスＡｉでスタートするアドレスを与えること
である。
【００７０】折り返し回路５２の二番目の機能は、読み
出しまたは書き込み命令の各実行において異なったアド
レスを発生することである。
【００７１】この回路の一番目の部分には一番目の入力
でプロセッサにより与えられるアドレスＲＡ＋ＣＡを受
けるアダー８０がある。アダー８０の二番目の入力は、
ＡＮＤゲート８２が導通であれば値−Ｌを受けている。
ＡＮＤゲート８２の入力の１つはＭＯＤＥラインの反転
の値を受けている。二番目の入力は比較器８４の出力ａ
＞ｂを受けている。比較器８４の入力ａはアドレスＲＡ
＋ＣＡを受け、入力ｂはアドレスＡｉ＋Ｌを受けてい
る。このように、ＭＯＤＥラインが“０”であれば（ハ
ーフサイズメモリバス）、アダー８０の出力はＲＡ＋Ｃ
ＡがＡｉ＋Ｌより低ければＲＡ＋ＣＡであり、高ければ
ＲＡ＋ＣＡ−Ｌである。
【００７２】復号化システムのみが内部および直接予測
符号化を使用しているので、プロセッサのみにより２つ
の入力バッファに対応したＲＡ＋ＣＡアドレスが与えら
れる、即ちアドレスがＡｉ＋３Ｌになる３つの入力バッ
ファを有した完全なシステムと異なり、これらのアドレ
スは決してＡｉ＋２Ｌを越えない。
【００７３】このように、折り返し回路５２は図３に基
づき構成された８メガビットメモリを使用できるアドレ
スを発生するが、これらのアドレスは１６メガビットメ
モリの中の１２メガビットに対し発生する。
【００７４】折り返し回路５２の二番目の部分にはマル
チプレクサ８６があり、一方に入力でアダー８０の出力
を受け、二番目の入力のウエイト１−１７のビットにア
ダー８０の出力のウエイト０−１６のビットを受け、更
にこの二番目の入力のウエイト０のビットは信号ＳＥＬ
に接続されている。マルチプレクサ８６はＭＯＤＥライ
ンにより制御されており、更にその出力はアドレスＡを
与えるマルチプレクサ１５に接続されている。ＭＯＤＥ
ラインが“０”であれば（縮小したサイズのメモリバ
ス）、マルチプレクサ８６は表示の構成では２を乗算し
たアダー８０の出力値に対応した二番目の入力を選択
し、最下位のビットは信号ＳＥＬの値に置き換えられ
る。信号ＳＥＬは図７Ａと図７Ｂでは各サイクルＣＡＳ
１では“１”であり、各サイクルＣＡＳ２では“０”で
あるが、サイクルＣＡＳ１の間バスの上に表されるアド
レスは図示のようにサイクルＣＡＳ２の間表されるアド
レスより１だけ高い。
【００７５】このように、折り返し回路５２はサイズが
縮小されたメモリバスで使用できるアドレスを発生して
いるが、これらのアドレスはサイズが完全なメモリバス
に対し規則的に発生している。
【００７６】図８Ｂは再生される映像を未だ表示されて
いない前の映像の部分に重ね書きすることから防ぐ回路
の概略的な実施態様である。
【００７７】ＭＰＥＧ復号器には従来から可変長復号器
（ＶＬＤ）８８とビデオインターフェイス９０がある。
ＶＬＤはメモリのフィールドＣＤに記憶された記憶情報
を受け、ＶＬＤが再生される映像のブロックに対応した
データを復号する毎にパルス１を出す。ビデオインター
フェイス９０は表示される映像のデータを受け、映像ラ
インが表示される毎にパルス１Ｌを出す。ＶＬＤは信号
ＥＮＶＬＤを通して規則的にイネーブルされる。
【００７８】この発明によれば、制御回路９２はパルス
１Ｂと１Ｌを受け復号化禁止信号ＤＩＮＨ* を出すが、
この信号のアクティブ状態（Ｏ）は例えばＡＮＤゲート
９４を通しこれらの２つの信号を結合することにより信
号ＥＮＶＬＤがＶＬＤに到達しないようにする。制御回
路９２には例えばパルス１Ｂの数（復号化されたブロッ
クの数）を計算し、復号化ブロックの数が完全な映像に
一致した時リセットするカウンタＮＢがある。二番目の
カウンタＮＬはパルス１Ｌの数（表示ラインの数）を計
算し、表示ラインの数が完全な映像に一致した時リセッ
トする。以下ではＮＢおよびＮＬもカウンタＮＢとＮＬ
のそれぞれの内容を示すものとする。
【００７９】いわゆる“プログレッセブ”および“イン
ターリーブ”と呼ばれる２つの表示モードがある。プロ
グレッセブモードによれば、偶数および奇数ラインが連
続的に表示され、更にインターリーブモードによれば、
最初に奇数ラインが表示され次に偶数ラインが表示され
る。
【００８０】以下に示す典型的な記載では、各映像は７
２０×４８０画素から構成されており、各ブロックには
１６×１６画素が含まれている。従って、各映像に対し
１３５０個のブロックがあり、ラインの幅は４５ブロッ
クである。
【００８１】プログレッセブ表示モードでは、表示され
る映像を記憶する映像バッファは直線的に空にされる。
制御回路９２は復号化されるブロックの数ＮＢがハーフ
映像に対応したブロックの数（６７５）と表示されるラ
インに対応したラインの数（４５ｉｎｔ［ＮＬ／１６］
で、ここにｉｎｔ［…］は…の部分の整数部を意味す
る）を加えた数になる度に、禁止信号ＤＩＮＨ* をイネ
ーブルにする。ＤＩＮＨ* は次の場合イネーブルにされ
る： ＮＢ＞６７５＋４５ｉｎｔ［ＮＬ／１６］
【００８２】インターリーブモードでは、表示される映
像を含む映像バッファは例えば最初奇数ラインを空に
し、次に偶数ラインを空にする。このように一番目の段
階では、表示されるラインの数がハーフ映像に一致して
いなければ（ＮＬ＜２４０）、信号ＤＩＮＨ* は復号化
ブロックの数がハーフ映像に一致したブロックの数に到
達する毎に（ＮＢ＞６７５）イネーブルにされる。二番
目の段階では、表示されるラインの数がハーフ映像より
大きければ（ＮＬ＞２４０）、信号ＤＩＮＨ* は復号化
されるブロックの数がハーフ映像に対応したブロックの
数に表示される偶数ラインに対応したブロックの数を加
えた数になる毎にイネーブルされる。表示される偶数ラ
インの数を知るため映像内（２４０）の奇数ラインの数
は表示されるＮＬラインのトータル数から差引かれる。
このように、ＤＩＮＨ* は次の条件であればこの第二段
階でイネーブルにされる： ＮＢ＞６７５＋４５ｉｎｔ［（ＮＬ−２４０）／８］
【００８３】制御回路９２はカウンタ、アダー、および
比較器に対する当業者が容易に製造できる。
【００８４】図９Ａは補助回路４８の実施態様を示して
いる。回路４８には反転出力Ｑ* がデータ入力に接続さ
れているフリップフロップ９６がある。フリップフロッ
プ９６のクロック入力はクロック信号ＣＫを受けてい
る；“０”でアクティブになるクリア入力ＣＬはＡＮＤ
ゲート９８の出力を受けている。この構成により、入力
ＣＬが（“１”で）デセーブルになるとすぐ、フリップ
フロップ９６は“レリーズ”となり、クロックＣＫの周
波数を半分にするため２分割するデバイダとして動作す
る。
【００８５】ゲート９８はフリップフロップ９９の出力
およびＭＯＤＥラインの他に、信号ＲＡＳのコンプリメ
ントＲＡＳ* を受ける。フリップフロップ９９のデータ
入力は信号ＣＡＳを受け、更にクロック入力は信号ＲＡ
Ｓ* を受ける。このアーキテクチャにより、ＭＯＤＥラ
インが“０”であれば（これはサイズが縮小したメモリ
バスの場合である）、フリップフロップ９６は読み出し
または書き込みサイクルの間のみレリーズされる（信号
ＣＡＳの後、信号ＲＡＳもイネーブルであれば、メモリ
のリフレッシュサイクルの間生ずるフリップフロップ９
６のレリーズが取り除かれる）。
【００８６】フリップフロップ９６の出力Ｑ* はＡＮＤ
ゲート１００の一番目の入力に接続されている。ゲート
９８の出力はゲート１００の二番目の入力に接続されて
いる。ＭＯＤＥラインが“０”であれば、フリップフロ
ップ９６の出力Ｑにより信号ＳＥＬが与えられ、更にゲ
ート１００の出力により図７Ａの信号ＶＡＬが与えられ
る（メモリ内の書き込みサイクル）。（メモリの読み出
しサイクルに対する）図７Ｂの信号ＶＡＬは図７Ａの信
号ＶＡＬに対し３クロックサイクルだけシフトされてい
る。信号ＳＥＬは図７Ａの信号ＶＡＬに対し１クロック
サイクルだけシフトされている。このように、図７Ｂの
信号ＶＡＬはフリップフロップ９６の出力Ｑに対し直列
に配置されている２つのフリップフロップ１０２と１０
４を通し２クロックサイクルだけ信号ＳＥＬを遅延させ
ることにより得られている。適当な信号ＶＡＬがフリッ
プフロップ１０４の出力とゲート１００の出力を受け、
更に信号Ｒ／Ｗ* により制御されるマルチプレクサ１０
６により選択されている。信号ＶＡＬは完全なメモリバ
スが使用されている時常にアクティブであるので、ＯＲ
ゲート１０７はＭＯＤＥラインとマルチプレクサ１０６
の出力を受けている。
【００８７】図９Ａもメモリの書き込みまたは読み出し
命令を処理する従来のプロセッサのコンポーネントの幾
つかを示している。プロセッサには１６メガビットのメ
モリが与えられたＭＰＥＧ復号化システムのためにある
プログラムを有した命令メモリ１０８がある。命令ポイ
ンタ１１０により実行される命令ＩのアドレスＩＡが与
えられている。命令ＩはアドレスＲＡ＋ＣＡと信号ＲＡ
Ｓ、ＣＡＳ、Ｒ／Ｗ*およびＲ／Ｃを発生する処理ユニ
ット（ＡＬＵ）１１２にメモリ１０８により加えられて
いる。命令ポインタ１１０はアダー１１４により各クロ
ックサイクル毎に増加する。このように、各クロック信
号ＣＫにおいて、プロセッサ１１２内で実行される新し
い命令がメモリ１９８に取り出される。
【００８８】この発明の実施態様によれば、アダー１１
４はフリップフロップ１０２の出力により与えられる信
号ＩＮＨにより禁止される。信号ＩＮＨは図７Ａと図７
Ｂの各サイクルＣＡＳ２の間アクティブである。従って
一番目の読み出しまたは書き込み命令（ＣＡＳ１）をそ
れぞれ実行した後、次のクロックサイクルの間命令ポイ
ンタは増加することを妨げられるが、これにより同じ読
み出しまたは書き込み命令は次のサイクルの間常に実行
される。勿論、この命令が実行される次の間、アドレス
ＲＡ＋ＣＡは通常変更されない。折り返し回路５２は同
じ読み出しまたは書き込み命令の２つの実行のそれぞれ
の間異なったアドレスを発生するように動作する。
【００８９】図９Ｂは読み出しまたは書き込み命令の２
つの実行を行なうため、特に簡単な変更を行なったプロ
セッサの他のアーキテクチャを示している。このプロセ
ッサには図９Ａの処理ユニット１１２の一部の他に、命
令ポインタ１１０、命令メモリ１０８、アダー１１４が
ある。信号ＲＡＳ、ＣＡＳおよびＲ／Ｗ* はクロック信
号ＣＫ、トリプル周波数クロック信号３ＣＫ、およびユ
ニット１２０により与えられる制御信号からユニット１
２２により発生している。この制御信号はユニット１２
０内で実行するためロードされた命令に直接対応してい
る。
【００９０】規則的に制御ユニット１２０は入力ＣＬＫ
でクロック信号ＣＫを受けている。この発明の実施態様
によれば、信号ＣＫとＳＥＬを受けるＯＲゲート１２４
はユニット１２０のクロック入力ＣＬＫに置かれてい
る。この構成により、制御ユニット１２０は信号ＳＥＬ
がアクティブである度に、“停止”されるが、信号ＲＡ
Ｓと信号ＣＡＳは規則的に伝送される。読み出しまたは
書き込み命令がユニット１２０内でロードされると、こ
の命令は信号ＳＥＬが（図７Ａと図７Ｂの一番目のサイ
クルＣＡＳのそれぞれの間に）アクティブである限り次
の命令によりリプレースされない。ユニット１２２が無
変更のクロック信号ＣＫ、３ＣＫを受けているので、ユ
ニット１２２の動作はロードされた命令が維持される限
り各クロックサイクルで繰り返される。
【００９１】この実施態様は製造が特に簡単であるが、
これはＯＲゲート１２４を配置する前にユニット１２０
のクロック入力が容易にアクセスできるからである。前
述のように、この発明についての好都合な実施態様は従
来のアーキテクチャを少し変更して記載しているが、こ
れによりアーキテクチャが完全メモリを使用している
か、または縮小メモリバスをしているかに拘らずデータ
を簡単に転送するプログラムが与えられている。折り返
し回路５２と命令ポインタ１１０またはクロックＣＫの
命令に対する禁止機能とを使用したくないならば、アー
キテクチャが完全メモリバスまたは縮小メモリバスのい
ずれかを使用しているかにより、２つの異なったプログ
ラムを与えることも勿論可能である。
【００９２】図７Ａと図７Ｂに関連した典型的な動作は
ＲＩＳＣアーキテクチャプロセッサに対応している、す
なわち各クロックサイクルは１つの命令の実行に対応し
ている。このようなアーキテクチャによりＲＡＳサイク
ルの後いくつかの連続したＣＡＳサイクルを実施でき
る。複雑な命令回路（ＣＩＳＣ）により、読み出しまた
は書き込み命令はサイクルＮＯＯＰ、ＲＡＳおよびＣＡ
Ｓのアセンブリに少なくとも対応している。読み出しま
たは書き込み命令がこのようなアーキテクチャ内で二度
実行されると、サイクルＮＯＯＰ、ＲＡＳまたはＣＡＳ
のシーケンスが二度実行される。当業者は当該信号ＶＡ
Ｌ、ＩＮＨおよびＳＥＬの波形を決定し、これらの信号
を発生させることができる。これを実現するため、例え
ば図９の回路には命令サイクルには一致するがクロック
サイクルには一致しないパルスＣＫが与えられている。
【００９３】図６、図８Ａ、図８Ｂ、図９Ａおよび図９
Ｂの回路は例として提示している。これらの回路は種々
の方法で記載の機能を使用することにより当業者が容易
に実現できる。
【００９４】この発明はＭＰＥＧ復号器を使用すること
に関連して記載しており、この発明はメモリの大きさを
考慮することなく固定長システムバスおよび可変長メモ
リバスを内蔵したあらゆるプロセッサに適応できること
に注意する必要がある。
【００９５】実際、単一ＭＯＤＥラインおよび単一信号
ＳＥＬを使用するかわり、メモリバスの大きさがｎ＝２
p で、システムバスの大きさがＮ＝２P であるとすれ
ば、いくつかのＭＯＤＥラインおよび幾つかのラインＳ
ＥＬが使用されている。
【００９６】図９Ａの実施態様では、命令カウンタＩＰ
の増加を禁止する信号ＩＮＨは同じ読み出しまたは書き
込み命令がＮ／ｎ回実行されるようにするため（Ｎ／
ｎ）−１回の読み出しまたは書き込みサイクルの間アク
ティブのままである。
【００９７】プロセッサが与えるアドレスＲＡ＋ＣＡは
折り返し回路内でＮ／ｎが掛算されており、更にこれら
のアドレスの最下位ビットはラインＳＥＬの状態と置き
換えられるが、これは同じ読み出しまたは書き込み命令
の実行において異なるアドレスを使用するためである。
【００９８】この発明の実施態様によれば、システムバ
スとメモリバスの間のインターフェイス回路には２つの
シフトレジスタ、すなわちメモリ書き込みレジスタとメ
モリ読み出しレジスタがある。
【００９９】書き込みシフトレジスタはシステムバス
（Ｄ６４）のＮ本のラインを受けており、メモリバス
（４つのバスＤ１６）のＮ本のラインが出ている。書き
込みシフトレジスタはＭＯＤＥバスによりプログラムさ
れており、各クロックサイクルでｎビットを右にシフト
する。このように、システムバスの上にあるワードに対
するＮ／ｎ個の連続したｎビットのサブワードはメモリ
バスのユースフル（最下位）ラインの上にある。
【０１００】読み出しシフトレジスタはメモリバスのＮ
本のラインを受けており、システムバスのＮ本のライン
が出ている。読み出しシフトレジスタはＭＯＤＥバスに
よりプログラムされており、各クロックサイクルでｎビ
ットを左にシフトする。このように、Ｎ／ｎ回のサイク
ルの終わりに、シフトレジスタは読み出すべきＮビット
のワードを有している。サブワードは書き込みと逆の順
序で読み出される。
【０１０１】図１０Ａと図１０Ｂには例えばシステムバ
スＤ６４が６４本のラインバスシステムであり、メモリ
バスの大きさが６４、３２、１６および８本のラインの
中から選択できるシフトレジスタインターフェイスを示
している。これらの４つの可能性を選択するため２本の
ラインのＭＯＤＥバスが使用されている。
【０１０２】次の表にはＭＯＤＥバスの上に表される値
の関数としてメモリバスの大きさの選択をまとめてあ
る。
【０１０３】
【表１】
【０１０４】図１０Ａにはメモリ読み出しシフトレジス
タの実施態様を示している。このシフトレジスタには８
ビットのフリップフロップ１３０がある。図２のフリッ
プフロップ２４のように、フリップフロップ１３０の出
力は三状態ゲート１８を通してバスＤ６４に接続されて
おり、フリップフロップ１３０のクロック入力は信号Ｃ
ＡＳを受けている。
【０１０５】フリップフロップ１３０のデータ入力は４
入力マルチプレクサの出力にそれぞれ接続されている。
マルチプレクサ１３２はＭＯＤＥバスにより制御されて
いる。マルチプレクサに一般に選択された入力はＭＯＤ
Ｅバスの上に表される１０進数の値（０、１、２、３）
により表示されている。８個のマルチプレクサ１３２の
入力０はメモリバス４×Ｄ１６の８本のラインの組を８
個受けている。
【０１０６】以下では、ランクｉと呼ぶパラメータはメ
モリバスまたはシステムに対し重みｉ−１からｉ＋６の
ラインに関連したパラメータである。
【０１０７】フリップフロップ１３０とマルチプレクサ
１３２は循環的に次のように相互接続されている：ラン
クｉのフリップフロップ１３０の出力は、ランクｉ＋１
のマルチプレクサ１３０の入力３と、ランクｉ＋２のマ
ルチプレクサの入力２と、ランクｉ＋４のマルチプレク
サの入力１に接続されている。ランク１のマルチプレク
サの全ての入力は相互接続されており、ランク２のマル
チプレクサに入力０から２も相互接続されており、更に
ランク３のマルチプレクサの入力０と１も相互接続され
ている。ランク１のマルチプレクサは取り除かれること
は勿論であるが、接続に規則性を示すように表されてい
る。
【０１０８】このような構成により、ＭＯＤＥバスの上
に表される値により左右される０、８、１６または３２
ビットを左側にシフトするシフトレジスタが形成され
る。
【０１０９】図１０Ｂはメモリ書き込みシフトレジスタ
の実施態様を示している。書き込みレジスタには、それ
ぞれバスＤ６４の８本のラインに対する４つの組を内蔵
した８個の８ビットフリップフロップ１４０がある。図
２のフリップフロップ２０のように、フリップフロップ
１４０の出力は三状態ゲート２２を通してメモリバス４
×Ｄ１６のラインに接続されており、更にフリップフロ
ップ１４０のクロック入力はクロック信号ＣＫを受けて
いる。
【０１１０】フリップフロップ１４０のデータ入力は、
それぞれ“４対１”マルチプレクサ１４２の出力に接続
されている。マルチプレクサ１４２は信号ＶＡＬのコン
プリメントも受けるＡＮＤゲート１４４を通しＭＯＤＥ
バスにより制御されている。この構成により、信号ＶＡ
Ｌがアクティブ（１で）あれば各マルチプレクサ１４２
の入力０がＭＯＤＥバスの状態とは独立に選択される。
信号ＶＡＬがアクティブでなければ、ＭＯＤＥバスの値
に対応する入力が各マルチプレクサ内で選択されてい
る。
【０１１１】マルチプレクサ１４２とフリップフロップ
１４０は、マルチプレクサ／フリップフロップの組を有
したランクが図１０Ａのランクに対し逆接続されている
ことを除けば図１０Ａのフリップフロップと同じように
一体的に接続されている。
【０１１２】このような構成で、ＭＯＤＥバスの上にあ
る値により左右される０、８、１６または３２ビットを
右側にシフトされるレジスタが実現できる。更に、マル
チプレクサ１４２の全ての入力０は信号ＶＡＬがアクテ
ィブの時選択され、これによりメモリ内の書き込みサイ
クルの始めにバスＤ６４の上にある６４ビットのデータ
がフリップフロップ１４０の中に記憶される。
【０１１３】図１１は前述のシステムの種々の信号を発
生する補助回路４８の実施態様を示しており、メモリバ
スは４つの異なる大きさを取る。図１１には図９ＡのＡ
ＮＤゲート９８とフリップフロップ９９も示しており、
これらはＡＮＤゲート９８がＭＯＤＥラインを受けてい
ないことを除いて同じ方法で接続されている。ゲート９
８の出力はプログラム可能なカウンタ１５０の反転リセ
ット入力に接続されており、カウンタ１５０は読み出し
または書き込みサイクルの間信号ＲＡＳがアクティブ
（０で）である時のみレリーズされる。
【０１１４】カウンタ１５０はクロック信号ＣＫにより
クロックが加えられており、更に０を保つように、又は
ＭＯＤＥバスの上の値により２、４、８をカウントする
ように、ＭＯＤＥバスによりプログラムされている。カ
ウンタ１５０の３ビットカウンタＳはバスＳＥＬの３本
のラインに加えられる前にフリップフロップ１５２を通
し１クロックサイクルだけ遅延されている。この構成に
より、バスＳＥＬの上の値は一番目のサイクルＣＡＳの
間０であり同じ読み出しまたは書き込み命令の繰り返し
実行の後のサイクルＣＡＳにおいて増加する。図９Ａに
関連し述べた信号ＩＮＨはバスＳＥＬの３本のラインを
受けるＯＲゲート１５４の出力に与えられている。この
ように、信号ＩＮＨは一番目のサイクルを除いて同じ読
み出しまたは書き込み命令の繰り返し実行の各サイクル
ＣＡＳの間アクティブである（すなわち、新しい命令が
プロセッサ内にロードされるのを防ぐ時）。図９Ｂの例
では、バスＳＥＬの全てのラインはＯＲゲート１２４に
与えられている。
【０１１５】３本のラインＳもＮＯＲゲート１５６に加
えられている。ＮＯＲゲートの出力は読み出しまたは書
き込み命令の繰り返し実行に対する一番目のサイクルＣ
ＡＳの前のクロックサイクルの間“１”である。それ故
ゲート１５６の出力は信号ＶＡＬに対応しメモリ内の書
き込みサイクルの間与えられる。信号ＶＡＬはラインＲ
／Ｗ* が制御するマルチプレクサ１５８の一番目の位置
により選択される。
【０１１６】ゲート１５６の出力もＡＮＤゲート１６０
の一番目の入力に加えられているが、このＡＮＤゲート
の二番目の入力はフリップフロップ１６２を通し１クロ
ックサイクル遅延されたゲート９８の出力を受けてい
る。ゲート１６０の出力はフリップフロップ１６４を通
し１クロックサイクル遅延している。従ってフリップフ
ロップ１６４の出力は同じ読み出しまたは書き込み命令
の繰り返し実行に対する最後のサイクルＣＡＳの後のク
ロックサイクルの間“１”である。それ故フリップフロ
ップ１６４の出力はメモリ内での読み出しサイクルの間
加えるため信号ＶＡＬに対応しており、更にマルチプレ
クサ１５８の二番目の入力に加えられている。
【０１１７】図１２は、同じ読み出しまたは書き込み命
令の繰り返し実行の間メモリに与えられるアドレスＡを
変更する変更回路の実施態様を示している。プロセッサ
により発生するアドレスＲＡ＋ＣＡの１８ビット（１
７：０）は一番目の復号器１６６の入力に加えられてい
る。復号器１６６は前述のマルチプレクサ１５に加えら
れる１８ビットアドレスの１５個の最上位ビット（１
７：３）を出している。二番目の復号器１６８はアドレ
スＲＡ＋ＣＡの３つの最下位ビット（２：０）、３つの
ラインＳＥＬおよびＲ／Ｗ* を受けている。復号器１６
８はアドレスＢの３つの最下位ビットを出している。各
復号器１６６と１６８もバスＭＯＤＥの２つのラインを
受けている。次の表はＭＯＤＥバスの値の関数として復
号器１６６と１６８の出力の値を示している。
【０１１８】
【表２】
【０１１９】上記の表で、例えば３行目の表現ＲＡ＋Ｃ
Ａ（０）：ＳＥＬ* （１：０）はアドレスＢの３個の最
下位ビット（２：０）が減少の順の重みによりアドレス
ＲＡ＋ＣＡの最下位ビットおよびバスＳＥＬの２つの下
位のリバースビットに等しいことを意味している。
【０１２０】上の表ではラインＲ／Ｗ* が“１”（メモ
リ内で読み出しサイクル）の時にはラインＳＥＬが直接
使用されているにも拘らずラインＲ／Ｗ* が“０”（メ
モリ内で書き込みサイクル）の時にはラインＳＥＬのコ
ンプリメントが使用されることに注意する必要がある。
この構成により、縮小メモリバスによりメモリバス内に
書き込まれた６４ビットワードのサブワードは書き込ま
れたのと逆の順で再び読み出されるが、これはシフトレ
ジスタのインターフェイスが使用されるならば前述のよ
うに必要性がある。
【０１２１】以上、この発明の１つの特別な実施態様に
ついて記載したが、種々の取替え、変更および改善が当
業者には容易に可能である。この取替え、変更および改
善はこの開示の一部であり、この発明の内容および範囲
内である。従って前述の記載は一例であるが、これには
制限されない。
【図面の簡単な説明】
【図１Ａ】ＭＰＥＧ復号器の従来のメモリアーキテクチ
ャ
【図１Ｂ】メモリとシステムバスの間の従来のリンク
【図２】システムバスとメモリバスとの間の従来の詳細
な典型的なインターフェイス
【図３】この発明によるＭＰＥＧ復号器の典型的なメモ
リアーキテクチャ
【図４Ａ】従来のメモリアーキテクチャを有した予測復
号化のステップ
【図４Ｂ】この発明によるメモリアーキテクチャを有し
た予測復号器
【図５】この発明によるＭＰＥＧ復号化アーキテクチャ
の実施態様
【図６】この発明によるシステムバスとメモリバスの間
のインターフェイス回路の詳細な実施態様
【図７Ａ】この発明による縮小メモリバスに関する書き
込みサイクル
【図７Ｂ】この発明による縮小メモリバスに関する読み
出しサイクル
【図８Ａ】この発明によるアドレス折り返し回路の実施
態様
【図８Ｂ】この発明によるアーキテクチャ内のメモリの
充満を制御する回路の実施態様
【図９Ａ】この発明によるアーキテクチャに必要な種々
の信号を与える補助回路の実施態様とこの発明に基づき
変更された典型的なプロセッサアーキテクチャの部分図
【図９Ｂ】この発明による変更プロセッサアーキテクチ
ャの他の例
【図１０Ａ】４つの異なる大きさを有するメモリバスに
適応されこの発明に基づくインターフェイスの他の実施
態様
【図１０Ｂ】４つの異なる大きさを有するメモリバスに
適応されこの発明に基づくインターフェイスの他の実施
態様
【図１１】この発明による補助回路の他の実施態様
【図１２】この発明によるアドレス折り返し回路の他の
実施態様
【符号の説明】
１０ 復号化回路（プロッセサ） １０’ プロセッサ １０−１ ＦＩＦＯバッファメモリ １２ メモリブロック １４ インターフェイス回路 １４’ インターフェイス回路 １５ マルチプレクサ １６ クロックゼネレータ １８ 三状態ゲート ２０ フリップフロップ ２２ 三状態ゲート ２２−１ 三状態ゲート ２４ フリップフロップ ２４−１ フリップフロップ ２４−２ フリップフロップ ４８ 補助回路 ５０ ゲート回路 ５２ アドレス折り返し回路 ６０ マルチプレクサ ６２ マルチプレクサ ６４ ＡＮＤゲート ６５ ＡＮＤゲート ６６ 復号器 ６８ ＯＲゲート ６９ ＯＲゲート ７０ ラッチ ８０ アダー ８２ ＡＮＤゲート ８４ 比較器 ８６ マルチプレクサ ８８ 可変長復号器 ９０ ビデオインターフェイス ９２ 制御回路 ９４ ＡＮＤゲート ９６ フリップフロップ ９８ ＡＮＤゲート ９９ フリップフロップ １００ ＡＮＤゲート １０２ フリップフロップ １０４ フリップフロップ １０６ マルチプレクサ １０７ ＯＲゲート １０８ 命令メモリ １１０ 命令ポインタ １１２ 処理装置 １１４ アダー １２０ 制御装置 １２２ 装置 １２４ ＯＲゲート １３０ フリップフロップ １３２ マルチプレクサ １４０ フリップフロップ １４２ マルチプレクサ １４４ ＡＮＤゲート １５０ プログラム可能なカウンタ １５２ フリップフロップ １５４ ＯＲゲート １５６ ＮＯＲゲート １５８ マルチプレクサ １６０ ＡＮＤゲート １６２ フリップフロップ １６４ フリップフロップ １６６ 一番目の復号器 １６８ 復号器

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも３つの復号化された映像を記
    憶できＮビットデータバスを通しアクセス可能なメモリ
    （１２）の働きにより、内部、予測および両方向モード
    に従い映像を処理するのに適した映像プロセッサ（１
    ０）を有する映像処理システムで、このシステムには更
    にＮ／２ビットバスを通し大きさが半分のメモリの働き
    により内部および予測モードのみに従い映像を処理する
    ため次のものから成ることを特徴とする映像処理システ
    ム；（１）メモリ内で１つのＮビットワードの書込み命
    令のプロセッサにより実行する毎に、Ｎビットワードの
    各Ｎ／２ビットサブワードを連続的に書込む手段（６
    ２）；（２）メモリ内でＮビットワードの読み出し命令
    を実行する毎に、前記メモリ内で２つのＮ／２ビットワ
    ードを連続的に読み出し、更にＮビットバスの中にこれ
    らのサブワードを並置する手段（６０、６４、６５、６
    ６）；（３）プロセッサにより与えられる各アドレスに
    対し２つの異なったアドレスを有するメモリを与えるア
    ドレス回路（８６）；（４）書込みモードの時メモリに
    与えられるアドレスが未だ読み出されていないデータに
    対応するならばプロセッサを停止させる手段（９２、９
    ４）。
  2. 【請求項２】 同じ読み出しまたは書込み命令が二度実
    行されるようにプロセッサ内で各読み出しまたは書込み
    命令をロックする手段（１１４、１０２、１２４）を含
    む請求項１のシステム。
  3. 【請求項３】 プロセッサの命令ポインタ（１１０）の
    増加を禁止する手段（１１４、１０２）を前記のロック
    手段が有する請求項１のシステム。
  4. 【請求項４】 プロセッサにクロック信号（ＣＫ）を与
    えることを禁止する手段（１２４）を前記のロック手段
    が有する請求項２のシステム。
  5. 【請求項５】 プロセッサにより与えられる２つのアド
    レスにより乗算が行なわれ、更に２つの同一の読み出し
    または書込み命令の一番目を実行した後得られるアドレ
    スを増加または減少させる手段を前記のアドレス回路
    （８６）が有している請求項２のシステム。
  6. 【請求項６】 個々のイネーブル信号（ＥＮ）がアクテ
    ィブになることによりＮビットバス（Ｄ６４）からＮビ
    ットデータを受けるため接続されている装置（１０−
    １）を含み、各信号は読み出し命令が実行される毎に規
    則的にアクティブにされる請求項２のシステムで、この
    システムには更に２つの同一の書込み命令の一番目が実
    行される間のみ前記のイネーブル信号をアクティブにす
    る手段（５０，ＶＡＬ）を有していることを特徴とする
    映像処理システム。
  7. 【請求項７】 個々のイネーブル信号（ＥＮ）がアクテ
    ィブになることによりＮビットバス（Ｄ６４）上にＮビ
    ットデータを書込むため接続されている装置（１０−
    １）を含み、各信号は書込み命令が実行される毎に規則
    的にアクティブにされる請求項２のシステムで、このシ
    ステムには２つの同一の書込み命令の一番目が実行され
    る間のみ前記のイネーブル信号をアクティブにする手段
    （５０，ＶＡＬ）を有していることを特徴とする映像処
    理システム。
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