JPH07154251A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH07154251A JPH07154251A JP5329653A JP32965393A JPH07154251A JP H07154251 A JPH07154251 A JP H07154251A JP 5329653 A JP5329653 A JP 5329653A JP 32965393 A JP32965393 A JP 32965393A JP H07154251 A JPH07154251 A JP H07154251A
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- filter
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Abstract
(57)【要約】
【目的】ＰＬＬループにアクティブフィルタを使用しな
くても済み、低電圧駆動のＰＬＬ回路を実現し易いＰＬ
Ｌ回路を提供することを目的とする。 【構成】バリキャップダイオードを有するＶＣＯのＰＬ
Ｌループのフィルタをアクティブフィルタとすることな
く、受動フィルタとし、上流側のトランジスタが電源電
圧ラインに直接接続され位相比較回路からの比較結果信
号をプシュプル出力回路で受けて受動フィルタに出力す
るＰＬＬ回路。
くても済み、低電圧駆動のＰＬＬ回路を実現し易いＰＬ
Ｌ回路を提供することを目的とする。 【構成】バリキャップダイオードを有するＶＣＯのＰＬ
Ｌループのフィルタをアクティブフィルタとすることな
く、受動フィルタとし、上流側のトランジスタが電源電
圧ラインに直接接続され位相比較回路からの比較結果信
号をプシュプル出力回路で受けて受動フィルタに出力す
るＰＬＬ回路。
Description
【０００１】
【産業上の利用分野】この発明は、ＰＬＬ回路に関し、
詳しくは、バリキャップダイオードを有する電圧制御発
振回路（ＶＣＯ）を用いるＰＬＬループにアクティブフ
ィルタを用いなくても済むＰＬＬ回路の改良に関する。
詳しくは、バリキャップダイオードを有する電圧制御発
振回路（ＶＣＯ）を用いるＰＬＬループにアクティブフ
ィルタを用いなくても済むＰＬＬ回路の改良に関する。
【０００２】
【従来の技術】ＰＬＬ回路は、ＰＬＬ周波数シンセサイ
ザ回路をはじめとして各種の変調回路や復調回路に基準
信号を与える回路として用いられている。例えば、この
回路は、位相比較器で変調信号の入力信号を受けてこれ
をＶＣＯの出力信号と位相比較し、その結果を低域フィ
ルタ（ＬＰＦ）を介して誤差増幅器で増幅し、その出力
をＶＣＯに加えてＶＣＯの発振周波数を制御するととも
に、誤差増幅器の出力を復調出力として取り出し次段へ
送出する。また、ＦＭ復調回路などでは、同様なループ
で入力信号に追従する基準発振信号をＶＣＯから得てそ
れをＰＬＬ復調の際の基準信号として利用している。こ
のようなＰＬＬ回路において、ＶＣＯの発振周波数がバ
リキャップダイオードにより制御される場合には、低域
フィルタとしてアクティブフィルタが使用されることが
多い。
ザ回路をはじめとして各種の変調回路や復調回路に基準
信号を与える回路として用いられている。例えば、この
回路は、位相比較器で変調信号の入力信号を受けてこれ
をＶＣＯの出力信号と位相比較し、その結果を低域フィ
ルタ（ＬＰＦ）を介して誤差増幅器で増幅し、その出力
をＶＣＯに加えてＶＣＯの発振周波数を制御するととも
に、誤差増幅器の出力を復調出力として取り出し次段へ
送出する。また、ＦＭ復調回路などでは、同様なループ
で入力信号に追従する基準発振信号をＶＣＯから得てそ
れをＰＬＬ復調の際の基準信号として利用している。こ
のようなＰＬＬ回路において、ＶＣＯの発振周波数がバ
リキャップダイオードにより制御される場合には、低域
フィルタとしてアクティブフィルタが使用されることが
多い。
【０００３】図２は、この種のＰＬＬ回路を用いるＰＬ
Ｌ周波数シンセサイザの一例であって、周波数遷移の際
のダンピング抵抗を切替えることで高速ロックアップを
実現している。図中、１０は、ＰＬＬ周波数シンセサイ
ザであって、１１は、そのバリッキャップダイオード１
１a を内部に有していてその端子電圧に応じてバリッキ
ャップダイオードの容量が変化することで発振周波数が
制御されるＶＣＯ（電圧制御発振回路）であり、１２
は、プログラマブルディバイダを内蔵したＰＬＬ制御の
ためのＩＣ化位相比較器（以下ＰＬＬＩＣ）、１３は、
マイクロプロセッサ（ＭＰＵ）、１４は、水晶振動子あ
るいはセラミックス振動子、１５は、ダンピング時定数
切替型のアクティブフィルタ、１６は、積分回路、１７
はラジオ受信機の受信アンテナ、１８はＲＦアンプ、１
９はミキシング回路である。そして、ここでは、アクテ
ィブフィルタ１５と積分回路とが増幅器とＬＰＦ（低域
フィルタ）になっている。
Ｌ周波数シンセサイザの一例であって、周波数遷移の際
のダンピング抵抗を切替えることで高速ロックアップを
実現している。図中、１０は、ＰＬＬ周波数シンセサイ
ザであって、１１は、そのバリッキャップダイオード１
１a を内部に有していてその端子電圧に応じてバリッキ
ャップダイオードの容量が変化することで発振周波数が
制御されるＶＣＯ（電圧制御発振回路）であり、１２
は、プログラマブルディバイダを内蔵したＰＬＬ制御の
ためのＩＣ化位相比較器（以下ＰＬＬＩＣ）、１３は、
マイクロプロセッサ（ＭＰＵ）、１４は、水晶振動子あ
るいはセラミックス振動子、１５は、ダンピング時定数
切替型のアクティブフィルタ、１６は、積分回路、１７
はラジオ受信機の受信アンテナ、１８はＲＦアンプ、１
９はミキシング回路である。そして、ここでは、アクテ
ィブフィルタ１５と積分回路とが増幅器とＬＰＦ（低域
フィルタ）になっている。
【０００４】ＰＬＬＩＣ１２の内部には、ＶＣＯ１１の
出力を受けてこれをパルス信号に波形整形する波形整形
回路２１、この波形整形回路２１のパルスをカウントす
るプログラマブルディバイダ２２、水晶振動子１４が接
続されてその発振中心周波数に応じて基準クロックを発
生する基準周波数発振回路２３、この出力とプログラマ
ブルディバイダ２２の出力との位相比較を行う位相比較
回路（ＰＣ）２４、位相比較回路２４の出力とその反転
出力とを受けてアクティブフィルタ１５にパルスを出力
する充放電パルス発生回路（チャージポンプ回路）２
５、マイクロプロセッサ１３の信号を受けてダンピング
時定数を切替えるスイッチ回路２６とからなる。また、
アクティブフィルタ１５は、電源ラインＶCCに接続され
た抵抗ＲとＦＥＴトランジスタＱ、トランジスタＱの入
力側に接続されたダンピング抵抗Ｒ1 ，Ｒ2 、そしてト
ランジスタＱの出力をその入力側に帰還させるループフ
ィルタとしての抵抗Ｒ3 とコンデンサＣからなる直列フ
ィードバック回路とで構成されている。
出力を受けてこれをパルス信号に波形整形する波形整形
回路２１、この波形整形回路２１のパルスをカウントす
るプログラマブルディバイダ２２、水晶振動子１４が接
続されてその発振中心周波数に応じて基準クロックを発
生する基準周波数発振回路２３、この出力とプログラマ
ブルディバイダ２２の出力との位相比較を行う位相比較
回路（ＰＣ）２４、位相比較回路２４の出力とその反転
出力とを受けてアクティブフィルタ１５にパルスを出力
する充放電パルス発生回路（チャージポンプ回路）２
５、マイクロプロセッサ１３の信号を受けてダンピング
時定数を切替えるスイッチ回路２６とからなる。また、
アクティブフィルタ１５は、電源ラインＶCCに接続され
た抵抗ＲとＦＥＴトランジスタＱ、トランジスタＱの入
力側に接続されたダンピング抵抗Ｒ1 ，Ｒ2 、そしてト
ランジスタＱの出力をその入力側に帰還させるループフ
ィルタとしての抵抗Ｒ3 とコンデンサＣからなる直列フ
ィードバック回路とで構成されている。
【０００５】このＰＬＬ周波数シンセサイザ１０の動作
について説明すると、プログラマブルディバイダ２２
は、オペレータが選択した同調周波数に応じてＭＰＵ１
３からバイナリーデータの信号を受けてＶＣＯ１１のパ
ルスの周波数を分周して得られる所定の可変周波数のパ
ルスを位相比較回路２４に送出する。位相比較回路２４
は、それを基準周波数のクロック信号と位相を比較す
る。そして、この位相比較の結果発生するパルスとこれ
の反転パルスを生成してこれらをチャージポンプ回路２
５に送出する。チャージポンプ回路２５は、位相比較回
路２４のパルスに従った幅のＯＮ／ＯＦＦパルスをアク
ティブフィルタ１５に送出する。その結果、ＯＮ／ＯＦ
Ｆパルスの低域成分がローパスされて積分回路１６に送
出されコンデンサＣにはバリキャップダイオード１１a
に加える電圧信号が得られる。これによりＶＣＯ１１の
発振周波数が制御され、プログラマブルディバイダ２２
で分周された周波数が基準クロックを発生する基準周波
数発振回路２３の基準周波数にロックされる。その結
果、ＶＣＯ１１の発振周波数は、プログラマブルディバ
イダ２２に応じて周波数が選択でき、選択された所定の
周波数にロックされる。
について説明すると、プログラマブルディバイダ２２
は、オペレータが選択した同調周波数に応じてＭＰＵ１
３からバイナリーデータの信号を受けてＶＣＯ１１のパ
ルスの周波数を分周して得られる所定の可変周波数のパ
ルスを位相比較回路２４に送出する。位相比較回路２４
は、それを基準周波数のクロック信号と位相を比較す
る。そして、この位相比較の結果発生するパルスとこれ
の反転パルスを生成してこれらをチャージポンプ回路２
５に送出する。チャージポンプ回路２５は、位相比較回
路２４のパルスに従った幅のＯＮ／ＯＦＦパルスをアク
ティブフィルタ１５に送出する。その結果、ＯＮ／ＯＦ
Ｆパルスの低域成分がローパスされて積分回路１６に送
出されコンデンサＣにはバリキャップダイオード１１a
に加える電圧信号が得られる。これによりＶＣＯ１１の
発振周波数が制御され、プログラマブルディバイダ２２
で分周された周波数が基準クロックを発生する基準周波
数発振回路２３の基準周波数にロックされる。その結
果、ＶＣＯ１１の発振周波数は、プログラマブルディバ
イダ２２に応じて周波数が選択でき、選択された所定の
周波数にロックされる。
【０００６】以上は、ＰＬＬ周波数シンセサイザである
が、一般的なＰＬＬ回路では、ＰＬＬ周波数シンセサイ
ザ１０における基準周波数発振回路２３に代えて復調信
号の入力信号等が外部から加えられ、この外部信号の周
波数に追従してロックされることになる。なお、この場
合、プログラマブルディバイダ２２は、固定の分周回路
か、削除されていることもある。
が、一般的なＰＬＬ回路では、ＰＬＬ周波数シンセサイ
ザ１０における基準周波数発振回路２３に代えて復調信
号の入力信号等が外部から加えられ、この外部信号の周
波数に追従してロックされることになる。なお、この場
合、プログラマブルディバイダ２２は、固定の分周回路
か、削除されていることもある。
【０００７】
【発明が解決しようとする課題】このように、チャージ
ポンプ回路２５とアクティブフィルタ１５とがＰＬＬル
ープに設けられる回路では、アクティブフィルタ分、回
路の集積効率が悪くなる。しかも、通常、アクティブフ
ィルタは、電源ラインから抵抗を介してバイアスされて
いる関係でＶＣＯの制御最大電圧が電源ラインの電圧よ
り低くなり、制御の最大電圧が制限され易い。したがっ
て、積分回路１５への充放電時間が長くなり、低電圧駆
動のＰＬＬ回路に適用した場合には周波数制御範囲が制
限されて周波数追従幅が狭くなる欠点がある。しかし、
バリキャップダイオードの電圧制御でＶＣＯの発振周波
数が変化するような回路では、高い制御電圧が必要にな
る関係で増幅特性を有するアクティブフィルタ等の回路
が必要になる。この発明は、このような従来技術の問題
点を解決するものであって、ＰＬＬループにアクティブ
フィルタを使用しなくても済み、低電圧駆動のＰＬＬ回
路を実現し易いＰＬＬ回路を提供することを目的とす
る。
ポンプ回路２５とアクティブフィルタ１５とがＰＬＬル
ープに設けられる回路では、アクティブフィルタ分、回
路の集積効率が悪くなる。しかも、通常、アクティブフ
ィルタは、電源ラインから抵抗を介してバイアスされて
いる関係でＶＣＯの制御最大電圧が電源ラインの電圧よ
り低くなり、制御の最大電圧が制限され易い。したがっ
て、積分回路１５への充放電時間が長くなり、低電圧駆
動のＰＬＬ回路に適用した場合には周波数制御範囲が制
限されて周波数追従幅が狭くなる欠点がある。しかし、
バリキャップダイオードの電圧制御でＶＣＯの発振周波
数が変化するような回路では、高い制御電圧が必要にな
る関係で増幅特性を有するアクティブフィルタ等の回路
が必要になる。この発明は、このような従来技術の問題
点を解決するものであって、ＰＬＬループにアクティブ
フィルタを使用しなくても済み、低電圧駆動のＰＬＬ回
路を実現し易いＰＬＬ回路を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】このような目的を達成す
るためのこの発明のＰＬＬ回路の構成は、バリキャップ
ダイオードを有しこのバリキャップダイオードの端子電
圧に応じて発振周波数が変化するＶＣＯと、基準信号発
振器からの入力信号あるいは外部からの入力信号とＶＣ
Ｏの出力信号との位相を比較する位相比較器と、上流側
のトランジスタが電源電圧ラインに直接接続され位相比
較回路からの比較結果信号を受けるプシュプル出力回路
と、このプシュプル出力回路の出力を受けバリキャップ
ダイオードの端子電圧としてＶＣＯに出力する低域受動
フィルタとを備えているものである。
るためのこの発明のＰＬＬ回路の構成は、バリキャップ
ダイオードを有しこのバリキャップダイオードの端子電
圧に応じて発振周波数が変化するＶＣＯと、基準信号発
振器からの入力信号あるいは外部からの入力信号とＶＣ
Ｏの出力信号との位相を比較する位相比較器と、上流側
のトランジスタが電源電圧ラインに直接接続され位相比
較回路からの比較結果信号を受けるプシュプル出力回路
と、このプシュプル出力回路の出力を受けバリキャップ
ダイオードの端子電圧としてＶＣＯに出力する低域受動
フィルタとを備えているものである。
【０００９】
【作用】このように、バリキャップダイオードを有する
ＶＣＯのＰＬＬループのフィルタをアクティブフィルタ
とすることなく、受動フィルタとし、上流側のトランジ
スタが電源電圧ラインに直接接続され位相比較回路から
の比較結果信号をプシュプル出力回路で受けて受動フィ
ルタに出力するようにすることで、フィルタの出力電圧
の範囲を電源ラインの電位近傍まで変化させることがで
きる。その結果、高い周波数領域まで基準信号あるいは
外部入力信号にロックさせることができる上に、アクテ
ィブフィルタを用いない分、回路全体における各種の機
能回路についての集積化が向上する。しかも、制御電圧
が大きく採れるので、低電圧駆動のＰＬＬ回路が実現で
きる。
ＶＣＯのＰＬＬループのフィルタをアクティブフィルタ
とすることなく、受動フィルタとし、上流側のトランジ
スタが電源電圧ラインに直接接続され位相比較回路から
の比較結果信号をプシュプル出力回路で受けて受動フィ
ルタに出力するようにすることで、フィルタの出力電圧
の範囲を電源ラインの電位近傍まで変化させることがで
きる。その結果、高い周波数領域まで基準信号あるいは
外部入力信号にロックさせることができる上に、アクテ
ィブフィルタを用いない分、回路全体における各種の機
能回路についての集積化が向上する。しかも、制御電圧
が大きく採れるので、低電圧駆動のＰＬＬ回路が実現で
きる。
【００１０】
【実施例】図１は、この発明のＰＬＬ回路をＰＬＬ周波
数シンセサイザに適用した場合の一実施例のＰＬＬ回路
を中心とするブロック図である。なお、図２と同一の構
成は同一の符号で示す。したがって、それらの説明は割
愛する。
数シンセサイザに適用した場合の一実施例のＰＬＬ回路
を中心とするブロック図である。なお、図２と同一の構
成は同一の符号で示す。したがって、それらの説明は割
愛する。
【００１１】図１において、１は、ＰＬＬ周波数シンセ
サイザであり、６は、そのＰＬＬＩＣである。２は、Ｐ
ＬＬＩＣ６のチャージポンプ回路、３は、ラグリードフ
ィルタ、４，５はダンピング抵抗切替えスイッチ回路で
ある。チャージポンプ回路２は、上流側のＦＥＴトラン
ジスタのソースが接続され、下流側のＦＥＴトランジス
タのソースが電源ラインＶCCに接地されたＣＭＯＳのプ
ッシュプル回路で構成されている。上流側のＰ型ＦＥＴ
トランジスタＴＲ1 のゲートに位相比較結果のパルスを
レベル変換回路２a を介して受け、下流側のＮ型ＦＥＴ
トランジスタＴＲ2 のゲートに位相比較結果のパルスを
インバータ（図示せず）を介して反転した出力を受け
る。トランジスタＴＲ1 ，ＴＲ2 のドレインは、共通に
出力端子２b に接続され、この出力端子がＬ型のローパ
ス受動フィルタを構成するラグリードフィルタ３に入力
されている。
サイザであり、６は、そのＰＬＬＩＣである。２は、Ｐ
ＬＬＩＣ６のチャージポンプ回路、３は、ラグリードフ
ィルタ、４，５はダンピング抵抗切替えスイッチ回路で
ある。チャージポンプ回路２は、上流側のＦＥＴトラン
ジスタのソースが接続され、下流側のＦＥＴトランジス
タのソースが電源ラインＶCCに接地されたＣＭＯＳのプ
ッシュプル回路で構成されている。上流側のＰ型ＦＥＴ
トランジスタＴＲ1 のゲートに位相比較結果のパルスを
レベル変換回路２a を介して受け、下流側のＮ型ＦＥＴ
トランジスタＴＲ2 のゲートに位相比較結果のパルスを
インバータ（図示せず）を介して反転した出力を受け
る。トランジスタＴＲ1 ，ＴＲ2 のドレインは、共通に
出力端子２b に接続され、この出力端子がＬ型のローパ
ス受動フィルタを構成するラグリードフィルタ３に入力
されている。
【００１２】ラグリードフィルタ３は、抵抗Ｒa と、コ
ンデンサＣa 、抵抗Ｒb ，Ｒc ，Ｒd の直列回路とで構
成され、抵抗Ｒa とコンデンサＣa の接続点Ｎ1 の電圧
が積分回路１６に加えられ、抵抗Ｒb と抵抗Ｒc の接続
点Ｎ2 がＰＬＬＩＣ６の端子２c を介してＦＥＴトラン
ジスタＴＲ3 からなるスイッチ回路４のトランジスタの
ドレインに接続され、抵抗Ｒc と抵抗Ｒd の接続点Ｎ3
が端子２d を介して同様にＦＥＴトランジスタＴＲ4 か
らなるスイッチ回路５のトランジスタのドレインに接続
されている。各スイッチ回路４，５は、それぞれＭＰＵ
１３からの制御信号を各トランジスタのゲートに受けて
ＯＮしてそのソース側を介して接続点Ｎ3 あるいは接続
点Ｎ4 を接地させる。
ンデンサＣa 、抵抗Ｒb ，Ｒc ，Ｒd の直列回路とで構
成され、抵抗Ｒa とコンデンサＣa の接続点Ｎ1 の電圧
が積分回路１６に加えられ、抵抗Ｒb と抵抗Ｒc の接続
点Ｎ2 がＰＬＬＩＣ６の端子２c を介してＦＥＴトラン
ジスタＴＲ3 からなるスイッチ回路４のトランジスタの
ドレインに接続され、抵抗Ｒc と抵抗Ｒd の接続点Ｎ3
が端子２d を介して同様にＦＥＴトランジスタＴＲ4 か
らなるスイッチ回路５のトランジスタのドレインに接続
されている。各スイッチ回路４，５は、それぞれＭＰＵ
１３からの制御信号を各トランジスタのゲートに受けて
ＯＮしてそのソース側を介して接続点Ｎ3 あるいは接続
点Ｎ4 を接地させる。
【００１３】その動作を説明すると、例えば、ＦＭ周波
数が選択される場合にはダンピングファクタを小さくし
なければ高速ロックアップが期待できない関係で、ダン
ピング抵抗を大きく採る。そこで、スイッチ回路４，５
ともにＭＰＵ１３から制御信号ＳＣ1 ，ＳＣ2 を受ける
ことなく、ＯＦＦ状態にある。したがって、ラグリード
フィルタ３は、抵抗Ｒb ，Ｒc ，Ｒd の直列抵抗を介し
て高抵抗で接地される。これにより、ＶＣＯ１１がＡＭ
からＦＭに周波数に遷移したときに小さなダンピングが
かかる。そこで、ＦＭ帯域の同調では、高速にＶＣＯ１
１の周波数が選択された周波数にロックされる。さら
に、ＦＭ帯域の場合でその周波数が低い領域では、ＭＰ
Ｕ１３がスイッチ回路回路５をＯＮさせる制御信号ＳＣ
2 を発生して接続点Ｎ3 を接地する。これにより時定数
が小さくなり、ラグリードフィルタ３のカットオフ周波
数は、高域にシフトする。その結果、ラグリードフィル
タ３は、抵抗Ｒb とＲc の直列回路を介して接地され
る。これにより前記の場合より低い抵抗で接地されるこ
とになり、ＶＣＯ１１がＦＭの低い周波数に遷移したと
きに中間的なダンピングで、中速にＶＣＯ１１の周波数
が選択された周波数にロックされる。
数が選択される場合にはダンピングファクタを小さくし
なければ高速ロックアップが期待できない関係で、ダン
ピング抵抗を大きく採る。そこで、スイッチ回路４，５
ともにＭＰＵ１３から制御信号ＳＣ1 ，ＳＣ2 を受ける
ことなく、ＯＦＦ状態にある。したがって、ラグリード
フィルタ３は、抵抗Ｒb ，Ｒc ，Ｒd の直列抵抗を介し
て高抵抗で接地される。これにより、ＶＣＯ１１がＡＭ
からＦＭに周波数に遷移したときに小さなダンピングが
かかる。そこで、ＦＭ帯域の同調では、高速にＶＣＯ１
１の周波数が選択された周波数にロックされる。さら
に、ＦＭ帯域の場合でその周波数が低い領域では、ＭＰ
Ｕ１３がスイッチ回路回路５をＯＮさせる制御信号ＳＣ
2 を発生して接続点Ｎ3 を接地する。これにより時定数
が小さくなり、ラグリードフィルタ３のカットオフ周波
数は、高域にシフトする。その結果、ラグリードフィル
タ３は、抵抗Ｒb とＲc の直列回路を介して接地され
る。これにより前記の場合より低い抵抗で接地されるこ
とになり、ＶＣＯ１１がＦＭの低い周波数に遷移したと
きに中間的なダンピングで、中速にＶＣＯ１１の周波数
が選択された周波数にロックされる。
【００１４】一方、ＡＭ帯域の場合には、ＭＰＵ１３が
スイッチ回路４をＯＮさせる制御信号ＳＣ1 を発生して
接続点Ｎ2 を接地する。その結果、ラグリードフィルタ
３は、抵抗Ｒb を介して接地される。これにより低い抵
抗で接地されることになり、これにより時定数がさらに
小さくなり、ラグリードフィルタ３のカットオフ周波数
は、さらに高域にシフトする。そして、ＶＣＯ１１がＦ
ＭからＡＭの周波数に遷移したときに大きなダンピング
がかかる。高速にＶＣＯ１１の周波数が選択された周波
数にロックされる。
スイッチ回路４をＯＮさせる制御信号ＳＣ1 を発生して
接続点Ｎ2 を接地する。その結果、ラグリードフィルタ
３は、抵抗Ｒb を介して接地される。これにより低い抵
抗で接地されることになり、これにより時定数がさらに
小さくなり、ラグリードフィルタ３のカットオフ周波数
は、さらに高域にシフトする。そして、ＶＣＯ１１がＦ
ＭからＡＭの周波数に遷移したときに大きなダンピング
がかかる。高速にＶＣＯ１１の周波数が選択された周波
数にロックされる。
【００１５】以上の場合、チャージポンプ回路２は、電
源ラインＶCCに上流側のＦＥＴトランジスタＴＲ1 のソ
ースが接続され、下流側のＦＥＴトランジスタＴＲ2 の
ソースが接地されたＣＭＯＳのプッシュプル回路で構成
されているので、アクティブフィルタを使用しなくて
も、ラグリードフィルタ３の出力電圧を電源ラインＶCC
の電位付近まで上げることができ、バリキャプダイオー
ドを有するＶＣＯ１１の発振周波数の制御を広い範囲で
制御することが可能であり、かつ、アクティブフィルタ
が不要になる。
源ラインＶCCに上流側のＦＥＴトランジスタＴＲ1 のソ
ースが接続され、下流側のＦＥＴトランジスタＴＲ2 の
ソースが接地されたＣＭＯＳのプッシュプル回路で構成
されているので、アクティブフィルタを使用しなくて
も、ラグリードフィルタ３の出力電圧を電源ラインＶCC
の電位付近まで上げることができ、バリキャプダイオー
ドを有するＶＣＯ１１の発振周波数の制御を広い範囲で
制御することが可能であり、かつ、アクティブフィルタ
が不要になる。
【００１６】ところで、一般的なＰＬＬ回路では、ＰＬ
Ｌ周波数シンセサイザ１における基準周波数発振回路２
３に代えて復調信号の入力信号等が外部から加えられる
ことはもちろんである。また、プログラマブルディバイ
ダ２２は、固定の分周回路か、削除されている。そし
て、ＶＣＯ１１は、この外部信号の周波数に追従してロ
ックされることになる。以上説明してきたが、実施例で
は、Ｌ型のローパス受動フィルタを使用しているが、ロ
ーパスフィルタは、Ｌ型のものに限定されないことはも
ちろんである。
Ｌ周波数シンセサイザ１における基準周波数発振回路２
３に代えて復調信号の入力信号等が外部から加えられる
ことはもちろんである。また、プログラマブルディバイ
ダ２２は、固定の分周回路か、削除されている。そし
て、ＶＣＯ１１は、この外部信号の周波数に追従してロ
ックされることになる。以上説明してきたが、実施例で
は、Ｌ型のローパス受動フィルタを使用しているが、ロ
ーパスフィルタは、Ｌ型のものに限定されないことはも
ちろんである。
【００１７】
【発明の効果】この発明にあっては、バリキャップダイ
オードを有するＶＣＯのＰＬＬループのフィルタをアク
ティブフィルタとすることなく、受動フィルタとし、上
流側のトランジスタが電源電圧ラインに直接接続され位
相比較回路からの比較結果信号をプシュプル出力回路で
受けて受動フィルタに出力するようにしているので、フ
ィルタの出力電圧の範囲を電源ラインの電位近傍まで変
化させることができる。その結果、高い周波数領域まで
入力信号あるいは基準信号にロックさせることができる
上に、アクティブフィルタを用いない分、回路全体にお
ける各種の機能回路についての集積化が向上する。しか
も、制御電圧が大きく採れるので、低電圧駆動のＰＬＬ
回路が実現できる。
オードを有するＶＣＯのＰＬＬループのフィルタをアク
ティブフィルタとすることなく、受動フィルタとし、上
流側のトランジスタが電源電圧ラインに直接接続され位
相比較回路からの比較結果信号をプシュプル出力回路で
受けて受動フィルタに出力するようにしているので、フ
ィルタの出力電圧の範囲を電源ラインの電位近傍まで変
化させることができる。その結果、高い周波数領域まで
入力信号あるいは基準信号にロックさせることができる
上に、アクティブフィルタを用いない分、回路全体にお
ける各種の機能回路についての集積化が向上する。しか
も、制御電圧が大きく採れるので、低電圧駆動のＰＬＬ
回路が実現できる。
【図１】図１は、この発明のＰＬＬ回路をＰＬＬ周波数
シンセサイザに適用した場合の一実施例のＰＬＬ回路を
中心とするブロック図である。
シンセサイザに適用した場合の一実施例のＰＬＬ回路を
中心とするブロック図である。
【図２】図２は、従来のＰＬＬ周波数シンセサイザを適
用した一実施例のＰＬＬ回路を中心とするブロック図で
ある。
用した一実施例のＰＬＬ回路を中心とするブロック図で
ある。
１，１０…ＰＬＬ周波数シンセサイザ、２，２５…充放
電パルス発生回路（チャージポンプ回路）、３…ラグリ
ードフィルタ、４，５，１５…ダンピング抵抗切替えス
イッチ回路、６，１２…ＩＣ化ＰＬＬ回路（ＰＬＬＩ
Ｃ）、１１…ＶＣＯ（電圧制御発振回路）、１３…マイ
クロプロセッサ（ＭＰＵ）、１４…水晶振動子あるいは
セラミックス振動子、１６…積分回路、１７…受信アン
テナ、１８…ＲＦアンプ、１９…ミキシング回路、２１
…波形整形回路、２２…プログラマブルディバイダ、２
３…基準周波数発振回路、２４…位相比較回路、２５…
アクティブフィルタ、２６…スイッチ回路。
電パルス発生回路（チャージポンプ回路）、３…ラグリ
ードフィルタ、４，５，１５…ダンピング抵抗切替えス
イッチ回路、６，１２…ＩＣ化ＰＬＬ回路（ＰＬＬＩ
Ｃ）、１１…ＶＣＯ（電圧制御発振回路）、１３…マイ
クロプロセッサ（ＭＰＵ）、１４…水晶振動子あるいは
セラミックス振動子、１６…積分回路、１７…受信アン
テナ、１８…ＲＦアンプ、１９…ミキシング回路、２１
…波形整形回路、２２…プログラマブルディバイダ、２
３…基準周波数発振回路、２４…位相比較回路、２５…
アクティブフィルタ、２６…スイッチ回路。
Claims (2)
- 【請求項１】バリキャップダイオードを有しこのバリキ
ャップダイオードの端子電圧に応じて発振周波数が変化
する電圧制御発振回路と、基準信号発振器からの入力信
号あるいは外部からの入力信号とこの電圧制御発振回路
の出力信号との位相を比較する位相比較器と、上流側の
トランジスタが電源電圧ラインに直接接続され前記位相
比較回路からの比較結果信号を受けるプシュプル出力回
路と、このプシュプル出力回路の出力を受け前記バリキ
ャップダイオードの端子電圧として前記電圧制御発振回
路に出力する低域受動フィルタとを備えることを特徴と
するＰＬＬ回路。 - 【請求項２】前記位相比較器は、プログラマブルディバ
イダを有していて、前記受動フィルタは、ラグリードフ
ィルタと積分回路とからなる請求項１記載のＰＬＬ回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5329653A JPH07154251A (ja) | 1993-12-01 | 1993-12-01 | Ｐｌｌ回路 |
| US08/350,039 US5548829A (en) | 1993-12-01 | 1994-11-29 | PLL circuit having a low-pass passive filter coupled to a varactor diode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5329653A JPH07154251A (ja) | 1993-12-01 | 1993-12-01 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07154251A true JPH07154251A (ja) | 1995-06-16 |
Family
ID=18223755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5329653A Pending JPH07154251A (ja) | 1993-12-01 | 1993-12-01 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07154251A (ja) |
-
1993
- 1993-12-01 JP JP5329653A patent/JPH07154251A/ja active Pending
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