JPH07154250A - Ｐｌｌ周波数シンセサイザおよびこれを用いるラジオ受信機 - Google Patents
Ｐｌｌ周波数シンセサイザおよびこれを用いるラジオ受信機Info
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- JPH07154250A JPH07154250A JP5329652A JP32965293A JPH07154250A JP H07154250 A JPH07154250 A JP H07154250A JP 5329652 A JP5329652 A JP 5329652A JP 32965293 A JP32965293 A JP 32965293A JP H07154250 A JPH07154250 A JP H07154250A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】
【目的】ＰＬＬループにアクティブフィルタを使用しな
くても済み、低電圧駆動のＰＬＬ回路を実現し易いＰＬ
Ｌ周波数シンセサイザおよびこれを用いるラジオ受信機
を提供することを目的とする。 【構成】バリキャップダイオードを有するＶＣＯのＰＬ
Ｌループのフィルタを受動フィルタとしてその特性を切
替え、かつ上流側のトランジスタが電源電圧ラインに直
接接続され位相比較回路からの比較結果信号をプシュプ
ル出力回路で受けて受動フィルタに出力するものであ
る。これにより、フィルタの出力電圧の範囲を電源ライ
ンの電位近傍まで変化させることができる。
くても済み、低電圧駆動のＰＬＬ回路を実現し易いＰＬ
Ｌ周波数シンセサイザおよびこれを用いるラジオ受信機
を提供することを目的とする。 【構成】バリキャップダイオードを有するＶＣＯのＰＬ
Ｌループのフィルタを受動フィルタとしてその特性を切
替え、かつ上流側のトランジスタが電源電圧ラインに直
接接続され位相比較回路からの比較結果信号をプシュプ
ル出力回路で受けて受動フィルタに出力するものであ
る。これにより、フィルタの出力電圧の範囲を電源ライ
ンの電位近傍まで変化させることができる。
Description
【０００１】
【産業上の利用分野】この発明は、ＰＬＬ周波数シンセ
サイザおよびこれを用いるラジオ受信機に関し、詳しく
は、ＰＬＬ発振周波数を他の発振周波数に遷移させた場
合に高速に遷移周波数にロックアップさせることがで
き、ＰＬＬループにアクティブフィルタを用いなくても
済むＰＬＬ周波数シンセサイザに関する。
サイザおよびこれを用いるラジオ受信機に関し、詳しく
は、ＰＬＬ発振周波数を他の発振周波数に遷移させた場
合に高速に遷移周波数にロックアップさせることがで
き、ＰＬＬループにアクティブフィルタを用いなくても
済むＰＬＬ周波数シンセサイザに関する。
【０００２】
【従来の技術】ＰＬＬ回路の出力をラジオ受信機の局部
発振器あるいは送信機の変調回路に利用するための回路
としてＰＬＬ周波数シンセサイザ回路がある。この回路
は、ＰＬＬ回路のループに挿入される低域フィルタ（Ｌ
ＰＦ）のカットオフ周波数がロックレンジや周波数が遷
移した場合の応答特性に関係する。そこで、カットオフ
周波数を同調周波数に合わせて選択することになるが、
放送局からの周波数に自動追従されるためにできるだけ
速くチャネル切替えを行う必要がある関係で、前記カッ
トオフ周波数の切替えの際のインディシャル応答特性が
問題になる。
発振器あるいは送信機の変調回路に利用するための回路
としてＰＬＬ周波数シンセサイザ回路がある。この回路
は、ＰＬＬ回路のループに挿入される低域フィルタ（Ｌ
ＰＦ）のカットオフ周波数がロックレンジや周波数が遷
移した場合の応答特性に関係する。そこで、カットオフ
周波数を同調周波数に合わせて選択することになるが、
放送局からの周波数に自動追従されるためにできるだけ
速くチャネル切替えを行う必要がある関係で、前記カッ
トオフ周波数の切替えの際のインディシャル応答特性が
問題になる。
【０００３】図２は、この種の従来のＡＭからＦＭの周
波数帯域でローカル発振をするＰＬＬ周波数シンセサイ
ザの一例であって、周波数遷移の際のダンピング抵抗を
切替えることで高速ロックアップを実現している。図
中、１０は、ＰＬＬ周波数シンセサイザであって、１１
は、そのバリッキャップダイオード１１a を内部に有し
ていてその端子電圧に応じてバリッキャップダイオード
の容量が変化することで発振周波数が制御されるＶＣＯ
（電圧制御発振回路）であり、１２は、プログラマブプ
ルディバイダを内蔵したＰＬＬ制御のためのＩＣ化位相
比較器（以下ＰＬＬＩＣ）、１３は、マイクロプロセッ
サ（ＭＰＵ）、１４は、水晶振動子あるいはセラミック
ス振動子、１５は、ダンピング時定数切替型のアクティ
ブフィルタ、１６は、積分回路、１７はラジオ受信機の
受信アンテナ、１８はＲＦアンプ、１９はミキシング回
路である。そして、ここでは、アクティブフィルタ１５
と積分回路とが増幅器とＬＰＦ（低域フィルタ）になっ
ている。
波数帯域でローカル発振をするＰＬＬ周波数シンセサイ
ザの一例であって、周波数遷移の際のダンピング抵抗を
切替えることで高速ロックアップを実現している。図
中、１０は、ＰＬＬ周波数シンセサイザであって、１１
は、そのバリッキャップダイオード１１a を内部に有し
ていてその端子電圧に応じてバリッキャップダイオード
の容量が変化することで発振周波数が制御されるＶＣＯ
（電圧制御発振回路）であり、１２は、プログラマブプ
ルディバイダを内蔵したＰＬＬ制御のためのＩＣ化位相
比較器（以下ＰＬＬＩＣ）、１３は、マイクロプロセッ
サ（ＭＰＵ）、１４は、水晶振動子あるいはセラミック
ス振動子、１５は、ダンピング時定数切替型のアクティ
ブフィルタ、１６は、積分回路、１７はラジオ受信機の
受信アンテナ、１８はＲＦアンプ、１９はミキシング回
路である。そして、ここでは、アクティブフィルタ１５
と積分回路とが増幅器とＬＰＦ（低域フィルタ）になっ
ている。
【０００４】ＰＬＬＩＣ１２の内部には、ＶＣＯ１１の
出力を受けてこれをパルス信号に波形整形する波形整形
回路２１、この波形整形回路２１のパルスをカウントす
るプログラマブプルディバイダ２２、水晶振動子１４が
接続されてその発振中心周波数に応じて基準クロックを
発生する基準周波数発振回路２３、この出力とプログラ
マブプルディバイダ２２の出力との位相比較を行う位相
比較回路（ＰＣ）２４、位相比較回路２４の出力とその
反転出力とを受けてアクティブフィルタ１５にパルスを
出力する充放電パルス発生回路（チャージポンプ回路）
２５、マイクロプロセッサ１３の信号を受けてダンピン
グ時定数を切替えるスイッチ回路２６とからなる。ま
た、アクティブフィルタ１５は、電源ラインＶCCに接続
された抵抗ＲとＦＥＴトランジスタＱ、トランジスタＱ
の入力側に接続されたダンピング抵抗Ｒ1 ，Ｒ2 、そし
てトランジスタＱの出力をその入力側に帰還させるルー
プフィルタとしての抵抗Ｒ3 とコンデンサＣからなる直
列フィードバック回路とで構成されている。
出力を受けてこれをパルス信号に波形整形する波形整形
回路２１、この波形整形回路２１のパルスをカウントす
るプログラマブプルディバイダ２２、水晶振動子１４が
接続されてその発振中心周波数に応じて基準クロックを
発生する基準周波数発振回路２３、この出力とプログラ
マブプルディバイダ２２の出力との位相比較を行う位相
比較回路（ＰＣ）２４、位相比較回路２４の出力とその
反転出力とを受けてアクティブフィルタ１５にパルスを
出力する充放電パルス発生回路（チャージポンプ回路）
２５、マイクロプロセッサ１３の信号を受けてダンピン
グ時定数を切替えるスイッチ回路２６とからなる。ま
た、アクティブフィルタ１５は、電源ラインＶCCに接続
された抵抗ＲとＦＥＴトランジスタＱ、トランジスタＱ
の入力側に接続されたダンピング抵抗Ｒ1 ，Ｒ2 、そし
てトランジスタＱの出力をその入力側に帰還させるルー
プフィルタとしての抵抗Ｒ3 とコンデンサＣからなる直
列フィードバック回路とで構成されている。
【０００５】このＰＬＬ周波数シンセサイザ１０の動作
について説明すると、プログラマブプルディバイダ２２
は、オペレータが選択した同調周波数に応じてＭＰＵ１
３からディバイディングデータの信号を受けてＶＣＯ１
１のパルスの周波数を分周して得られる所定の可変周波
数のパルスを位相比較回路２４に送出する。位相比較回
路２４は、それを基準周波数のクロック信号と位相を比
較する。そして、この位相比較の結果発生するパルスと
これの反転パルスを生成してこれらをチャージポンプ回
路２５に送出する。チャージポンプ回路２５は、位相比
較回路２４のパルスに従った幅のＯＮ／ＯＦＦパルスを
アクティブフィルタ１５に送出する。その結果、ＯＮ／
ＯＦＦパルスの低域成分がローパスされて積分回路１６
に送出されコンデンサＣにはバリキャップダイオード１
１a に加える電圧信号が得られる。これによりＶＣＯ１
１の発振周波数が制御され、プログラマブプルディバイ
ダ２２で分周された周波数が基準クロックを発生する基
準周波数発振回路２３の基準周波数にロックされる。そ
の結果、ＶＣＯ１１の発振周波数は、プログラマブプル
ディバイダ２２に応じて周波数が選択でき、選択された
所定の周波数にロックされる。
について説明すると、プログラマブプルディバイダ２２
は、オペレータが選択した同調周波数に応じてＭＰＵ１
３からディバイディングデータの信号を受けてＶＣＯ１
１のパルスの周波数を分周して得られる所定の可変周波
数のパルスを位相比較回路２４に送出する。位相比較回
路２４は、それを基準周波数のクロック信号と位相を比
較する。そして、この位相比較の結果発生するパルスと
これの反転パルスを生成してこれらをチャージポンプ回
路２５に送出する。チャージポンプ回路２５は、位相比
較回路２４のパルスに従った幅のＯＮ／ＯＦＦパルスを
アクティブフィルタ１５に送出する。その結果、ＯＮ／
ＯＦＦパルスの低域成分がローパスされて積分回路１６
に送出されコンデンサＣにはバリキャップダイオード１
１a に加える電圧信号が得られる。これによりＶＣＯ１
１の発振周波数が制御され、プログラマブプルディバイ
ダ２２で分周された周波数が基準クロックを発生する基
準周波数発振回路２３の基準周波数にロックされる。そ
の結果、ＶＣＯ１１の発振周波数は、プログラマブプル
ディバイダ２２に応じて周波数が選択でき、選択された
所定の周波数にロックされる。
【０００６】ここで、例えば、ＦＭ周波数が選択される
場合にはＶＣＯ１１の発振周波数はＭＨｚオーダであ
り、この場合には、ＰＬＬの中心発振周波数が他の領域
に遷移する場合のインディシャル応答のダンピングファ
クタを小さく採らなければ高速ロックアップが期待でき
ない。この関係で、ダンピング抵抗を大きく採る。そこ
で、チャージポンプ回路２５の出力が抵抗Ｒ1 を介して
アクティブフィルタ１５に送出される。また、ＡＭ周波
数が選択される場合にはＶＣＯ１１の発振周波数はｋＨ
ｚオーダとなり、この場合には、ＰＬＬのインディシャ
ル応答のダンピングファクタを大きく（ダンピング抵抗
を小さく）採らなければ高速ロックアップが期待できな
い。この関係で、チャージポンプ回路２５の出力が値の
大きい抵抗Ｒ1 と値の小さい抵抗Ｒ2 の並列回路を介し
てアクティブフィルタ１５に送出される。そのため、ス
イッチ回路２６がＭＰＵ１３からの制御信号ＣＳに応じ
てＯＮして抵抗Ｒ1 とＲ2 とが並列に接続される。
場合にはＶＣＯ１１の発振周波数はＭＨｚオーダであ
り、この場合には、ＰＬＬの中心発振周波数が他の領域
に遷移する場合のインディシャル応答のダンピングファ
クタを小さく採らなければ高速ロックアップが期待でき
ない。この関係で、ダンピング抵抗を大きく採る。そこ
で、チャージポンプ回路２５の出力が抵抗Ｒ1 を介して
アクティブフィルタ１５に送出される。また、ＡＭ周波
数が選択される場合にはＶＣＯ１１の発振周波数はｋＨ
ｚオーダとなり、この場合には、ＰＬＬのインディシャ
ル応答のダンピングファクタを大きく（ダンピング抵抗
を小さく）採らなければ高速ロックアップが期待できな
い。この関係で、チャージポンプ回路２５の出力が値の
大きい抵抗Ｒ1 と値の小さい抵抗Ｒ2 の並列回路を介し
てアクティブフィルタ１５に送出される。そのため、ス
イッチ回路２６がＭＰＵ１３からの制御信号ＣＳに応じ
てＯＮして抵抗Ｒ1 とＲ2 とが並列に接続される。
【０００７】
【発明が解決しようとする課題】このように、チャージ
ポンプ回路２５とアクティブフィルタ１５とがＰＬＬル
ープに設けられる回路では、アクティブフィルタ分、回
路の集積効率が悪くなる。しかも、通常、アクティブフ
ィルタは、電源ラインから抵抗を介してバイアスされて
いる関係でＶＣＯの制御最大電圧が電源ラインの電圧よ
り低くなり、制御の最大電圧が制限され易い。したがっ
て、積分回路１５への充放電時間が長くなり、低電圧駆
動のＰＬＬ回路に適用した場合には周波数制御範囲が制
限されて周波数追従幅が狭くなる欠点がある。なお、バ
リキャップダイオードの電圧制御でＶＣＯの発振周波数
が変化するような回路では、高い制御電圧が必要になる
関係で増幅特性を有するアクティブフィルタが必要にな
る。この発明は、このような従来技術の問題点を解決す
るものであって、ＰＬＬループにアクティブフィルタを
使用しなくても済み、低電圧駆動のＰＬＬ回路を実現し
易いＰＬＬ周波数シンセサイザおよびこれを用いるラジ
オ受信機を提供することを目的とする。
ポンプ回路２５とアクティブフィルタ１５とがＰＬＬル
ープに設けられる回路では、アクティブフィルタ分、回
路の集積効率が悪くなる。しかも、通常、アクティブフ
ィルタは、電源ラインから抵抗を介してバイアスされて
いる関係でＶＣＯの制御最大電圧が電源ラインの電圧よ
り低くなり、制御の最大電圧が制限され易い。したがっ
て、積分回路１５への充放電時間が長くなり、低電圧駆
動のＰＬＬ回路に適用した場合には周波数制御範囲が制
限されて周波数追従幅が狭くなる欠点がある。なお、バ
リキャップダイオードの電圧制御でＶＣＯの発振周波数
が変化するような回路では、高い制御電圧が必要になる
関係で増幅特性を有するアクティブフィルタが必要にな
る。この発明は、このような従来技術の問題点を解決す
るものであって、ＰＬＬループにアクティブフィルタを
使用しなくても済み、低電圧駆動のＰＬＬ回路を実現し
易いＰＬＬ周波数シンセサイザおよびこれを用いるラジ
オ受信機を提供することを目的とする。
【０００８】
【課題を解決するための手段】このような目的を達成す
るためのこの発明のＰＬＬ周波数シンセサイの構成は、
バリキャップダイオードを有しこのバリキャップダイオ
ードの端子電圧に応じて発振周波数が変化するＶＣＯ
と、基準周波数発振器と、この基準周波数発振器の出力
信号とＶＣＯの出力信号との位相を比較する位相比較器
と、上流側のトランジスタが電源電圧ラインに直接接続
され位相比較回路からの比較結果信号を受けるプシュプ
ル出力回路と、このプシュプル出力回路の出力を受けバ
リキャップダイオードの端子電圧としてＶＣＯに出力す
る低域受動フィルタとを備えていて、低域受動フィルタ
の時定数あるいはカットオフが選択されることで特性が
切替えられるものである。
るためのこの発明のＰＬＬ周波数シンセサイの構成は、
バリキャップダイオードを有しこのバリキャップダイオ
ードの端子電圧に応じて発振周波数が変化するＶＣＯ
と、基準周波数発振器と、この基準周波数発振器の出力
信号とＶＣＯの出力信号との位相を比較する位相比較器
と、上流側のトランジスタが電源電圧ラインに直接接続
され位相比較回路からの比較結果信号を受けるプシュプ
ル出力回路と、このプシュプル出力回路の出力を受けバ
リキャップダイオードの端子電圧としてＶＣＯに出力す
る低域受動フィルタとを備えていて、低域受動フィルタ
の時定数あるいはカットオフが選択されることで特性が
切替えられるものである。
【０００９】また、この発明のラジオ受信機の構成は、
前記ＶＣＯの出力を周波数混合回路に加えて受信周波数
を中間周波数に周波数変換するものである。
前記ＶＣＯの出力を周波数混合回路に加えて受信周波数
を中間周波数に周波数変換するものである。
【００１０】
【作用】このように、バリキャップダイオードを有する
ＶＣＯのＰＬＬループのフィルタをアクティブフィルタ
とすることなく、受動フィルタとしてその特性を切替え
るようにし、さらに上流側のトランジスタが電源電圧ラ
インに直接接続され位相比較回路からの比較結果信号を
プシュプル出力回路で受けて受動フィルタに出力するよ
うにすることで、フィルタの出力電圧の範囲を電源ライ
ンの電位近傍まで変化させることができる。その結果、
高い周波数領域まで同調でき、かつ各周波数領域で高速
にロックアップさせることができる上に、アクティブフ
ィルタを用いない分、回路全体における各種の機能回路
についての集積化が向上する。しかも、制御電圧が大き
く採れるので、低電圧駆動のＰＬＬ回路が実現できる。
ＶＣＯのＰＬＬループのフィルタをアクティブフィルタ
とすることなく、受動フィルタとしてその特性を切替え
るようにし、さらに上流側のトランジスタが電源電圧ラ
インに直接接続され位相比較回路からの比較結果信号を
プシュプル出力回路で受けて受動フィルタに出力するよ
うにすることで、フィルタの出力電圧の範囲を電源ライ
ンの電位近傍まで変化させることができる。その結果、
高い周波数領域まで同調でき、かつ各周波数領域で高速
にロックアップさせることができる上に、アクティブフ
ィルタを用いない分、回路全体における各種の機能回路
についての集積化が向上する。しかも、制御電圧が大き
く採れるので、低電圧駆動のＰＬＬ回路が実現できる。
【００１１】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は、この発明のＰＬＬ周波数シン
セサイザを適用した一実施例のＰＬＬ回路を中心とする
ブロック図である。なお、図２と同一の構成は同一の符
号で示す。したがって、それらの説明は割愛する。
照して説明する。図１は、この発明のＰＬＬ周波数シン
セサイザを適用した一実施例のＰＬＬ回路を中心とする
ブロック図である。なお、図２と同一の構成は同一の符
号で示す。したがって、それらの説明は割愛する。
【００１２】図１において、１は、ＰＬＬ周波数シンセ
サイザであり、６は、そのＰＬＬＩＣである。２は、Ｐ
ＬＬＩＣ６のチャージポンプ回路、３は、ラグリードフ
ィルタ、４，５はダンピング抵抗切替えスイッチ回路で
ある。チャージポンプ回路２は、上流側のＦＥＴトラン
ジスタのソースが接続され、下流側のＦＥＴトランジス
タのソースが電源ラインＶCCに接地されたＣＭＯＳのプ
ッシュプル回路で構成されている。上流側のＰ型ＦＥＴ
トランジスタＴＲ1 のゲートに位相比較結果のパルスを
レベル変換回路２a を介して受け、下流側のＮ型ＦＥＴ
トランジスタＴＲ2 のゲートに位相比較結果のパルスを
インバータ（図示せず）を介して反転した出力を受け
る。トランジスタＴＲ1 ，ＴＲ2 のドレインは、共通に
出力端子２b に接続され、この出力端子がＬ型のローパ
ス受動フィルタを構成するラグリードフィルタ３に入力
されている。
サイザであり、６は、そのＰＬＬＩＣである。２は、Ｐ
ＬＬＩＣ６のチャージポンプ回路、３は、ラグリードフ
ィルタ、４，５はダンピング抵抗切替えスイッチ回路で
ある。チャージポンプ回路２は、上流側のＦＥＴトラン
ジスタのソースが接続され、下流側のＦＥＴトランジス
タのソースが電源ラインＶCCに接地されたＣＭＯＳのプ
ッシュプル回路で構成されている。上流側のＰ型ＦＥＴ
トランジスタＴＲ1 のゲートに位相比較結果のパルスを
レベル変換回路２a を介して受け、下流側のＮ型ＦＥＴ
トランジスタＴＲ2 のゲートに位相比較結果のパルスを
インバータ（図示せず）を介して反転した出力を受け
る。トランジスタＴＲ1 ，ＴＲ2 のドレインは、共通に
出力端子２b に接続され、この出力端子がＬ型のローパ
ス受動フィルタを構成するラグリードフィルタ３に入力
されている。
【００１３】ラグリードフィルタ３は、抵抗Ｒa と、コ
ンデンサＣa 、抵抗Ｒb ，Ｒc ，Ｒd の直列回路とで構
成され、抵抗Ｒa とコンデンサＣa の接続点Ｎ1 の電圧
が積分回路１６に加えられ、抵抗Ｒb と抵抗Ｒc の接続
点Ｎ2 がＰＬＬＩＣ６の端子２c を介してＦＥＴトラン
ジスタＴＲ3 からなるスイッチ回路４のトランジスタの
ドレインに接続され、抵抗Ｒc と抵抗Ｒd の接続点Ｎ3
が端子２d を介して同様にＦＥＴトランジスタＴＲ4 か
らなるスイッチ回路５のトランジスタのドレインに接続
されている。各スイッチ回路４，５は、それぞれＭＰＵ
１３からの制御信号を各トランジスタのゲートに受けて
ＯＮしてそのソース側を介して接続点Ｎ3 あるいは接続
点Ｎ4 を接地させる。
ンデンサＣa 、抵抗Ｒb ，Ｒc ，Ｒd の直列回路とで構
成され、抵抗Ｒa とコンデンサＣa の接続点Ｎ1 の電圧
が積分回路１６に加えられ、抵抗Ｒb と抵抗Ｒc の接続
点Ｎ2 がＰＬＬＩＣ６の端子２c を介してＦＥＴトラン
ジスタＴＲ3 からなるスイッチ回路４のトランジスタの
ドレインに接続され、抵抗Ｒc と抵抗Ｒd の接続点Ｎ3
が端子２d を介して同様にＦＥＴトランジスタＴＲ4 か
らなるスイッチ回路５のトランジスタのドレインに接続
されている。各スイッチ回路４，５は、それぞれＭＰＵ
１３からの制御信号を各トランジスタのゲートに受けて
ＯＮしてそのソース側を介して接続点Ｎ3 あるいは接続
点Ｎ4 を接地させる。
【００１４】その動作を説明すると、例えば、ＦＭ周波
数が選択される場合にはダンピングファクタを小さくし
なければ高速ロックアップが期待できない関係で、ダン
ピング抵抗を大きく採る。そこで、スイッチ回路４，５
ともにＭＰＵ１３から制御信号ＳＣ1 ，ＳＣ2 を受ける
ことなく、ＯＦＦ状態にある。したがって、ラグリード
フィルタ３は、抵抗Ｒb ，Ｒc ，Ｒd の直列抵抗を介し
て高抵抗で接地される。これにより、ＶＣＯ１１がＡＭ
からＦＭに周波数に遷移したときに小さなダンピングが
かかる。そこで、ＦＭ帯域の同調では、高速にＶＣＯ１
１の周波数が選択された周波数にロックされる。さら
に、ＦＭ帯域の場合でその周波数が低い領域では、ＭＰ
Ｕ１３がスイッチ回路回路５をＯＮさせる制御信号ＳＣ
2 を発生して接続点Ｎ3 を接地する。これにより時定数
が小さくなり、ラグリードフィルタ３のカットオフ周波
数は、高域にシフトする。その結果、ラグリードフィル
タ３は、抵抗Ｒb とＲc の直列回路を介して接地され
る。これにより前記の場合より低い抵抗で接地されるこ
とになり、ＶＣＯ１１がＦＭの低い周波数に遷移したと
きに中間的なダンピングで、中速にＶＣＯ１１の周波数
が選択された周波数にロックされる。
数が選択される場合にはダンピングファクタを小さくし
なければ高速ロックアップが期待できない関係で、ダン
ピング抵抗を大きく採る。そこで、スイッチ回路４，５
ともにＭＰＵ１３から制御信号ＳＣ1 ，ＳＣ2 を受ける
ことなく、ＯＦＦ状態にある。したがって、ラグリード
フィルタ３は、抵抗Ｒb ，Ｒc ，Ｒd の直列抵抗を介し
て高抵抗で接地される。これにより、ＶＣＯ１１がＡＭ
からＦＭに周波数に遷移したときに小さなダンピングが
かかる。そこで、ＦＭ帯域の同調では、高速にＶＣＯ１
１の周波数が選択された周波数にロックされる。さら
に、ＦＭ帯域の場合でその周波数が低い領域では、ＭＰ
Ｕ１３がスイッチ回路回路５をＯＮさせる制御信号ＳＣ
2 を発生して接続点Ｎ3 を接地する。これにより時定数
が小さくなり、ラグリードフィルタ３のカットオフ周波
数は、高域にシフトする。その結果、ラグリードフィル
タ３は、抵抗Ｒb とＲc の直列回路を介して接地され
る。これにより前記の場合より低い抵抗で接地されるこ
とになり、ＶＣＯ１１がＦＭの低い周波数に遷移したと
きに中間的なダンピングで、中速にＶＣＯ１１の周波数
が選択された周波数にロックされる。
【００１５】一方、ＡＭ帯域の場合には、ＭＰＵ１３が
スイッチ回路４をＯＮさせる制御信号ＳＣ1 を発生して
接続点Ｎ2 を接地する。その結果、ラグリードフィルタ
３は、抵抗Ｒb を介して接地される。これにより低い抵
抗で接地されることになり、これにより時定数がさらに
小さくなり、ラグリードフィルタ３のカットオフ周波数
は、さらに高域にシフトする。そして、ＶＣＯ１１がＦ
ＭからＡＭの周波数に遷移したときに大きなダンピング
がかかる。高速にＶＣＯ１１の周波数が選択された周波
数にロックされる。
スイッチ回路４をＯＮさせる制御信号ＳＣ1 を発生して
接続点Ｎ2 を接地する。その結果、ラグリードフィルタ
３は、抵抗Ｒb を介して接地される。これにより低い抵
抗で接地されることになり、これにより時定数がさらに
小さくなり、ラグリードフィルタ３のカットオフ周波数
は、さらに高域にシフトする。そして、ＶＣＯ１１がＦ
ＭからＡＭの周波数に遷移したときに大きなダンピング
がかかる。高速にＶＣＯ１１の周波数が選択された周波
数にロックされる。
【００１６】以上の場合、チャージポンプ回路２は、電
源ラインＶCCに上流側のＦＥＴトランジスタＴＲ1 のソ
ースが接続され、下流側のＦＥＴトランジスタＴＲ2 の
ソースが接地されたＣＭＯＳのプッシュプル回路で構成
されているので、アクティブフィルタを使用しなくて
も、ラグリードフィルタ３の出力電圧を電源ラインＶCC
の電位付近まで上げることができ、バリキャプダイオー
ドを有するＶＣＯ１１の発振周波数の制御を広い範囲で
制御することが可能であり、かつ、アクティブフィルタ
が不要になる。
源ラインＶCCに上流側のＦＥＴトランジスタＴＲ1 のソ
ースが接続され、下流側のＦＥＴトランジスタＴＲ2 の
ソースが接地されたＣＭＯＳのプッシュプル回路で構成
されているので、アクティブフィルタを使用しなくて
も、ラグリードフィルタ３の出力電圧を電源ラインＶCC
の電位付近まで上げることができ、バリキャプダイオー
ドを有するＶＣＯ１１の発振周波数の制御を広い範囲で
制御することが可能であり、かつ、アクティブフィルタ
が不要になる。
【００１７】以上説明してきたが、実施例では、Ｌ型の
ローパス受動フィルタを使用しているが、ローパスフィ
ルタは、Ｌ型のものに限定されないことはもちろんであ
る。
ローパス受動フィルタを使用しているが、ローパスフィ
ルタは、Ｌ型のものに限定されないことはもちろんであ
る。
【００１８】
【発明の効果】この発明にあっては、バリキャップダイ
オードを有するＶＣＯのＰＬＬループのフィルタを受動
フィルタとしてその特性を切替え、かつ上流側のトラン
ジスタが電源電圧ラインに直接接続され位相比較回路か
らの比較結果信号をプシュプル出力回路で受けて受動フ
ィルタに出力するようにしているので、フィルタの出力
電圧の範囲を電源ラインの電位近傍まで変化させること
ができる。その結果、高い周波数領域まで同調でき、か
つ各周波数領域で高速にロックアップさせることができ
る上に、アクティブフィルタを用いない分、回路全体に
おける各種の機能回路についての集積化が向上する。し
かも、制御電圧が大きく採れるので、低電圧駆動のＰＬ
Ｌ回路が実現できる。
オードを有するＶＣＯのＰＬＬループのフィルタを受動
フィルタとしてその特性を切替え、かつ上流側のトラン
ジスタが電源電圧ラインに直接接続され位相比較回路か
らの比較結果信号をプシュプル出力回路で受けて受動フ
ィルタに出力するようにしているので、フィルタの出力
電圧の範囲を電源ラインの電位近傍まで変化させること
ができる。その結果、高い周波数領域まで同調でき、か
つ各周波数領域で高速にロックアップさせることができ
る上に、アクティブフィルタを用いない分、回路全体に
おける各種の機能回路についての集積化が向上する。し
かも、制御電圧が大きく採れるので、低電圧駆動のＰＬ
Ｌ回路が実現できる。
【図１】図１は、この発明のＰＬＬ周波数シンセサイザ
を適用した一実施例のＰＬＬ回路を中心とするブロック
図である。
を適用した一実施例のＰＬＬ回路を中心とするブロック
図である。
【図２】図２は、従来のＰＬＬ周波数シンセサイザを適
用した一実施例のＰＬＬ回路を中心とするブロック図で
ある。
用した一実施例のＰＬＬ回路を中心とするブロック図で
ある。
１，１０…ＰＬＬ周波数シンセサイザ、２，２５…充放
電パルス発生回路（チャージポンプ回路）、３…ラグリ
ードフィルタ、４，５，１５…ダンピング抵抗切替えス
イッチ回路、６，１２…ＩＣ化ＰＬＬ回路（ＰＬＬＩ
Ｃ）、１１…ＶＣＯ（電圧制御発振回路）、１３…マイ
クロプロセッサ（ＭＰＵ）、１４…水晶振動子あるいは
セラミックス振動子、１６…積分回路、１７…受信アン
テナ、１８…ＲＦアンプ、１９…ミキシング回路、２１
…波形整形回路、２２…プログラマブプルディバイダ、
２３…基準周波数発振回路、２４…位相比較回路、２５
…アクティブフィルタ、２６…スイッチ回路。
電パルス発生回路（チャージポンプ回路）、３…ラグリ
ードフィルタ、４，５，１５…ダンピング抵抗切替えス
イッチ回路、６，１２…ＩＣ化ＰＬＬ回路（ＰＬＬＩ
Ｃ）、１１…ＶＣＯ（電圧制御発振回路）、１３…マイ
クロプロセッサ（ＭＰＵ）、１４…水晶振動子あるいは
セラミックス振動子、１６…積分回路、１７…受信アン
テナ、１８…ＲＦアンプ、１９…ミキシング回路、２１
…波形整形回路、２２…プログラマブプルディバイダ、
２３…基準周波数発振回路、２４…位相比較回路、２５
…アクティブフィルタ、２６…スイッチ回路。
Claims (3)
- 【請求項１】バリキャップダイオードを有しこのバリキ
ャップダイオードの端子電圧に応じて発振周波数が変化
する電圧制御発振回路と、基準周波数発振器と、この基
準周波数発振器の出力信号と前記電圧制御発振回路の出
力信号との位相を比較する位相比較器と、上流側のトラ
ンジスタが電源電圧ラインに直接接続され前記位相比較
回路からの比較結果信号を受けるプシュプル出力回路
と、このプシュプル出力回路の出力を受け前記バリキャ
ップダイオードの端子電圧として前記電圧制御発振回路
に出力する低域受動フィルタとを備え、前記低域受動フ
ィルタの特性が選択される周波数領域に応じて切替えら
れることを特徴とするＰＬＬ周波数シンセサイザ。 - 【請求項２】前記位相比較器は、プログラマブプルディ
バイダを有していて、前記受動フィルタは、ラグリード
フィルタと積分回路とからなる請求項１記載のＰＬＬ周
波数シンセサイザ。 - 【請求項３】バリキャップダイオードを有しこのバリキ
ャップダイオードの端子電圧に応じて発振周波数が変化
する電圧制御発振回路と、基準周波数発振器と、この基
準周波数発振器の出力信号と前記電圧制御発振回路の出
力信号との位相を比較する位相比較器と、上流側のトラ
ンジスタが電源電圧ラインに直接接続され前記位相比較
回路からの比較結果信号を受けるプシュプル出力回路
と、このプシュプル出力回路の出力を受け前記バリキャ
ップダイオードの端子電圧として前記電圧制御発振回路
に出力する低域受動フィルタと、前記電圧制御発振回路
の出力を受けて受信周波数を中間周波数に変換する周波
数混合回路とを備え、前記低域受動フィルタの特性が選
択される周波数領域に応じて切替えられることを特徴と
するラジオ受信機。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5329652A JPH07154250A (ja) | 1993-12-01 | 1993-12-01 | Ｐｌｌ周波数シンセサイザおよびこれを用いるラジオ受信機 |
| US08/350,039 US5548829A (en) | 1993-12-01 | 1994-11-29 | PLL circuit having a low-pass passive filter coupled to a varactor diode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5329652A JPH07154250A (ja) | 1993-12-01 | 1993-12-01 | Ｐｌｌ周波数シンセサイザおよびこれを用いるラジオ受信機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07154250A true JPH07154250A (ja) | 1995-06-16 |
Family
ID=18223742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5329652A Pending JPH07154250A (ja) | 1993-12-01 | 1993-12-01 | Ｐｌｌ周波数シンセサイザおよびこれを用いるラジオ受信機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07154250A (ja) |
-
1993
- 1993-12-01 JP JP5329652A patent/JPH07154250A/ja active Pending
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