JPH07152584A - コンピュータシステムおよび割込制御装置 - Google Patents
コンピュータシステムおよび割込制御装置Info
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- JPH07152584A JPH07152584A JP6224335A JP22433594A JPH07152584A JP H07152584 A JPH07152584 A JP H07152584A JP 6224335 A JP6224335 A JP 6224335A JP 22433594 A JP22433594 A JP 22433594A JP H07152584 A JPH07152584 A JP H07152584A
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Abstract
(57)【要約】
【目的】 割込要求信号のアサートが可能な周辺装置
と、少なくとも１つの割込要求ラインを含む、割込要求
信号を受信するための電力消費削減に適した割込制御装
置とを含む、コンピュータシステムを提供する。 【構成】 割込制御装置２０は、割込要求信号ＩＲ0 〜
ＩＲ1 がアサートされたことに応答して、マイクロプロ
セッサ割込信号ＩＮＴを発生させることのできる制御回
路１１８と、特定の割込要求がマイクロプロセッサによ
って現在処理中であるかどうかを表示するデータを記憶
するための処理中レジスタ１２４とを含む。電力管理ユ
ニット１０は処理中レジスタ１２４の出力ラインに結合
され、処理中レジスタ１２４内に記憶されたデータによ
って、コンピュータシステムに供給されるクロック信号
または電力を制御する。
と、少なくとも１つの割込要求ラインを含む、割込要求
信号を受信するための電力消費削減に適した割込制御装
置とを含む、コンピュータシステムを提供する。 【構成】 割込制御装置２０は、割込要求信号ＩＲ0 〜
ＩＲ1 がアサートされたことに応答して、マイクロプロ
セッサ割込信号ＩＮＴを発生させることのできる制御回
路１１８と、特定の割込要求がマイクロプロセッサによ
って現在処理中であるかどうかを表示するデータを記憶
するための処理中レジスタ１２４とを含む。電力管理ユ
ニット１０は処理中レジスタ１２４の出力ラインに結合
され、処理中レジスタ１２４内に記憶されたデータによ
って、コンピュータシステムに供給されるクロック信号
または電力を制御する。
Description
【０００１】
【発明の分野】この発明はコンピュータシステムに関
し、より特定的には、コンピュータシステム内の割込制
御装置および電力管理に関する。
し、より特定的には、コンピュータシステム内の割込制
御装置および電力管理に関する。
【０００２】
【関連技術の説明】現在も続いている製造業者の開発上
の目的は、コンピュータシステムの電力消費を削減する
ことである。電力消費の削減は、典型的には、システム
の発熱を減少させ、それにより、信頼性を増し、コスト
を削減する。さらに電力削減は、電池を電源とするポー
タブルコンピュータシステムの稼動寿命を最大限に延ば
すことにおいて、特に重要である。
の目的は、コンピュータシステムの電力消費を削減する
ことである。電力消費の削減は、典型的には、システム
の発熱を減少させ、それにより、信頼性を増し、コスト
を削減する。さらに電力削減は、電池を電源とするポー
タブルコンピュータシステムの稼動寿命を最大限に延ば
すことにおいて、特に重要である。
【０００３】様々な技術がコンピュータシステムの電力
消費の削減のために考案されてきた。これらの技術に
は、回路の集積化の増加と、改良された回路および電力
管理ユニット（ＰＭＵ）の組入れが含まれる。１つの具
体的な電力消費技術には休止中の回路部分を駆動するク
ロック信号を停止（またはその周波数を減少）させる能
力が含まれる。このような技術を使用するシステムは、
典型的には、休止中の回路部分を検出または予測し、そ
れにしたがって休止中の回路部分に関連したクロック信
号を停止する電力管理ユニットを含む。休止中の回路部
分を駆動する「不使用の」クロック信号をオフにするこ
とによって、システムの全体の電力消費が減少する。同
様の技術に、休止中の回路部分に供給される電力の除去
が含まれる。
消費の削減のために考案されてきた。これらの技術に
は、回路の集積化の増加と、改良された回路および電力
管理ユニット（ＰＭＵ）の組入れが含まれる。１つの具
体的な電力消費技術には休止中の回路部分を駆動するク
ロック信号を停止（またはその周波数を減少）させる能
力が含まれる。このような技術を使用するシステムは、
典型的には、休止中の回路部分を検出または予測し、そ
れにしたがって休止中の回路部分に関連したクロック信
号を停止する電力管理ユニットを含む。休止中の回路部
分を駆動する「不使用の」クロック信号をオフにするこ
とによって、システムの全体の電力消費が減少する。同
様の技術に、休止中の回路部分に供給される電力の除去
が含まれる。
【０００４】上述の、不使用クロック信号を停止すると
いう、および／または休止中の回路部分からの電力を除
去するという、除去の電力管理技術は、しばしば、割込
駆動システム内で使用される。割込駆動システムでは、
キーボード、ディスプレイ、タイマ、センサおよび他の
構成要素のような、周辺装置およびＩ／Ｏ装置が、中央
ソースまたはマイクロプロセッサから独立して特定のタ
スクを行なうが、不規則で、ランダムな、それゆえに非
同期的な間隔で、マイクロプロセッサとの通信を必要と
する。このようなシステムでは、特定の周辺装置または
Ｉ／Ｏ装置が割込信号を発生させ、その割込信号は専用
の割込ラインまたはチャネルを介してマイクロプロセッ
サに伝達され、マイクロプロセッサが処理を中断してそ
の特定の周辺装置またはＩ／Ｏ装置と通信するよう要求
する。割込要求の存在を検出すると、マイクロプロセッ
サは制御を移し、その特定の要求を処理する。
いう、および／または休止中の回路部分からの電力を除
去するという、除去の電力管理技術は、しばしば、割込
駆動システム内で使用される。割込駆動システムでは、
キーボード、ディスプレイ、タイマ、センサおよび他の
構成要素のような、周辺装置およびＩ／Ｏ装置が、中央
ソースまたはマイクロプロセッサから独立して特定のタ
スクを行なうが、不規則で、ランダムな、それゆえに非
同期的な間隔で、マイクロプロセッサとの通信を必要と
する。このようなシステムでは、特定の周辺装置または
Ｉ／Ｏ装置が割込信号を発生させ、その割込信号は専用
の割込ラインまたはチャネルを介してマイクロプロセッ
サに伝達され、マイクロプロセッサが処理を中断してそ
の特定の周辺装置またはＩ／Ｏ装置と通信するよう要求
する。割込要求の存在を検出すると、マイクロプロセッ
サは制御を移し、その特定の要求を処理する。
【０００５】マイクロプロセッサは、典型的には、単一
の入出力チャネルで多くの周辺装置に応じるが、このチ
ャネルは一度に１つの周辺装置によってしか利用できな
い。その結果、同時の割込要求を区別して最も緊急な要
求を他に先んじて処理するために優先順位が様々な周辺
装置に割当てられる。従来のシステムでは、割込の順位
付けを集中的に分類し、優先順位をつけ、制御するため
に、マイクロプロセッサと周辺装置の間にインターフェ
イス回路を供給することによって、多数の割込ソースの
問題に対処してきた。１つのそのような回路はアドバン
スト・マイクロ・ディバイシズ・インコーポレイテッド
（Advanced Micro Devices, Inc.）によって製造され、
刊行物『ＭＯＳマイクロプロセッサおよびその周辺装
置』（“MOS Microprocessors and Peripherals ”）ｐ
ｐ．３−３７１から３−３８８（アドバンスト・マイク
ロ・ディバイシズ・インコーポレイテッド １９８７）
に記載されている８２５９Ａシリーズのプログラム可能
な割込制御装置である。この刊行物の全体を引用により
ここに援用する。
の入出力チャネルで多くの周辺装置に応じるが、このチ
ャネルは一度に１つの周辺装置によってしか利用できな
い。その結果、同時の割込要求を区別して最も緊急な要
求を他に先んじて処理するために優先順位が様々な周辺
装置に割当てられる。従来のシステムでは、割込の順位
付けを集中的に分類し、優先順位をつけ、制御するため
に、マイクロプロセッサと周辺装置の間にインターフェ
イス回路を供給することによって、多数の割込ソースの
問題に対処してきた。１つのそのような回路はアドバン
スト・マイクロ・ディバイシズ・インコーポレイテッド
（Advanced Micro Devices, Inc.）によって製造され、
刊行物『ＭＯＳマイクロプロセッサおよびその周辺装
置』（“MOS Microprocessors and Peripherals ”）ｐ
ｐ．３−３７１から３−３８８（アドバンスト・マイク
ロ・ディバイシズ・インコーポレイテッド １９８７）
に記載されている８２５９Ａシリーズのプログラム可能
な割込制御装置である。この刊行物の全体を引用により
ここに援用する。
【０００６】大抵の割込制御装置は８以上の周辺装置ま
たはＩ／Ｏ装置からの割込要求を処理する。各割込ソー
スは、割込要求を処理するために、特定のベクタ化され
たアドレスに、割込処理ルーチンを備える。各割込ソー
スはそれ自身の割込要求ラインを有し、８２５９Ａのよ
うな、プログラム可能な制御装置は、システム初期設定
の際に様々なソースの識別および優先順位付けを考慮す
る。典型的動作において、割込制御装置は割込要求を認
識して最高優先順位の要求をマイクロプロセッサに伝達
し、その一方で、マイクロプロセッサが処理中の割込の
処理が完了してしまうまで、優先順位の低い要求を保持
しておく。
たはＩ／Ｏ装置からの割込要求を処理する。各割込ソー
スは、割込要求を処理するために、特定のベクタ化され
たアドレスに、割込処理ルーチンを備える。各割込ソー
スはそれ自身の割込要求ラインを有し、８２５９Ａのよ
うな、プログラム可能な制御装置は、システム初期設定
の際に様々なソースの識別および優先順位付けを考慮す
る。典型的動作において、割込制御装置は割込要求を認
識して最高優先順位の要求をマイクロプロセッサに伝達
し、その一方で、マイクロプロセッサが処理中の割込の
処理が完了してしまうまで、優先順位の低い要求を保持
しておく。
【０００７】割込制御装置を含む割込駆動システム内の
電力管理ユニットが、たとえば、マイクロプロセッサ、
メモリサブシステムおよび／または他の休止中の周辺装
置に関連するクロック信号を停止させると、電力管理ユ
ニットは、典型的には、割込要求ラインをモニタする。
割込要求信号が検出された場合には、電力管理ユニット
はマイクロプロセッサおよび他の周辺構成要素のクロッ
ク信号を再始動させ、それにより、割込処理ルーチンの
実行を許可する。電力管理ユニットは、典型的には、こ
のようなシステムにおいては、特定の割込処理ルーチン
がいつ完了したかについては関知しないので、電力管理
ユニットは予測された一定の時間が経過した後、クロッ
ク信号を再停止するようにプログラムされている。クロ
ックが再停止する前に、割込処理ルーチンが完了するの
に十分な時間が確保できるように、電力管理ユニット
は、通常、割込ルーチンが実際に完了する時間よりもか
なり長い間、関連のクロック信号を維持する。
電力管理ユニットが、たとえば、マイクロプロセッサ、
メモリサブシステムおよび／または他の休止中の周辺装
置に関連するクロック信号を停止させると、電力管理ユ
ニットは、典型的には、割込要求ラインをモニタする。
割込要求信号が検出された場合には、電力管理ユニット
はマイクロプロセッサおよび他の周辺構成要素のクロッ
ク信号を再始動させ、それにより、割込処理ルーチンの
実行を許可する。電力管理ユニットは、典型的には、こ
のようなシステムにおいては、特定の割込処理ルーチン
がいつ完了したかについては関知しないので、電力管理
ユニットは予測された一定の時間が経過した後、クロッ
ク信号を再停止するようにプログラムされている。クロ
ックが再停止する前に、割込処理ルーチンが完了するの
に十分な時間が確保できるように、電力管理ユニット
は、通常、割込ルーチンが実際に完了する時間よりもか
なり長い間、関連のクロック信号を維持する。
【０００８】しかし、このようなシステムでは、クロッ
ク信号が実際の割込処理時間を越えて駆動されると、電
力が浪費される。電力管理ユニットが特定の回路部分か
ら電力を除去したときの状況にも、同様の問題が当ては
まる。
ク信号が実際の割込処理時間を越えて駆動されると、電
力が浪費される。電力管理ユニットが特定の回路部分か
ら電力を除去したときの状況にも、同様の問題が当ては
まる。
【０００９】
【発明の概要】上記の問題の大部分は、この発明による
外部への処理中表示を有する割込制御装置によって解決
される。この割込制御装置は、１組の要求ラインを介し
て様々な周辺装置またはＩ／Ｏ装置から割込要求を受信
するための割込要求レジスタを含む。優先順位決定器
が、割込ラインの優先順位レベルを比較し、優先順位の
低い要求を待機モードにラッチし、最高優先順位の要求
の処理を指示するためにさらに設けられている。処理中
レジスタがマイクロプロセッサによって処理中である任
意の要求ラインの識別を記憶するために設けられてい
る。１つの実施例において、その上に割込制御装置が作
られている集積回路の処理中レジスタと外部端子との間
に、１組の信号ラインが結合される。電力管理ユニット
は集積回路の外部ピンと結合され、それにより、現在処
理中の割込要求および完了した割込処理ルーチンについ
て、実時間情報を受信する。この情報を利用して、電力
ユニットは、完了時間の予測をする必要なしに割込ルー
チンが完了すると、有利に不使用のクロック信号を停止
し、および／または休止中の回路部分から電力を除去す
る。不使用のクロック信号を正確に停止して電力を除去
することにより、コンピュータシステムの全体の電力消
費の削減が達成できる。
外部への処理中表示を有する割込制御装置によって解決
される。この割込制御装置は、１組の要求ラインを介し
て様々な周辺装置またはＩ／Ｏ装置から割込要求を受信
するための割込要求レジスタを含む。優先順位決定器
が、割込ラインの優先順位レベルを比較し、優先順位の
低い要求を待機モードにラッチし、最高優先順位の要求
の処理を指示するためにさらに設けられている。処理中
レジスタがマイクロプロセッサによって処理中である任
意の要求ラインの識別を記憶するために設けられてい
る。１つの実施例において、その上に割込制御装置が作
られている集積回路の処理中レジスタと外部端子との間
に、１組の信号ラインが結合される。電力管理ユニット
は集積回路の外部ピンと結合され、それにより、現在処
理中の割込要求および完了した割込処理ルーチンについ
て、実時間情報を受信する。この情報を利用して、電力
ユニットは、完了時間の予測をする必要なしに割込ルー
チンが完了すると、有利に不使用のクロック信号を停止
し、および／または休止中の回路部分から電力を除去す
る。不使用のクロック信号を正確に停止して電力を除去
することにより、コンピュータシステムの全体の電力消
費の削減が達成できる。
【００１０】広く言うと、この発明は、割込要求信号の
アサートが可能な周辺装置と、割込要求信号を受信する
ための少なくとも１つの割込要求ラインを含む、割込制
御装置とを含む、コンピュータシステムを目的とする。
割込制御装置は、割込要求信号がアサートされたことに
応答して、マイクロプロセッサ割込信号を発生させるこ
とのできる制御回路と、特定の割込要求がマイクロプロ
セッサによって現在処理中であるかどうかを表示するデ
ータを記録するための処理中レジスタとを含む。電力管
理ユニットは処理中レジスタの出力ラインに結合され、
電力管理ユニットは、処理中レジスタ内に記憶されたデ
ータによってクロック信号またはコンピュータシステム
に供給される電力を制御する。
アサートが可能な周辺装置と、割込要求信号を受信する
ための少なくとも１つの割込要求ラインを含む、割込制
御装置とを含む、コンピュータシステムを目的とする。
割込制御装置は、割込要求信号がアサートされたことに
応答して、マイクロプロセッサ割込信号を発生させるこ
とのできる制御回路と、特定の割込要求がマイクロプロ
セッサによって現在処理中であるかどうかを表示するデ
ータを記録するための処理中レジスタとを含む。電力管
理ユニットは処理中レジスタの出力ラインに結合され、
電力管理ユニットは、処理中レジスタ内に記憶されたデ
ータによってクロック信号またはコンピュータシステム
に供給される電力を制御する。
【００１１】この発明はさらに、複数の周辺装置から複
数の割込要求信号を受信するための割込要求レジスタを
含む、集積回路チップ上に製造された割込制御装置を目
的とする。優先順位決定器回路が、最高優先順位の割込
要求信号の処理を指示するために、割込要求レジスタに
結合される。最高優先順位の割込要求信号に応答してマ
イクロプロセッサ割込信号を発生させ、マイクロプロセ
ッサから肯定応答信号を受信するために、制御回路がさ
らに設けられる。処理中レジスタが、制御回路に結合さ
れ、割込要求信号のいずれかがマイクロプロセッサによ
って現在処理中であるかどうかを表示するデータを記憶
する。出力端子が処理中レジスタの出力ラインに結合さ
れ、出力端子は集積回路の外部にある装置に接続可能で
ある。
数の割込要求信号を受信するための割込要求レジスタを
含む、集積回路チップ上に製造された割込制御装置を目
的とする。優先順位決定器回路が、最高優先順位の割込
要求信号の処理を指示するために、割込要求レジスタに
結合される。最高優先順位の割込要求信号に応答してマ
イクロプロセッサ割込信号を発生させ、マイクロプロセ
ッサから肯定応答信号を受信するために、制御回路がさ
らに設けられる。処理中レジスタが、制御回路に結合さ
れ、割込要求信号のいずれかがマイクロプロセッサによ
って現在処理中であるかどうかを表示するデータを記憶
する。出力端子が処理中レジスタの出力ラインに結合さ
れ、出力端子は集積回路の外部にある装置に接続可能で
ある。
【００１２】この発明の他の目的および利点は、以下の
詳細な説明を読み、添付の図面を参照すれば明らかとな
る。
詳細な説明を読み、添付の図面を参照すれば明らかとな
る。
【００１３】この発明は様々な変更および代替形式が容
易であるが、この発明の特定の実施例を図面中に例とし
て示し、ここに詳細に記載する。しかしながら、図面お
よびその詳細な説明は、この発明を、開示された特定の
形式に限定することを意図するものではなく、逆に、こ
の発明は、前掲の特許請求の範囲によって定義されるよ
うなこの発明の精神および範囲内にあるすべての変更、
均等物および代替物を包含するものである。
易であるが、この発明の特定の実施例を図面中に例とし
て示し、ここに詳細に記載する。しかしながら、図面お
よびその詳細な説明は、この発明を、開示された特定の
形式に限定することを意図するものではなく、逆に、こ
の発明は、前掲の特許請求の範囲によって定義されるよ
うなこの発明の精神および範囲内にあるすべての変更、
均等物および代替物を包含するものである。
【００１４】
【詳細な説明】図面を参照すると、図１は、割込制御装
置２０に結合された電力管理ユニット１０を含むコンピ
ュータシステムの一部のブロック図である。Ｉ／Ｏ装置
３０およびクロック／電力スイッチング回路４０が、そ
れぞれ、割込制御装置２０および電力管理ユニット１０
に結合されて、さらに図示されている。
置２０に結合された電力管理ユニット１０を含むコンピ
ュータシステムの一部のブロック図である。Ｉ／Ｏ装置
３０およびクロック／電力スイッチング回路４０が、そ
れぞれ、割込制御装置２０および電力管理ユニット１０
に結合されて、さらに図示されている。
【００１５】割込制御装置２０は、カスケードバッファ
／コンパレータ１１０、読出／書込論理回路１１２およ
びデータバスバッファ回路１１６を含む。割込制御装置
２０は、さらに、制御論理回路１１８、割込要求レジス
タ１２０、優先順位決定器１２２、処理中レジスタ１２
４、および割込マスクレジスタ１２６を含む。これらの
回路部分を、以下に、より詳細に記述する。
／コンパレータ１１０、読出／書込論理回路１１２およ
びデータバスバッファ回路１１６を含む。割込制御装置
２０は、さらに、制御論理回路１１８、割込要求レジス
タ１２０、優先順位決定器１２２、処理中レジスタ１２
４、および割込マスクレジスタ１２６を含む。これらの
回路部分を、以下に、より詳細に記述する。
【００１６】割込制御装置２０は、中央プロセッサ（図
示せず）と、プロセッサによる処理の必要性を示す割込
信号を発生する１つ以上の周辺装置（たとえばＩ／Ｏ装
置３０）との間をインターフェイスする。割込制御装置
２０は、入力／出力周辺装置として、中央プロセッサに
取付けられる。システムの特定のニーズを満たすため
に、優先順位レベル、割込信号モードなどのような、割
込制御装置２０の様々なパラメータが、ユーザによって
プログラム可能である。このようなプログラミングの詳
細は当業者に周知である。
示せず）と、プロセッサによる処理の必要性を示す割込
信号を発生する１つ以上の周辺装置（たとえばＩ／Ｏ装
置３０）との間をインターフェイスする。割込制御装置
２０は、入力／出力周辺装置として、中央プロセッサに
取付けられる。システムの特定のニーズを満たすため
に、優先順位レベル、割込信号モードなどのような、割
込制御装置２０の様々なパラメータが、ユーザによって
プログラム可能である。このようなプログラミングの詳
細は当業者に周知である。
【００１７】周辺装置からの割込要求信号は割込要求ラ
インＩＲ0 −ＩＲ7 上で受信される。図１の割込制御装
置は８つのソースから割込を受信するように構成されて
いるが、複数の割込制御装置を、先行技術の８２５９Ａ
制御装置と同様の方法で、カスケードバッファ／コンパ
レータを介して、マスタ／スレーブ関係で動作するよう
にカスケードすることが可能であることが理解されるで
あろう。分かりやすくするために、単一の割込制御回路
を図示し、ここに記載する。
インＩＲ0 −ＩＲ7 上で受信される。図１の割込制御装
置は８つのソースから割込を受信するように構成されて
いるが、複数の割込制御装置を、先行技術の８２５９Ａ
制御装置と同様の方法で、カスケードバッファ／コンパ
レータを介して、マスタ／スレーブ関係で動作するよう
にカスケードすることが可能であることが理解されるで
あろう。分かりやすくするために、単一の割込制御回路
を図示し、ここに記載する。
【００１８】割込制御装置２０は以下のようにプロセッ
サに接続している。／ＣＳピン（注：この明細書におい
てＣＳ、ＷＲおよびＲＤの上にローアクティブの意味を
表わすバー記号を記す代わりに、ＣＳ、ＷＲおよびＲＤ
の前に／記号を記すことにする。）はチップ選択入力で
あり、このチップ選択入力は、可能化（ロー）される
と、読出／書込論理回路１１２が、双方向内部バス１１
４、データバスバッファ回路１１６および双方向システ
ムデータバス（Ｄ7 −Ｄ0 ）を介して、割込制御装置２
０とプロセッサ間の通信を許可することを可能にする。
サに接続している。／ＣＳピン（注：この明細書におい
てＣＳ、ＷＲおよびＲＤの上にローアクティブの意味を
表わすバー記号を記す代わりに、ＣＳ、ＷＲおよびＲＤ
の前に／記号を記すことにする。）はチップ選択入力で
あり、このチップ選択入力は、可能化（ロー）される
と、読出／書込論理回路１１２が、双方向内部バス１１
４、データバスバッファ回路１１６および双方向システ
ムデータバス（Ｄ7 −Ｄ0 ）を介して、割込制御装置２
０とプロセッサ間の通信を許可することを可能にする。
【００１９】読出／書込論理回路１１２への書込（／Ｗ
Ｒ）入力は、可能化されると、割込制御装置２０がプロ
セッサからプログラムのための指示を受取ることを許可
する。これらの命令は、制御装置２０の動作のための様
々なパラメータを設定する動作コマンド語を含むだろ
う。読出／書込論理回路１１２の読出（／ＲＤ）入力を
可能化することにより、プロセッサは、初期設定シーケ
ンス中に設定されたパラメータの状態を含む、制御装置
２０の状態を示すデータを入手できる。Ａ0 アドレスラ
インは、論理回路１１２の／ＷＲ、／ＣＳおよび／ＲＤ
ラインとともに、プロセッサからの様々なコマンド語お
よびプロセッサからの状態要求をデコードする。
Ｒ）入力は、可能化されると、割込制御装置２０がプロ
セッサからプログラムのための指示を受取ることを許可
する。これらの命令は、制御装置２０の動作のための様
々なパラメータを設定する動作コマンド語を含むだろ
う。読出／書込論理回路１１２の読出（／ＲＤ）入力を
可能化することにより、プロセッサは、初期設定シーケ
ンス中に設定されたパラメータの状態を含む、制御装置
２０の状態を示すデータを入手できる。Ａ0 アドレスラ
インは、論理回路１１２の／ＷＲ、／ＣＳおよび／ＲＤ
ラインとともに、プロセッサからの様々なコマンド語お
よびプロセッサからの状態要求をデコードする。
【００２０】データバスバッファ回路１１６は、制御装
置２０とプロセッサとの間で、制御、状態および割込ア
ドレスデータの転送を許可する双方向バスインターフェ
イスである。割込アドレスデータはベクタ化されたポイ
ンタを含み、このポインタは、特定の周辺装置のための
割込処理ルーチンが記憶されている、プロセッサ読出可
能メモリ中のアドレスを識別する。
置２０とプロセッサとの間で、制御、状態および割込ア
ドレスデータの転送を許可する双方向バスインターフェ
イスである。割込アドレスデータはベクタ化されたポイ
ンタを含み、このポインタは、特定の周辺装置のための
割込処理ルーチンが記憶されている、プロセッサ読出可
能メモリ中のアドレスを識別する。
【００２１】制御論理回路１１８は、割込ライン（ＩＮ
Ｔ）を介してプロセッサへの割込要求の伝達を制御し、
割込肯定応答ライン（ＩＮＴＡ）を介してプロセッサか
らの割込肯定応答信号を受信する。
Ｔ）を介してプロセッサへの割込要求の伝達を制御し、
割込肯定応答ライン（ＩＮＴＡ）を介してプロセッサか
らの割込肯定応答信号を受信する。
【００２２】動作において、有効な割込要求が周辺装置
によってアサートされると、制御装置２０によって、割
込信号が、典型的にはプロセッサの割込入力端子に接続
されている出力ピンＩＮＴに出力される。ＩＮＴライン
を介して割込要求を受信した後、プロセッサは割込肯定
応答信号を発生し、その割込肯定応答信号はＩＮＴＡラ
インを介して制御論理回路１１８へ伝送される。ＩＮＴ
Ａライン上の可能化信号によって、制御論理回路１１８
は、バッファ１１６を介して、データバスに、ベクタ化
された適切な割込処理ルーチンのアドレスを書込む。
によってアサートされると、制御装置２０によって、割
込信号が、典型的にはプロセッサの割込入力端子に接続
されている出力ピンＩＮＴに出力される。ＩＮＴライン
を介して割込要求を受信した後、プロセッサは割込肯定
応答信号を発生し、その割込肯定応答信号はＩＮＴＡラ
インを介して制御論理回路１１８へ伝送される。ＩＮＴ
Ａライン上の可能化信号によって、制御論理回路１１８
は、バッファ１１６を介して、データバスに、ベクタ化
された適切な割込処理ルーチンのアドレスを書込む。
【００２３】前述したように、様々な周辺装置からの割
込要求が要求ラインＩＲ0 −ＩＲ7を介して受信され
る。これらは非同期の要求である。割込要求レジスタ１
２０は、割込を要求している任意の割込ラインＩＲ0 −
ＩＲ7 の識別情報を受信し、記憶する。
込要求が要求ラインＩＲ0 −ＩＲ7を介して受信され
る。これらは非同期の要求である。割込要求レジスタ１
２０は、割込を要求している任意の割込ラインＩＲ0 −
ＩＲ7 の識別情報を受信し、記憶する。
【００２４】割込要求レジスタ１２０は、カスケード構
成で、優先順位決定器１２２に接続される。優先順位決
定器１２２は、処理を要求する割込ラインの（ユーザに
よってプログラムされた）優先順位レベルを、現在処理
中の優先順位レベルと比較し、優先順位の低い要求を待
機モードにラッチし、そして最高優先順位の割込の処理
を指示する。
成で、優先順位決定器１２２に接続される。優先順位決
定器１２２は、処理を要求する割込ラインの（ユーザに
よってプログラムされた）優先順位レベルを、現在処理
中の優先順位レベルと比較し、優先順位の低い要求を待
機モードにラッチし、そして最高優先順位の割込の処理
を指示する。
【００２５】優先順位決定器１２２の出力は処理中レジ
スタ１２４に接続される。処理中レジスタ１２４は、プ
ロセッサによって処理されている任意の要求ラインの識
別情報を記憶する。
スタ１２４に接続される。処理中レジスタ１２４は、プ
ロセッサによって処理されている任意の要求ラインの識
別情報を記憶する。
【００２６】１つ以上の割込ラインが処理されるのを一
時的に、またはより長期にわたって防ぐことをユーザが
所望する場合には、その割込ラインに対応するマスクビ
ットがセットできる。これらのマスクビットは割込マス
クレジスタ１２６に記憶される。割込マスクレジスタ１
２６は、割込要求レジスタ１２０内の１つ以上の割込要
求ラインを不能化するように構成される。割込マスクレ
ジスタ１２６は、内部バス１１４およびデータバスバッ
ファ回路１１６を介しての、プロセッサとの双方向通信
のできる、読出可能／書込可能なレジスタである。
時的に、またはより長期にわたって防ぐことをユーザが
所望する場合には、その割込ラインに対応するマスクビ
ットがセットできる。これらのマスクビットは割込マス
クレジスタ１２６に記憶される。割込マスクレジスタ１
２６は、割込要求レジスタ１２０内の１つ以上の割込要
求ラインを不能化するように構成される。割込マスクレ
ジスタ１２６は、内部バス１１４およびデータバスバッ
ファ回路１１６を介しての、プロセッサとの双方向通信
のできる、読出可能／書込可能なレジスタである。
【００２７】割込制御装置２０の構成要素内の様々な回
路ブロックについてのさらなる詳細は、たとえば、アド
バンスト・マイクロ・ディバイシズの出版物である「Ｍ
ＯＳマイクロプロセッサおよびその周辺装置」、および
１９９２年３月３１日にカリー（Culley）らに対して発
行された米国特許第５，１０１，４９７号内に記載され
ている。この特許全体を引用によってここに援用する。
路ブロックについてのさらなる詳細は、たとえば、アド
バンスト・マイクロ・ディバイシズの出版物である「Ｍ
ＯＳマイクロプロセッサおよびその周辺装置」、および
１９９２年３月３１日にカリー（Culley）らに対して発
行された米国特許第５，１０１，４９７号内に記載され
ている。この特許全体を引用によってここに援用する。
【００２８】この発明によれば、割込制御装置２０はさ
らに、現在プロセッサによって処理中の任意の要求ライ
ンの識別情報を、外部に接続された装置に供給するため
の、処理中レジスタ１２４に結合されたバス１３０を有
して構成される。示された実施例では、電力管理ユニッ
ト１０は、割込制御装置２０の１組の端子１３１で、バ
ス１３０に接続される。割込制御装置２０は集積回路チ
ップ上に作られ、１組の端子１３１は集積回路チップの
外部ピンであることに、注目すべきである。以下でさら
に詳細に説明するように、電力管理ユニット１０は内部
処理レジスタ１２４からの情報を利用して、電力管理の
ために、様々なクロック信号の再停止を制御し、または
休止中の回路部分からの電力の除去を制御する。
らに、現在プロセッサによって処理中の任意の要求ライ
ンの識別情報を、外部に接続された装置に供給するため
の、処理中レジスタ１２４に結合されたバス１３０を有
して構成される。示された実施例では、電力管理ユニッ
ト１０は、割込制御装置２０の１組の端子１３１で、バ
ス１３０に接続される。割込制御装置２０は集積回路チ
ップ上に作られ、１組の端子１３１は集積回路チップの
外部ピンであることに、注目すべきである。以下でさら
に詳細に説明するように、電力管理ユニット１０は内部
処理レジスタ１２４からの情報を利用して、電力管理の
ために、様々なクロック信号の再停止を制御し、または
休止中の回路部分からの電力の除去を制御する。
【００２９】電力管理ユニット１０は、コンピュータシ
ステムによって消費される全体の電力を管理するように
構成される。たとえば、電力管理ユニット１０は、通常
はマイクロプロセッサ（ＣＰＵ）、メモリサブシステム
および／または周辺装置を駆動する不使用のクロック信
号をオフにすることにより、電力消費を削減するかもし
れない。電力管理ユニット１０は、同様に、休止中の様
々なサブシステムから電力供給を除去するように構成さ
れるかもしれない。このような構成において、電力管理
ユニット１０は割込要求ラインＩＲ0 −ＩＲ7 をモニタ
し、割込要求信号がアサートされると、クロック信号を
再始動させ、および／または電力を必要なサブシステム
（すなわち、ＣＰＵ、システムメモリ、など）に再び印
加する。電力管理ユニット１０は、適切な制御信号をク
ロック／電力スイッチング回路４０に供給することによ
り、クロック信号を再始動させ、および／または電力を
再び印加する。一旦クロック信号を再始動し、および／
または電力が再び印加されると、割込処理ルーチンの実
行が遂行できる。これらの電力管理機能は当業者には周
知であり、公知の先行技術の多数の刊行物に記載されて
いる。たとえば、そのような電力管理ユニットの１つで
あって、コンピュータシステムの様々なサブシステムを
連続してモニタし、電力および／またはクロック信号を
休止中のサブシステムから除去するためのソフトウェア
ルーチンを含む電力管理ユニットが、スミス（Smith ）
らに対して、１９９２年１１月２４日に発行された米国
特許第５，１６７，０２４号に記載されている。この特
許全体を引用によりここに援用する。
ステムによって消費される全体の電力を管理するように
構成される。たとえば、電力管理ユニット１０は、通常
はマイクロプロセッサ（ＣＰＵ）、メモリサブシステム
および／または周辺装置を駆動する不使用のクロック信
号をオフにすることにより、電力消費を削減するかもし
れない。電力管理ユニット１０は、同様に、休止中の様
々なサブシステムから電力供給を除去するように構成さ
れるかもしれない。このような構成において、電力管理
ユニット１０は割込要求ラインＩＲ0 −ＩＲ7 をモニタ
し、割込要求信号がアサートされると、クロック信号を
再始動させ、および／または電力を必要なサブシステム
（すなわち、ＣＰＵ、システムメモリ、など）に再び印
加する。電力管理ユニット１０は、適切な制御信号をク
ロック／電力スイッチング回路４０に供給することによ
り、クロック信号を再始動させ、および／または電力を
再び印加する。一旦クロック信号を再始動し、および／
または電力が再び印加されると、割込処理ルーチンの実
行が遂行できる。これらの電力管理機能は当業者には周
知であり、公知の先行技術の多数の刊行物に記載されて
いる。たとえば、そのような電力管理ユニットの１つで
あって、コンピュータシステムの様々なサブシステムを
連続してモニタし、電力および／またはクロック信号を
休止中のサブシステムから除去するためのソフトウェア
ルーチンを含む電力管理ユニットが、スミス（Smith ）
らに対して、１９９２年１１月２４日に発行された米国
特許第５，１６７，０２４号に記載されている。この特
許全体を引用によりここに援用する。
【００３０】上述の機能を実現する回路（および、いく
つかの具体例において、ソフトウェア）に加えて、電力
管理ユニット１０はまた、クロック／電力スイッチング
回路４０に結合されたクロック／電力制御ユニット１５
０を含む。クロック／電力制御ユニット１５０はバス１
３０に接続され、任意の割込要求がマイクロプロセッサ
によって現在処理中かどうか示す処理中レジスタ１２４
内の状態情報を受取る。前述したように、任意の割込要
求がマイクロプロセッサによって現在処理中の場合に
は、処理中レジスタ１２４内の対応するビットがセット
される。電力管理ユニット１０のクロック／電力制御ユ
ニット１５０は、バス１３０を介してこのアサートされ
たビットを受取り、それに従って、制御信号をクロック
／電力スイッチングユニット４０に供給する。この制御
信号によって、クロック／電力スイッチング回路４０
は、クロック信号および電力を、たとえば、ＣＰＵおよ
び様々なサブシステムに供給し続ける。このように、特
定の割込が処理され、処理中レジスタ１２４の対応する
ビットがセットされている間、クロック／電力制御ユニ
ット１５０は、確実に、クロック信号が再停止しないよ
う、および様々なサブシステムへの電力が電力管理ユニ
ット１０によって除去されないようにする。
つかの具体例において、ソフトウェア）に加えて、電力
管理ユニット１０はまた、クロック／電力スイッチング
回路４０に結合されたクロック／電力制御ユニット１５
０を含む。クロック／電力制御ユニット１５０はバス１
３０に接続され、任意の割込要求がマイクロプロセッサ
によって現在処理中かどうか示す処理中レジスタ１２４
内の状態情報を受取る。前述したように、任意の割込要
求がマイクロプロセッサによって現在処理中の場合に
は、処理中レジスタ１２４内の対応するビットがセット
される。電力管理ユニット１０のクロック／電力制御ユ
ニット１５０は、バス１３０を介してこのアサートされ
たビットを受取り、それに従って、制御信号をクロック
／電力スイッチングユニット４０に供給する。この制御
信号によって、クロック／電力スイッチング回路４０
は、クロック信号および電力を、たとえば、ＣＰＵおよ
び様々なサブシステムに供給し続ける。このように、特
定の割込が処理され、処理中レジスタ１２４の対応する
ビットがセットされている間、クロック／電力制御ユニ
ット１５０は、確実に、クロック信号が再停止しないよ
う、および様々なサブシステムへの電力が電力管理ユニ
ット１０によって除去されないようにする。
【００３１】すべての割込要求がマイクロプロセッサに
よって処理された後、処理中レジスタ１２４内の各ビッ
トはクリアされる。電力管理ユニット１０のクロック／
電力制御ユニット１５０は、バス１３０を介してこの状
態を感知し、それに従って、制御信号をクロック／電力
スイッチング回路４０へ供給して、たとえば、クロック
信号が停止し、およびまたは電力が様々なサブシステム
から除去されるようにする。１つの実施例において、こ
のことは、クロック／電力管理ユニット１５０内にＯＲ
ゲートを組込み、ＯＲゲートの入力をバス１３０に直結
し、ＯＲゲートの出力をクロック／電力スイッチング回
路４０に直結することで達成され得る。電力管理ユニッ
ト１０は、代わりに、処理中レジスタ１２４内のビット
がすべてクリアされた後で、前もって決定された遅延の
後、クロック信号を停止、および／または電力を除去す
るようにプログラムされてもよい。システム設計および
所望の電力管理体系により、電力管理ユニット１０は、
処理中レジスタ１２４のクリアされた状態をクロック／
電力制御ユニット１５０が感知した後に、クロック信号
を再停止し、および／または、電力を除去するために、
他のいかなる適切なアルゴリズムでもプログラム可能で
ある。たとえば、マイクロプロセッサによって処理中の
ルーチンが、キーボードによって開始された割込要求の
結果であれば、処理中レジスタ１２４がクリアした後、
クロック信号を再停止し、および／または電力を除去す
る前に、前もって決定された遅延を提供するように、設
計者は電力管理ユニット１０をプログラムすることを選
択できる。というのも、その後、システム活動が継続的
に起こる可能性があるからである。
よって処理された後、処理中レジスタ１２４内の各ビッ
トはクリアされる。電力管理ユニット１０のクロック／
電力制御ユニット１５０は、バス１３０を介してこの状
態を感知し、それに従って、制御信号をクロック／電力
スイッチング回路４０へ供給して、たとえば、クロック
信号が停止し、およびまたは電力が様々なサブシステム
から除去されるようにする。１つの実施例において、こ
のことは、クロック／電力管理ユニット１５０内にＯＲ
ゲートを組込み、ＯＲゲートの入力をバス１３０に直結
し、ＯＲゲートの出力をクロック／電力スイッチング回
路４０に直結することで達成され得る。電力管理ユニッ
ト１０は、代わりに、処理中レジスタ１２４内のビット
がすべてクリアされた後で、前もって決定された遅延の
後、クロック信号を停止、および／または電力を除去す
るようにプログラムされてもよい。システム設計および
所望の電力管理体系により、電力管理ユニット１０は、
処理中レジスタ１２４のクリアされた状態をクロック／
電力制御ユニット１５０が感知した後に、クロック信号
を再停止し、および／または、電力を除去するために、
他のいかなる適切なアルゴリズムでもプログラム可能で
ある。たとえば、マイクロプロセッサによって処理中の
ルーチンが、キーボードによって開始された割込要求の
結果であれば、処理中レジスタ１２４がクリアした後、
クロック信号を再停止し、および／または電力を除去す
る前に、前もって決定された遅延を提供するように、設
計者は電力管理ユニット１０をプログラムすることを選
択できる。というのも、その後、システム活動が継続的
に起こる可能性があるからである。
【００３２】図２は、割込制御装置２０内に組込まれた
内部回路の一部を示す概略図である。図示されている内
部回路の部分は、本質的には、割込要求レジスタ１２０
および処理中レジスタ１２４の、１つの論理セルを表わ
し、この論理セルは割込制御装置内で各割込要求ライン
ＩＲ0 −ＩＲ7 について同じものが設けられている。明
確にするために、回路の動作は単一の割込要求ラインに
ついてのものであるとして記述されているが、必要とさ
れる数の割込要求ラインを処理するために、当業者が必
要なだけの数の同じ回路素子を加えることもできること
は理解されるはずである。
内部回路の一部を示す概略図である。図示されている内
部回路の部分は、本質的には、割込要求レジスタ１２０
および処理中レジスタ１２４の、１つの論理セルを表わ
し、この論理セルは割込制御装置内で各割込要求ライン
ＩＲ0 −ＩＲ7 について同じものが設けられている。明
確にするために、回路の動作は単一の割込要求ラインに
ついてのものであるとして記述されているが、必要とさ
れる数の割込要求ラインを処理するために、当業者が必
要なだけの数の同じ回路素子を加えることもできること
は理解されるはずである。
【００３３】図２の回路は、エッジ感知ラッチ２００、
要求ラッチ２０２、マスクラッチ２０４および処理中ラ
ッチ２０６を含む。ＮＯＲゲート２０８−２１０、ＯＲ
ゲート２１１およびインバータ２１２も図示されてい
る。要求ラッチ２０２は割込要求レジスタ１２０内にあ
るラッチである。ラッチ２０２のＤ入力の論理ハイはＱ
出力での論理ローを生じ、これはＮＯＲゲート２１０の
ための入力条件の半分を満たす。第２の入力条件は、割
込がマスクラッチ２０４を介してマスク（不能化）され
ていなければ、満たされる。マスクラッチ２０４は割込
マスクレジスタ１２６の一部を形成するＤタイプラッチ
である。割込要求は、その後、優先順位決定器１２２に
伝えられ、競合の解消後、制御論理１１８へ伝送され
る。割込要求が制御論理１１８に伝えられると、そのＩ
ＮＴ出力が可能化され、それにより割込要求をプロセッ
サに通信する。割込要求が割込肯定応答信号（ＩＮＴ
Ａ）を介してプロセッサにより肯定応答されると、処理
中ビットがセットされ、それにより、処理中ラッチ２０
６がセットされる。この信号は、また、ＯＲゲート２１
１を可能化し、これはエッジ感知ラッチ２００をクリア
して、次の割込を受信するように回路を再初期設定す
る。処理中ラッチ２０６の出力はバス１３０のビットラ
インの１つと結合される。
要求ラッチ２０２、マスクラッチ２０４および処理中ラ
ッチ２０６を含む。ＮＯＲゲート２０８−２１０、ＯＲ
ゲート２１１およびインバータ２１２も図示されてい
る。要求ラッチ２０２は割込要求レジスタ１２０内にあ
るラッチである。ラッチ２０２のＤ入力の論理ハイはＱ
出力での論理ローを生じ、これはＮＯＲゲート２１０の
ための入力条件の半分を満たす。第２の入力条件は、割
込がマスクラッチ２０４を介してマスク（不能化）され
ていなければ、満たされる。マスクラッチ２０４は割込
マスクレジスタ１２６の一部を形成するＤタイプラッチ
である。割込要求は、その後、優先順位決定器１２２に
伝えられ、競合の解消後、制御論理１１８へ伝送され
る。割込要求が制御論理１１８に伝えられると、そのＩ
ＮＴ出力が可能化され、それにより割込要求をプロセッ
サに通信する。割込要求が割込肯定応答信号（ＩＮＴ
Ａ）を介してプロセッサにより肯定応答されると、処理
中ビットがセットされ、それにより、処理中ラッチ２０
６がセットされる。この信号は、また、ＯＲゲート２１
１を可能化し、これはエッジ感知ラッチ２００をクリア
して、次の割込を受信するように回路を再初期設定す
る。処理中ラッチ２０６の出力はバス１３０のビットラ
インの１つと結合される。
【００３４】一度上記の開示が十分に理解されれば、非
常に多くの変形および修正が当業者にとって明らかとな
る。たとえば、図１のバス１３０は内部レジスタ１２４
の各状態ビットを端子１３１に接続するが、内部処理レ
ジスタ１２４内の２つ以上の状態ビットを、割込制御装
置２０のピン数を減少させるために、割込制御装置２０
内で論理的にＯＲすることができる。さらには、割込制
御装置２０および電力管理ユニット１０は別個のユニッ
トとして示されているが、割込制御装置２０および電力
管理ユニット１０は共通の集積回路チップ上に組込むこ
ともでき、それによって、バス１３０に接続する外部ピ
ンを除去することができる。前掲の特許請求の範囲はそ
のようなすべてのバリエーションおよび変更を包含する
と解釈されることを、意図するものである。
常に多くの変形および修正が当業者にとって明らかとな
る。たとえば、図１のバス１３０は内部レジスタ１２４
の各状態ビットを端子１３１に接続するが、内部処理レ
ジスタ１２４内の２つ以上の状態ビットを、割込制御装
置２０のピン数を減少させるために、割込制御装置２０
内で論理的にＯＲすることができる。さらには、割込制
御装置２０および電力管理ユニット１０は別個のユニッ
トとして示されているが、割込制御装置２０および電力
管理ユニット１０は共通の集積回路チップ上に組込むこ
ともでき、それによって、バス１３０に接続する外部ピ
ンを除去することができる。前掲の特許請求の範囲はそ
のようなすべてのバリエーションおよび変更を包含する
と解釈されることを、意図するものである。
【図面の簡単な説明】
【図１】この発明に従った、電力管理ユニットに結合さ
れた割込制御装置を示すブロック図である。
れた割込制御装置を示すブロック図である。
【図２】割込制御装置の一部分を示す概略図である。
１０ 電力管理ユニット ２０ 割込制御装置 ３０ Ｉ／Ｏ装置 ４０ クロック／電力スイッチング回路 １１０ カスケードバッファ／コンパレータ １１２ 読出／書込論理 １１６ データバス／バッファ １１８ 制御論理 １２０ 割込要求レジスタ １２２ 優先順位決定器 １２４ 処理中レジスタ １２６ 割込マスクレジスタ １３０ バス １３１ 端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダグラス・ディー・ゲファート アメリカ合衆国、テキサス州、オースティ ン、ロメイン・レーン、8906 (72)発明者 ダン・エス・マジェット アメリカ合衆国、テキサス州、オースティ ン、ミフリン・ケネディ、7610
Claims (18)
- 【請求項１】 割込要求信号をアサートすることの可能
な周辺装置と、 前記割込要求信号を受信するための少なくとも１つの割
込要求ラインを含む割込制御装置とを含み、前記割込制
御装置は前記割込要求信号のアサートに応答してマイク
ロプロセッサ割込信号を発生することの可能な制御回路
を含み、前記割込制御装置はさらに、特定の割込要求が
現在マイクロプロセッサによって処理中であるかどうか
を表示するデータを記憶するための処理中レジスタを含
み、さらに、 前記処理中レジスタの出力ラインに結合された電力管理
ユニットを含み、前記電力管理ユニットは前記処理中レ
ジスタ内に記憶されたデータによってクロック信号を制
御する、コンピュータシステム。 - 【請求項２】 前記割込制御装置は、 複数の割込要求信号を受信するための複数の付加的な割
込要求ラインと、 前記複数の割込要求ラインに結合され、割込を要求して
いる任意の前記複数の割込ラインの識別情報を受信およ
び記憶するための割込要求レジスタとをさらに含む、請
求項１に記載のコンピュータシステム。 - 【請求項３】 前記割込要求レジスタは優先順位決定器
にさらに結合され、前記複数の割込信号を優先順位付け
する、請求項２に記載のコンピュータシステム。 - 【請求項４】 前記制御回路は前記マイクロプロセッサ
から肯定応答信号を受信することが可能であり、前記処
理中レジスタ内に記憶されたデータは前記肯定応答信号
によって制御される、請求項１に記載のコンピュータシ
ステム。 - 【請求項５】 前記電力管理ユニットは処理中レジスタ
内に記憶されたデータによって前記クロック信号の停止
を制御する、請求項１に記載のコンピュータシステム。 - 【請求項６】 前記マイクロプロセッサが割込要求を処
理していない場合のみ、前記電力管理ユニットは前記ク
ロック信号を停止する、請求項５に記載のコンピュータ
システム。 - 【請求項７】 前記クロック信号は前記マイクロプロセ
ッサをクロックするために供給される、請求項１に記載
のコンピュータシステム。 - 【請求項８】 前記クロック信号はコンピュータサブシ
ステムをクロックするために供給される、請求項１に記
載のコンピュータシステム。 - 【請求項９】 割込要求信号をアサートすることの可能
な周辺装置と、 前記割込要求信号を受信するための少なくとも１つの割
込要求ラインを含む割込制御装置とを含み、前記割込制
御装置は前記割込要求信号のアサートに応答してマイク
ロプロセッサ割込信号を発生することの可能な優先順位
制御回路を含み、前記割込制御装置はさらに、特定の割
込要求が現在マイクロプロセッサによって処理中である
かどうかを表示するデータを記憶するための処理中レジ
スタを含み、さらに、 前記処理中レジスタの出力ラインに結合された電力管理
ユニットを含み、前記電力管理ユニットは前記処理中レ
ジスタ内に記憶されたデータによってコンピュータサブ
システムへ供給される電力を制御する、コンピュータシ
ステム。 - 【請求項１０】 前記割込制御装置は、 複数の割込要求信号を受信するための複数の付加的な割
込要求ラインと、 前記複数の割込要求ラインに結合され、割込を要求して
いる任意の前記複数の割込ラインの識別情報を受信およ
び記憶するための割込要求レジスタとをさらに含む、請
求項９に記載のコンピュータシステム。 - 【請求項１１】 前記割込要求レジスタは優先順位決定
器にさらに結合され、前記複数の割込信号を優先順位付
けする、請求項１０に記載のコンピュータシステム。 - 【請求項１２】 前記制御回路は前記マイクロプロセッ
サから肯定応答信号を受信することが可能であり、前記
処理中レジスタ内に記憶されたデータは前記肯定応答信
号によって制御される、請求項９に記載のコンピュータ
システム。 - 【請求項１３】 前記電力管理ユニットは前記処理中レ
ジスタ内に記憶されたデータによって前記コンピュータ
サブシステムから電力を除去する、請求項９に記載のコ
ンピュータシステム。 - 【請求項１４】 前記マイクロプロセッサが割込要求を
処理していない場合のみ、前記電力管理ユニットは前記
コンピュータシステムから電力を除去する、請求項１３
に記載のコンピュータシステム。 - 【請求項１５】 集積回路チップ上に製造された割込制
御装置であって、 複数の周辺装置から複数の割込要求信号を受信するため
の割込要求レジスタと、 前記割込要求レジスタに結合され、最高優先順位の割込
要求信号の処理を指示するための優先順位決定器回路
と、 前記最高優先順位の割込要求信号に応答してマイクロプ
ロセッサ割込信号を発生し、マイクロプロセッサからの
肯定応答信号を受信するための制御回路と、 前記制御回路に結合され、前記割込要求信号のいずれか
がマイクロプロセッサによって現在処理中かどうかを示
すデータを記憶するための処理中レジスタと、 前記処理中レジスタの出力ラインに結合された出力端子
とを含み、前記出力端子は前記集積回路の外部にある装
置に接続可能である、割込制御装置。 - 【請求項１６】 前記出力端子は前記割込要求信号のい
ずれかがマイクロプロセッサによって現在処理中かどう
かを示す信号を供給する、請求項１５に記載の割込制御
装置。 - 【請求項１７】 第２の出力端子が前記処理中レジスタ
の第２の出力ラインに結合され、前記第２の出力端子は
前記集積回路の外部にある装置に接続可能である、請求
項１５に記載の割込制御装置。 - 【請求項１８】 前記処理中レジスタは少なくとも１つ
のラッチを含み、前記割込要求信号の１つがマイクロプ
ロセッサによって処理中の場合には、前記ラッチがセッ
トされ、前記割込要求信号の１つが前記マイクロプロセ
ッサによって処理中でない場合は、前記ラッチはクリア
される、請求項１５に記載の割込制御装置。
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