JPH0714043B2 - 電荷結合半導体素子とその駆動方法 - Google Patents
電荷結合半導体素子とその駆動方法Info
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- JPH0714043B2 JPH0714043B2 JP59164439A JP16443984A JPH0714043B2 JP H0714043 B2 JPH0714043 B2 JP H0714043B2 JP 59164439 A JP59164439 A JP 59164439A JP 16443984 A JP16443984 A JP 16443984A JP H0714043 B2 JPH0714043 B2 JP H0714043B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
- H01L27/14831—Area CCD imagers
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は電荷結合素子とその駆動方法に関する。特に、
高密度化を可能とする電荷結合素子とその駆動方法に関
する。
高密度化を可能とする電荷結合素子とその駆動方法に関
する。
（従来技術） 電荷結合素子（以下、CCDという。）は、従来からの高
度の集積回路技術を基盤とし、その発展とともに急速な
開発が進められ、近年固体撮像，アナログ遅延線，メモ
リ等の各種の応用がなされるようになった。特にCCDを
用いた固体撮像素子は、低消費電力，小型，軽量など多
くの特徴を有し近年その開発が盛んである。一般にCCD
固体撮像素子はフレームトランスファ型とインタライン
型とに分類されるが、いずれも現在、多画素，高密度化
される傾向にある。これらのCCD固体撮像素子は複数の
垂直シフトレジスタと水平シフトレジスタとを有する
が、多画素，高密度化にともない水平シフトレジスタの
素子ピッチが縮小化される。このため水平方向の密度
は、通常水平シフトレジスタの最小の素子ピッチで制限
される。
度の集積回路技術を基盤とし、その発展とともに急速な
開発が進められ、近年固体撮像，アナログ遅延線，メモ
リ等の各種の応用がなされるようになった。特にCCDを
用いた固体撮像素子は、低消費電力，小型，軽量など多
くの特徴を有し近年その開発が盛んである。一般にCCD
固体撮像素子はフレームトランスファ型とインタライン
型とに分類されるが、いずれも現在、多画素，高密度化
される傾向にある。これらのCCD固体撮像素子は複数の
垂直シフトレジスタと水平シフトレジスタとを有する
が、多画素，高密度化にともない水平シフトレジスタの
素子ピッチが縮小化される。このため水平方向の密度
は、通常水平シフトレジスタの最小の素子ピッチで制限
される。
第４図は従来の固体撮像素子の垂直シフトレジスタと、
水平シフトレジスタとの接続部の模式的平面図を示して
いる。同図において、１は水平シフトレジスタの電荷転
送チャネル、２〜４は垂直シフトレジスタの電荷転送チ
ャネル、７〜16は水平シフトレジスタを構成する転送電
極、５は垂直シフトレジスタを構成する最終転送電極、
６は垂直シフトレジスタの最終転送電極５および水平シ
フトレジスタ１の転送電極７〜11に隣接するトランスフ
ァゲート電極である。また本素子では水平シフトレジス
タの駆動として２相駆動を仮定しており、水平シフトレ
ジスタの転送電極７〜11は蓄積電極、12〜16はバリヤ電
極として作用する。17〜22は蓄積電極７〜11の間隙部に
電位バリヤを発生させるための領域である。
水平シフトレジスタとの接続部の模式的平面図を示して
いる。同図において、１は水平シフトレジスタの電荷転
送チャネル、２〜４は垂直シフトレジスタの電荷転送チ
ャネル、７〜16は水平シフトレジスタを構成する転送電
極、５は垂直シフトレジスタを構成する最終転送電極、
６は垂直シフトレジスタの最終転送電極５および水平シ
フトレジスタ１の転送電極７〜11に隣接するトランスフ
ァゲート電極である。また本素子では水平シフトレジス
タの駆動として２相駆動を仮定しており、水平シフトレ
ジスタの転送電極７〜11は蓄積電極、12〜16はバリヤ電
極として作用する。17〜22は蓄積電極７〜11の間隙部に
電位バリヤを発生させるための領域である。
（従来技術の問題点） 第４図において、水平シフトレジスタの一素子のピッチ
は、水平シフトレジスタの４つの転送電極、例えば7,1
2,8,13の水平方向の電極長によって決定され、したがっ
て垂直シフトレジスタ２〜４の水平方向のピッチも水平
シフトレジスタの一素子のピッチによって決定されてい
る。すなわち、垂直シフトレジスタの密度は水平シフト
レジスタの電極の最小加工寸法によって決定されてしま
う。
は、水平シフトレジスタの４つの転送電極、例えば7,1
2,8,13の水平方向の電極長によって決定され、したがっ
て垂直シフトレジスタ２〜４の水平方向のピッチも水平
シフトレジスタの一素子のピッチによって決定されてい
る。すなわち、垂直シフトレジスタの密度は水平シフト
レジスタの電極の最小加工寸法によって決定されてしま
う。
このため、素子の多画素，高密度化をはかるためには、
水平シフトレジスタの電極寸法を極めて細くしなければ
ならず、実際上困難が多いという問題点がある。
水平シフトレジスタの電極寸法を極めて細くしなければ
ならず、実際上困難が多いという問題点がある。
（発明の目的） 本発明の目的は、このような従来の問題点を解消するこ
とにより、素子の多画素，高密度化が可能な、電荷結合
半導体素子とその駆動方法を提供することにある。
とにより、素子の多画素，高密度化が可能な、電荷結合
半導体素子とその駆動方法を提供することにある。
（発明の構成） 本第１の発明の電荷結合半導体素子は、電荷結合素子に
よる複数の垂直シフトレジスタと該垂直シフトレジスタ
に隣接し該垂直シフトレジスタとは直角方向に配置され
る任意の数の水平レジスタとを有し、該各水平レジスタ
は第１の相のパルスが印加されるバリヤ電極と蓄積電極
の対および第２の相のパルスが印加されるバリヤ電極と
蓄積極の対を交互に複数対配置されてなる電荷結合半導
体素子において、前記水平レジスタは第１および第２の
水平レジスタから成り、前記各垂直シフトレジスタの電
荷転送チャネルは前記第１の水平シフトレジスタの各バ
リヤ電極下のバリヤ部と結合して配置され、前記第１お
よび第２の水平シフトレジスタ間にはトランスファゲー
ト電極が設けられ、前記第１の水平シフトレジスタの一
蓄積電極下の蓄積部と前記第２の水平シフトレジスタの
一バリヤ電極下のバリヤ部または一蓄積電極下の蓄積部
の両方あるいはいずれか一方の少なくとも一部領域と
は、前記トランスファゲート電極下に形成される電荷転
送チャネルによって結合されてなるというものである。
よる複数の垂直シフトレジスタと該垂直シフトレジスタ
に隣接し該垂直シフトレジスタとは直角方向に配置され
る任意の数の水平レジスタとを有し、該各水平レジスタ
は第１の相のパルスが印加されるバリヤ電極と蓄積電極
の対および第２の相のパルスが印加されるバリヤ電極と
蓄積極の対を交互に複数対配置されてなる電荷結合半導
体素子において、前記水平レジスタは第１および第２の
水平レジスタから成り、前記各垂直シフトレジスタの電
荷転送チャネルは前記第１の水平シフトレジスタの各バ
リヤ電極下のバリヤ部と結合して配置され、前記第１お
よび第２の水平シフトレジスタ間にはトランスファゲー
ト電極が設けられ、前記第１の水平シフトレジスタの一
蓄積電極下の蓄積部と前記第２の水平シフトレジスタの
一バリヤ電極下のバリヤ部または一蓄積電極下の蓄積部
の両方あるいはいずれか一方の少なくとも一部領域と
は、前記トランスファゲート電極下に形成される電荷転
送チャネルによって結合されてなるというものである。
また、本第２の発明の電荷結合半導体素子の駆動方法
は、電荷結合素子による複数の垂直シフトレジスタと該
垂直シフトレジスタに隣接し該垂直シフトレジスタとは
直角方向に配置される任意の数の水平レジスタとを有
し、該各水平レジスタは第１の相のパルスが印加される
バリヤ電極と蓄積電極の対および第２の相のパルスが印
加されるバリヤ電極と蓄積極の対を交互に複数対配置さ
れてなる電荷結合半導体素子の、前記水平レジスタは第
１および第２の水平レジスタから成り、前記各垂直シフ
トレジスタの電荷転送チャネルは前記第１の水平シフト
レジスタの各バリヤ電極下のバリヤ部と結合して配置さ
れ、前記第１および第２の水平シフトレジスタ間にはト
ランスファゲート電極が設けられ、前記第１の水平シフ
トレジスタの一蓄積電極下の蓄積部と前記第２の水平シ
フトレジスタの一バリヤ電極下のバリヤ部または一蓄積
電極下の蓄積部の両方あるいはいずれか一方の少なくと
も一部領域とは、前記トランスファゲート電極下に形成
される電荷転送チャネルによって結合されてなる電荷結
合半導体素子の駆動方法であって、前記第２の相のパル
スをオフ状態とし、前記第１の相のパルスをオン状態と
することにより、前記第１の水平シフトレジスタの第１
の相のパルスが印加されるバリヤ電極下のバリヤ部と結
合した前記垂直シフトレジスタの電荷転送チャネルから
第１の信号電荷群を前記第１の相のパルスが印加される
バリヤ電極下のバリヤ部を経由して前記第１の相のパル
ス転が印加される蓄積電極下の蓄積部へと導き、しかる
後前記第１の相のパルスをオフ状態とし、前記トランス
ファゲート電極に印加されるパルスをオン状態とするこ
とにより、前記第１の信号電荷群を前記第１の相のパル
スが印加される蓄積電極下の蓄積部から前記トランスフ
ァゲート電極下の電荷転送チャネルへと導き、しかる後
前記第２の相のパルスをオン状態とし、前記トランスフ
ァゲート電極に印加されるパルスをオフ状態とすること
により、前記第１の信号電荷群を前記トランスファゲー
ト電極下の電荷転送チャネルから前記第２の水平シフト
レジスタの第２の相のパルスが印加される蓄積電極下の
蓄積部へと導き、かつ前記第１の水平シフトレジスタの
第２の相のパルスが印加されるバリヤ電極下の転送電極
のバリヤ部と結合した前記垂直シフトレジスタの電荷転
送チャネルから第２の信号電荷群を前記第１の水平シフ
トレジスタの第２の相のパルスが印加されるバリヤ電極
下のバリヤ部を経由して前記第２の相のパルスが印加さ
れる蓄積電極下の蓄積部へと導くというものである。
は、電荷結合素子による複数の垂直シフトレジスタと該
垂直シフトレジスタに隣接し該垂直シフトレジスタとは
直角方向に配置される任意の数の水平レジスタとを有
し、該各水平レジスタは第１の相のパルスが印加される
バリヤ電極と蓄積電極の対および第２の相のパルスが印
加されるバリヤ電極と蓄積極の対を交互に複数対配置さ
れてなる電荷結合半導体素子の、前記水平レジスタは第
１および第２の水平レジスタから成り、前記各垂直シフ
トレジスタの電荷転送チャネルは前記第１の水平シフト
レジスタの各バリヤ電極下のバリヤ部と結合して配置さ
れ、前記第１および第２の水平シフトレジスタ間にはト
ランスファゲート電極が設けられ、前記第１の水平シフ
トレジスタの一蓄積電極下の蓄積部と前記第２の水平シ
フトレジスタの一バリヤ電極下のバリヤ部または一蓄積
電極下の蓄積部の両方あるいはいずれか一方の少なくと
も一部領域とは、前記トランスファゲート電極下に形成
される電荷転送チャネルによって結合されてなる電荷結
合半導体素子の駆動方法であって、前記第２の相のパル
スをオフ状態とし、前記第１の相のパルスをオン状態と
することにより、前記第１の水平シフトレジスタの第１
の相のパルスが印加されるバリヤ電極下のバリヤ部と結
合した前記垂直シフトレジスタの電荷転送チャネルから
第１の信号電荷群を前記第１の相のパルスが印加される
バリヤ電極下のバリヤ部を経由して前記第１の相のパル
ス転が印加される蓄積電極下の蓄積部へと導き、しかる
後前記第１の相のパルスをオフ状態とし、前記トランス
ファゲート電極に印加されるパルスをオン状態とするこ
とにより、前記第１の信号電荷群を前記第１の相のパル
スが印加される蓄積電極下の蓄積部から前記トランスフ
ァゲート電極下の電荷転送チャネルへと導き、しかる後
前記第２の相のパルスをオン状態とし、前記トランスフ
ァゲート電極に印加されるパルスをオフ状態とすること
により、前記第１の信号電荷群を前記トランスファゲー
ト電極下の電荷転送チャネルから前記第２の水平シフト
レジスタの第２の相のパルスが印加される蓄積電極下の
蓄積部へと導き、かつ前記第１の水平シフトレジスタの
第２の相のパルスが印加されるバリヤ電極下の転送電極
のバリヤ部と結合した前記垂直シフトレジスタの電荷転
送チャネルから第２の信号電荷群を前記第１の水平シフ
トレジスタの第２の相のパルスが印加されるバリヤ電極
下のバリヤ部を経由して前記第２の相のパルスが印加さ
れる蓄積電極下の蓄積部へと導くというものである。
（構成の詳細な説明） 本第１の発明の電荷結合半導体素子は、従来一つであっ
た水平シフトレジスタを第１および第２の水平シフトレ
ジスタの二つ設け、かつ、第１と第２の水平シフトレジ
スタ間に、前記第１の水平シフトレジスタの蓄積部と前
記第２の水平シフトレジスタのバリヤ部および蓄積部の
両方あるいはいずれか一方の少くとも一部領域とが結合
される電荷転送チャネルを形成するためのトランスファ
ゲート電極とを設けたことに特徴がある。
た水平シフトレジスタを第１および第２の水平シフトレ
ジスタの二つ設け、かつ、第１と第２の水平シフトレジ
スタ間に、前記第１の水平シフトレジスタの蓄積部と前
記第２の水平シフトレジスタのバリヤ部および蓄積部の
両方あるいはいずれか一方の少くとも一部領域とが結合
される電荷転送チャネルを形成するためのトランスファ
ゲート電極とを設けたことに特徴がある。
そして、本第２の発明のその駆動方法により以下の動作
を行わしめることにより本発明の目的を達成するもので
ある。
を行わしめることにより本発明の目的を達成するもので
ある。
すなわち、垂直シフトレジスタに上方から下方へ転送さ
れてきた信号電荷を、初めに前記第１の相のパルスに対
応して１列置きに前記第１の水平シフトレジスタへ転送
し、つぎにこの転送された信号電荷をトランスファゲー
ト電極により前記第２の水平シフトレジスタに転送する
と同時に、そのあとに前記第２の相のパルスに対応して
前記垂直シフトレジスタの残りの信号電荷を転送させる
ようにしたものである。
れてきた信号電荷を、初めに前記第１の相のパルスに対
応して１列置きに前記第１の水平シフトレジスタへ転送
し、つぎにこの転送された信号電荷をトランスファゲー
ト電極により前記第２の水平シフトレジスタに転送する
と同時に、そのあとに前記第２の相のパルスに対応して
前記垂直シフトレジスタの残りの信号電荷を転送させる
ようにしたものである。
かくして、本発明によれば、第１および第２の相の転送
電極を、第４図に示す如く従来は垂直シフトレジスタ１
本毎に設けていたものが、垂直シフトレジスタ２本毎に
設ければ良くなるので、水平シフトレジスタの転送電極
を小さくすることなく素子の多画素，高密度化が可能と
なる。
電極を、第４図に示す如く従来は垂直シフトレジスタ１
本毎に設けていたものが、垂直シフトレジスタ２本毎に
設ければ良くなるので、水平シフトレジスタの転送電極
を小さくすることなく素子の多画素，高密度化が可能と
なる。
（実施例） 以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本第１の発明による一実施例の要部を示す模式
的平面図で、垂直シフトレジスタと、水平シフトレジス
タとの接続部の平面図を示している。第１図において、
31,32は第１および第２の水平シフトレジスタとしての
電荷転送チャネル、33〜36は垂直シフトレジスタとして
の電荷転送チャネル、37〜45は水平シフトレジスタの転
送電極、48は垂直シフトレジスタの一転送電極である。
本実施例では２チャネルの水平シフトレジスタの駆動と
して２相駆動を仮定しており、水平シフトレジスタの転
送電極37〜41は蓄積電極、42〜45はバリヤ電極として作
用する。52〜59は蓄積電極37〜41の間隙部に電位バリヤ
を発生させるための領域である。60〜67は、水平シフト
レジスタ31,32の蓄積電極37〜40下に形成される蓄積部
である。
的平面図で、垂直シフトレジスタと、水平シフトレジス
タとの接続部の平面図を示している。第１図において、
31,32は第１および第２の水平シフトレジスタとしての
電荷転送チャネル、33〜36は垂直シフトレジスタとして
の電荷転送チャネル、37〜45は水平シフトレジスタの転
送電極、48は垂直シフトレジスタの一転送電極である。
本実施例では２チャネルの水平シフトレジスタの駆動と
して２相駆動を仮定しており、水平シフトレジスタの転
送電極37〜41は蓄積電極、42〜45はバリヤ電極として作
用する。52〜59は蓄積電極37〜41の間隙部に電位バリヤ
を発生させるための領域である。60〜67は、水平シフト
レジスタ31,32の蓄積電極37〜40下に形成される蓄積部
である。
本実施例では、前記転送電極のうち、38,43,40,45は第
１の相φ1の信号線に接続され、37,42,39,44は第２の相
φ2の信号線に接続されている。68,69は垂直シフトレジ
スタの一転送電極48および水平シフトレジスタ31のバリ
ヤ部52〜55に隣接する一対の電極で、垂直シフトレジス
タの最終電極を構成し、本実施例では68がバリヤ電極、
69が蓄積電極として作用する。70〜73は前記一転送電極
の蓄積部、74〜77および78〜81は、ぞれぞれ前記最終電
極68,69のバリヤ部および蓄積部である。82,83は前記第
１のシフトレジスタ31の第１の相φ1の蓄積部61,63と前
記第２のシフトレジスタ32の第２の相φ2のバリヤ部56,
58および蓄積部64,66の両方あるいはいずれか一方の少
なくとも一部領域とを結合し、前記トランスファゲート
電極49下に形成される電荷転送チャネルである。この電
荷転送チャネルは前記第２の水平シフトレジスタ32の第
１の相φ1の蓄積部あるいはバリヤ部の少なくとも一部
領域と結合していてもよい。さらにまた、この電荷転送
チャネルの内部電位は、前記第１の水平シフトレジスタ
側から前記第２の水平シフトレジスタ側へ向かって信号
電荷を加速しかつ逆流しないように設定されていること
が望ましい。斜線部で示した84〜90は垂直シフトレジス
タの電荷転送チャネル33〜36,水平シフトレジスタ31,32
等の活性領域を規定するチャネルストッパ領域である。
１の相φ1の信号線に接続され、37,42,39,44は第２の相
φ2の信号線に接続されている。68,69は垂直シフトレジ
スタの一転送電極48および水平シフトレジスタ31のバリ
ヤ部52〜55に隣接する一対の電極で、垂直シフトレジス
タの最終電極を構成し、本実施例では68がバリヤ電極、
69が蓄積電極として作用する。70〜73は前記一転送電極
の蓄積部、74〜77および78〜81は、ぞれぞれ前記最終電
極68,69のバリヤ部および蓄積部である。82,83は前記第
１のシフトレジスタ31の第１の相φ1の蓄積部61,63と前
記第２のシフトレジスタ32の第２の相φ2のバリヤ部56,
58および蓄積部64,66の両方あるいはいずれか一方の少
なくとも一部領域とを結合し、前記トランスファゲート
電極49下に形成される電荷転送チャネルである。この電
荷転送チャネルは前記第２の水平シフトレジスタ32の第
１の相φ1の蓄積部あるいはバリヤ部の少なくとも一部
領域と結合していてもよい。さらにまた、この電荷転送
チャネルの内部電位は、前記第１の水平シフトレジスタ
側から前記第２の水平シフトレジスタ側へ向かって信号
電荷を加速しかつ逆流しないように設定されていること
が望ましい。斜線部で示した84〜90は垂直シフトレジス
タの電荷転送チャネル33〜36,水平シフトレジスタ31,32
等の活性領域を規定するチャネルストッパ領域である。
第２図は、本第２の発明の電荷結合半導体素子の駆動方
法の一実施例を説明するためのタイムチャートである。
法の一実施例を説明するためのタイムチャートである。
第２図において、φV2は垂直シフトレジスタの一転送電
極48に印加されるパルス、φVLは最終電極68,69に印加
されるパルス、φ1，φ2は水平シフトレジスタ31,32の
転送電極38,43,40,45および37,42,39,44,41に印加され
る第１および第２の相のパルス、φTGはトランスファゲ
ート電極49に印加されるパルスである。
極48に印加されるパルス、φVLは最終電極68,69に印加
されるパルス、φ1，φ2は水平シフトレジスタ31,32の
転送電極38,43,40,45および37,42,39,44,41に印加され
る第１および第２の相のパルス、φTGはトランスファゲ
ート電極49に印加されるパルスである。
つぎに、第１図および第２図を用いて本実施例について
説明する。時刻ｔ1においては、パルスφV2がオン状態
であり、垂直シフトレジスタ33〜36中を上方から下方に
転送されてきた信号電荷は、転送電極48直下の蓄積部70
〜73に蓄積されている。つぎに、時刻ｔ2において、パ
ルスφV2がオフ状態へ、パルスφVLがオン状態へと遷移
すると、前記信号電荷は、蓄積部70〜73から最終電極6
8,69のバリヤ部74〜77を経由して、蓄積部78〜81へと転
送される。時刻ｔ3においては、パルスφVLがオン状
態、パルスφ1，φ2がオフ状態であるため、前記信号電
荷は蓄積部78〜81に留まっている。つぎに時刻ｔ4にお
いて、パルスφVLがオフ状態へ、パルスφ1がオン状態
へ遷移すると、第１の水平レジスタ31の第１の相φ1の
転送電極38,43,40,45下の蓄積部61,63およびバリヤ部5
3,55の電位が深くなり、前記信号電荷のうち、最終電極
69下の蓄積部79,81内の第１の信号電荷Ｑ1が前記バリヤ
部53,55を経由して蓄積部61,63へと移動する。このとき
第２の相φ2の転送電極37,42,39,44はオフ状態にあるた
め、たとえパルスφVLがオフ状態となっても第２の相φ
2のバリヤ部52,54が電位障壁となり、最終電極69の蓄積
部78,80内の第２の信号電荷Ｑ2は移動せず蓄積部78,80
にそのまま留まる。すなわち、この時点において、水平
シフトレジスタ31,32の第１の相φ1の転送電極38,43,4
0,45に対応する垂直シフトレジスタ34,36の信号電荷の
みが最終電極69の蓄積部79,81から、第１の水平シフト
レジスタ31へと転送されたことになる。
説明する。時刻ｔ1においては、パルスφV2がオン状態
であり、垂直シフトレジスタ33〜36中を上方から下方に
転送されてきた信号電荷は、転送電極48直下の蓄積部70
〜73に蓄積されている。つぎに、時刻ｔ2において、パ
ルスφV2がオフ状態へ、パルスφVLがオン状態へと遷移
すると、前記信号電荷は、蓄積部70〜73から最終電極6
8,69のバリヤ部74〜77を経由して、蓄積部78〜81へと転
送される。時刻ｔ3においては、パルスφVLがオン状
態、パルスφ1，φ2がオフ状態であるため、前記信号電
荷は蓄積部78〜81に留まっている。つぎに時刻ｔ4にお
いて、パルスφVLがオフ状態へ、パルスφ1がオン状態
へ遷移すると、第１の水平レジスタ31の第１の相φ1の
転送電極38,43,40,45下の蓄積部61,63およびバリヤ部5
3,55の電位が深くなり、前記信号電荷のうち、最終電極
69下の蓄積部79,81内の第１の信号電荷Ｑ1が前記バリヤ
部53,55を経由して蓄積部61,63へと移動する。このとき
第２の相φ2の転送電極37,42,39,44はオフ状態にあるた
め、たとえパルスφVLがオフ状態となっても第２の相φ
2のバリヤ部52,54が電位障壁となり、最終電極69の蓄積
部78,80内の第２の信号電荷Ｑ2は移動せず蓄積部78,80
にそのまま留まる。すなわち、この時点において、水平
シフトレジスタ31,32の第１の相φ1の転送電極38,43,4
0,45に対応する垂直シフトレジスタ34,36の信号電荷の
みが最終電極69の蓄積部79,81から、第１の水平シフト
レジスタ31へと転送されたことになる。
時刻ｔ5では、パルスφ1がオン状態のため第１の信号電
荷Ｑ1は第１の相φ1の転送電極38,40下の蓄積部61,63に
留まっている。つぎに、時刻ｔ6でパルスφ1がオフ状
態、パルスφTGがオン状態へと遷移すると、トランスフ
ァゲート電極49直下に形成される電荷転送チャネル82,8
3内部の電位が深くなると同時に、蓄積部61,63内部の電
位が浅くなるため、第１の信号電荷Ｑ1は蓄積部61,63か
ら電荷転送チャネル82,83へと転送される。時刻ｔ7で
は、パルスφTGがオン状態でパルスφ1，φ2はオフ状態
のため、第１の信号電荷Ｑ1は電荷転送チャネル82,83内
に留まる。つぎに時刻ｔ8において、パルスφTGがオフ
状態、パルスφ2がオン状態に遷移すると、水平シフト
レジスタ31,32の第２の相φ2の転送電極37,42,39,44直
下のバリヤ部52,54,56,58および蓄積部60,62,64,66の電
位が深くなり、電荷転送チャネル82,83の電位は浅くな
るため、第１の信号電荷Ｑ1は第２の水平シフトレジス
タ32の第２の相φ2の蓄積部64,66へと移動し、これと同
時に第２の相φ2の転送電極42,44に対応する垂直シフト
レジスタ33,35の最終電極69直下の蓄積部78,80内にあっ
た第２の信号電荷Ｑ2はバリヤ部52,54を経由して蓄積部
60,62へと転送される。時刻ｔ9ではパルスφ２のみがオ
ン状態にあり、第１および第２の信号電荷φ1，φ2は、
それぞれ第２および第１の水平シフトレジスタ32,31の
第２の相φ2の転送電極37,39直下の蓄積部64,66,60,62
に留まり蓄積されている。すなわち、この時点で前記垂
直シフトレジスタ33〜36内部の信号電荷は、１列おき
に、第１および第２の水平レジスタ31,32へ振り分けら
れたことになる。
荷Ｑ1は第１の相φ1の転送電極38,40下の蓄積部61,63に
留まっている。つぎに、時刻ｔ6でパルスφ1がオフ状
態、パルスφTGがオン状態へと遷移すると、トランスフ
ァゲート電極49直下に形成される電荷転送チャネル82,8
3内部の電位が深くなると同時に、蓄積部61,63内部の電
位が浅くなるため、第１の信号電荷Ｑ1は蓄積部61,63か
ら電荷転送チャネル82,83へと転送される。時刻ｔ7で
は、パルスφTGがオン状態でパルスφ1，φ2はオフ状態
のため、第１の信号電荷Ｑ1は電荷転送チャネル82,83内
に留まる。つぎに時刻ｔ8において、パルスφTGがオフ
状態、パルスφ2がオン状態に遷移すると、水平シフト
レジスタ31,32の第２の相φ2の転送電極37,42,39,44直
下のバリヤ部52,54,56,58および蓄積部60,62,64,66の電
位が深くなり、電荷転送チャネル82,83の電位は浅くな
るため、第１の信号電荷Ｑ1は第２の水平シフトレジス
タ32の第２の相φ2の蓄積部64,66へと移動し、これと同
時に第２の相φ2の転送電極42,44に対応する垂直シフト
レジスタ33,35の最終電極69直下の蓄積部78,80内にあっ
た第２の信号電荷Ｑ2はバリヤ部52,54を経由して蓄積部
60,62へと転送される。時刻ｔ9ではパルスφ２のみがオ
ン状態にあり、第１および第２の信号電荷φ1，φ2は、
それぞれ第２および第１の水平シフトレジスタ32,31の
第２の相φ2の転送電極37,39直下の蓄積部64,66,60,62
に留まり蓄積されている。すなわち、この時点で前記垂
直シフトレジスタ33〜36内部の信号電荷は、１列おき
に、第１および第２の水平レジスタ31,32へ振り分けら
れたことになる。
このように振り分けられた信号電荷は、以後、通常の電
荷転送動作により水平シフトレジスタ31,32内を左方へ
と転送され出力される。
荷転送動作により水平シフトレジスタ31,32内を左方へ
と転送され出力される。
以上述べたような本実施例の構成では、垂直シフトレジ
スタ２列に対し、水平レジスタの第１および第２の相の
転送電極が各々１つずつ対応して配置されるため、第４
図に示す従来の素子と異なり、水平レジスタの転送電極
寸法を小さくすることなく、素子の多画素，高密度化が
はかれる。
スタ２列に対し、水平レジスタの第１および第２の相の
転送電極が各々１つずつ対応して配置されるため、第４
図に示す従来の素子と異なり、水平レジスタの転送電極
寸法を小さくすることなく、素子の多画素，高密度化が
はかれる。
第３図は、本第２の発明の第２の実施例を説明するため
のタイムチャートである。本実施例では、最終電極68,6
9およびトランスファゲート電極49に印加するパルスφ
VL，φTGを共通にしたことに特徴がある。本実施例によ
る駆動方法によっても第１図に示す実施例の素子の動作
に変わりはない。
のタイムチャートである。本実施例では、最終電極68,6
9およびトランスファゲート電極49に印加するパルスφ
VL，φTGを共通にしたことに特徴がある。本実施例によ
る駆動方法によっても第１図に示す実施例の素子の動作
に変わりはない。
（発明の効果） 以上、詳細述べたように、本発明によれば、上記の構成
により、水平方向に高密度の電荷結合半導体素子および
その駆動方法が実現できる。
により、水平方向に高密度の電荷結合半導体素子および
その駆動方法が実現できる。
第１図は本第１の発明の一実施例の要部を示す模式的平
面図、第２図および第３図は本第２の発明の第１および
第２の実施例を説明するためのタイムチャート、第４図
は従来の電荷結合半導体素子の要部を示す模式的平面図
である。 1,31,32……水平シフトレジスタの電荷転送チャネル、
２〜4,33〜36……垂直シフトレジスタの電荷転送チャネ
ル、48……垂直シフトレジスタの一転送電極、6,68,69
……垂直レジスタの最終転送電極、７〜16,37〜45……
水平シフトレジスタの転送電極、23〜27,60〜67……水
平シフトレジスタの蓄積部、70〜73,78〜81……垂直シ
フトレジスタの蓄積部、74〜77……垂直シフトレジスタ
のバリヤ部、6,49……トランスファゲート電極、82〜83
……トランスファゲート電極下に形成される電荷転送チ
ャネル、84〜90……チャネルストッパ領域、φ1，φ2，
φTG，φV2，φVL……パルス。
面図、第２図および第３図は本第２の発明の第１および
第２の実施例を説明するためのタイムチャート、第４図
は従来の電荷結合半導体素子の要部を示す模式的平面図
である。 1,31,32……水平シフトレジスタの電荷転送チャネル、
２〜4,33〜36……垂直シフトレジスタの電荷転送チャネ
ル、48……垂直シフトレジスタの一転送電極、6,68,69
……垂直レジスタの最終転送電極、７〜16,37〜45……
水平シフトレジスタの転送電極、23〜27,60〜67……水
平シフトレジスタの蓄積部、70〜73,78〜81……垂直シ
フトレジスタの蓄積部、74〜77……垂直シフトレジスタ
のバリヤ部、6,49……トランスファゲート電極、82〜83
……トランスファゲート電極下に形成される電荷転送チ
ャネル、84〜90……チャネルストッパ領域、φ1，φ2，
φTG，φV2，φVL……パルス。
Claims (2)
- 【請求項１】電荷結合素子による複数の垂直シフトレジ
スタと該垂直シフトレジスタに隣接し該垂直シフトレジ
スタとは直角方向に配置される任意の数の水平レジスタ
とを有し、該各水平レジスタは第１の相のパルスが印加
されるバリヤ電極と蓄積電極の対および第２の相のパル
スが印加されるバリヤ電極と蓄積電極の対を交互に複数
対配置されてなる電荷結合半導体素子において、前記水
平レジスタは第１および第２の水平レジスタから成り、
前記各垂直シフトレジスタの電荷転送チャネルは前記第
１の水平シフトレジスタの各バリヤ電極下のバリヤ部と
結合して配置され、前記第１および第２の水平シフトレ
ジスタ間にはトランスファゲート電極が設けられ、前記
第１の水平シフトレジスタの一蓄積電極下の蓄積部と前
記第２の水平シフトレジスタの一バリヤ電極下のバリヤ
部または一蓄積電極下の蓄積部の両方あるいはいずれか
一方の少なくとも一部領域とは、前記トランスファゲー
ト電極下に形成される電荷転送チャネルによって結合さ
れてなることを特徴とする電荷結合半導体素子。 - 【請求項２】電荷結合素子による複数の垂直シフトレジ
スタと該垂直シフトレジスタに隣接し該垂直シフトレジ
スタとは直角方向に配置される任意の数の水平レジスタ
とを有し、該各水平レジスタは第１の相のパルスが印加
されるバリヤ電極と蓄積電極の対および第２の相のパル
スが印加されるバリヤ電極と蓄積電極の対を交互に複数
対配置されてなる電荷結合半導体素子の、前記水平レジ
スタは第１および第２の水平レジスタから成り、前記各
垂直シフトレジスタの電荷転送チャネルは前記第１の水
平シフトレジスタの各バリヤ電極下のバリヤ部と結合し
て配置され、前記第１および第２の水平シフトレジスタ
間にはトランスファゲート電極が設けられ、前記第１の
水平シフトレジスタの一蓄積電極下の蓄積部と前記第２
の水平シフトレジスタの一バリヤ電極下のバリヤ部また
は一蓄積電極下の蓄積部の両方あるいはいずれか一方の
少なくとも一部領域とは、前記トランスファゲート電極
下に形成される電荷転送チャネルによって結合されてな
る電荷結合半導体素子の駆動方法であって、前記第２の
相のパルスをオフ状態とし、前記第１の相のパルスをオ
ン状態とすることにより、前記第１の水平シフトレジス
タの第１の相のパルスが印加されるバリヤ電極下のバリ
ヤ部と結合した前記垂直シフトレジスタの電荷転送チャ
ネルから第１の信号電荷群を前記第１の相のパルスが印
加されるバリヤ電極下のバリヤ部を経由して前記第１の
相のパルスが印加される蓄積電極下の蓄積部へと導き、
しかる後前記第１の相のパルスをオフ状態とし、前記ト
ランスファゲート電極に印加されるパルスをオン状態と
することにより、前記第１の信号電荷群を前記第１の相
のパルスが印加される蓄積電極下の蓄積部から前記トラ
ンスファゲート電極下の電荷転送チャネルへと導き、し
かる後前記第２の相のパルスをオン状態とし、前記トラ
ンスファゲート電極に印加されるパルスをオフ状態とす
ることにより、前記第１の信号電荷群を前記トランスフ
ァゲート電極下の電荷転送チャネルから前記第２の水平
シフトレジスタの第２の相のパルスが印加される蓄積電
極下の蓄積部へと導き、かつ前記第１の水平シフトレジ
スタの第２の相のパルスが印加されるバリヤ電極下の転
送電極のバリヤ部と結合した前記垂直シフトレジスタの
電荷転送チャネルから第２の信号電荷群を前記第１の水
平シフトレジスタの第２の相のパルスが印加されるバリ
ヤ電極下ののバリヤ部を経由して前記第２の相のパルス
が印加される蓄積電極下の蓄積部へと導くことを特徴と
する電荷結合素子の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164439A JPH0714043B2 (ja) | 1984-08-06 | 1984-08-06 | 電荷結合半導体素子とその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164439A JPH0714043B2 (ja) | 1984-08-06 | 1984-08-06 | 電荷結合半導体素子とその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6142957A JPS6142957A (ja) | 1986-03-01 |
| JPH0714043B2 true JPH0714043B2 (ja) | 1995-02-15 |
Family
ID=15793182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59164439A Expired - Lifetime JPH0714043B2 (ja) | 1984-08-06 | 1984-08-06 | 電荷結合半導体素子とその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714043B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0666346B2 (ja) * | 1984-04-09 | 1994-08-24 | 日本電気株式会社 | 電荷結合素子およびその駆動方法 |
-
1984
- 1984-08-06 JP JP59164439A patent/JPH0714043B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6142957A (ja) | 1986-03-01 |
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