JPH0713834B2 - 画像情報の処理方法 - Google Patents
画像情報の処理方法Info
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- JPH0713834B2 JPH0713834B2 JP2126117A JP12611790A JPH0713834B2 JP H0713834 B2 JPH0713834 B2 JP H0713834B2 JP 2126117 A JP2126117 A JP 2126117A JP 12611790 A JP12611790 A JP 12611790A JP H0713834 B2 JPH0713834 B2 JP H0713834B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は，ディジタル画像処理を行うためにアナログ
ビデオ信号をディジタル信号に変換する画像情報の処理
方法に関するものである。
ビデオ信号をディジタル信号に変換する画像情報の処理
方法に関するものである。
［従来の技術］ 第５図は従来の画像情報の処理方法が適用された従来の
画像情報を処理する装置の構成を示す図である。第５図
において，（１）は対象物を撮像する画像入力手段，例
えば，テレビカメラ，（２）はテレビカメラ（１）で撮
像されたアナログビデオ信号をデイジタル信号に変換す
るA/D変換回路，（３）は画素ごとに色彩または濃淡情
報を有する１画面分の画像情報が格納されるフレームメ
モリ，（４）は１画面分のすべての画素データがフレー
ムメモリ（３）に記憶された後，順に画素データを取出
して処理する画像処理装置である。なお，画像処理装置
（４）は，一般にマイクロコンピュータまたは専用複合
回路素子を使用して構成される。
画像情報を処理する装置の構成を示す図である。第５図
において，（１）は対象物を撮像する画像入力手段，例
えば，テレビカメラ，（２）はテレビカメラ（１）で撮
像されたアナログビデオ信号をデイジタル信号に変換す
るA/D変換回路，（３）は画素ごとに色彩または濃淡情
報を有する１画面分の画像情報が格納されるフレームメ
モリ，（４）は１画面分のすべての画素データがフレー
ムメモリ（３）に記憶された後，順に画素データを取出
して処理する画像処理装置である。なお，画像処理装置
（４）は，一般にマイクロコンピュータまたは専用複合
回路素子を使用して構成される。
次に，従来装置による画像情報の処理方法について説明
する。従来方法の説明に入る前に，画面の走査方法につ
いて，その概略を述べる。画面の走査方法にはインター
レース走査方式とノンインターレース走査方式があり，
通常のテレビカメラではインターレース走査方式によっ
て撮像している。インターレース走査方式は１回目の走
査では奇数番目の走査線を走査して第１の画像情報を作
成し,2回目の走査では偶数番目の走査線を走査して第２
の画像情報を作成し，第1,第２の画像情報を，両方あわ
せて１画面分の走査を完了する方式である。
する。従来方法の説明に入る前に，画面の走査方法につ
いて，その概略を述べる。画面の走査方法にはインター
レース走査方式とノンインターレース走査方式があり，
通常のテレビカメラではインターレース走査方式によっ
て撮像している。インターレース走査方式は１回目の走
査では奇数番目の走査線を走査して第１の画像情報を作
成し,2回目の走査では偶数番目の走査線を走査して第２
の画像情報を作成し，第1,第２の画像情報を，両方あわ
せて１画面分の走査を完了する方式である。
一方，ノンインターレース走査方式は単に走査線を順に
走査する方式であるが，この方式による画像はちらつき
が感じられる欠点があり，走査線の総本数の少ない場合
に限られ利用されているにすぎない方式である。
走査する方式であるが，この方式による画像はちらつき
が感じられる欠点があり，走査線の総本数の少ない場合
に限られ利用されているにすぎない方式である。
さて，第５図において，テレビカメラ（１）で撮像され
たインターレース走査方式によるアナログビデオ信号を
A/D変換回路（２）によりA/D変換したものを直接画像処
理装置（４）へ出力すると，奇数番目の走査線を走査し
たインターレース画像情報としての第１の画像情報と偶
数番目の走査線を走査したインターレース画像情報とし
ての第２の画像情報とが時間的に直列に画像処理装置
（４）へ入力されることになり，画像処理装置（４）は
これを直接処理することができない。そこで，第５図に
示すように第１の画像情報と第２の画像情報を一旦１画
面分の情報の記憶容量を有するフレームメモリ（３）に
ノンインターレース画像情報になるように重ねあわせて
記憶することによりノンインターレース画像情報に復元
して，改めてこれを読出し，画像処理装置（４）へ送出
する方法がとられている。
たインターレース走査方式によるアナログビデオ信号を
A/D変換回路（２）によりA/D変換したものを直接画像処
理装置（４）へ出力すると，奇数番目の走査線を走査し
たインターレース画像情報としての第１の画像情報と偶
数番目の走査線を走査したインターレース画像情報とし
ての第２の画像情報とが時間的に直列に画像処理装置
（４）へ入力されることになり，画像処理装置（４）は
これを直接処理することができない。そこで，第５図に
示すように第１の画像情報と第２の画像情報を一旦１画
面分の情報の記憶容量を有するフレームメモリ（３）に
ノンインターレース画像情報になるように重ねあわせて
記憶することによりノンインターレース画像情報に復元
して，改めてこれを読出し，画像処理装置（４）へ送出
する方法がとられている。
この方法によれば，画像はテレビカメラ（１）からA/D
変換回路（２）を経てフレームメモリ（３）へ１画面に
つき１フレーム時間（1/30秒）かかって書き込まれ，画
像処理装置（４）へ情報を送出するのはその後になるの
で，画像処理装置（４）やフレームメモリ（３）が高速
であっても，フレームメモリ（３）への画像情報の書き
込みのための時間が隘路となり，画像認識処理の速度を
向上させることが出来ないという問題点がある。
変換回路（２）を経てフレームメモリ（３）へ１画面に
つき１フレーム時間（1/30秒）かかって書き込まれ，画
像処理装置（４）へ情報を送出するのはその後になるの
で，画像処理装置（４）やフレームメモリ（３）が高速
であっても，フレームメモリ（３）への画像情報の書き
込みのための時間が隘路となり，画像認識処理の速度を
向上させることが出来ないという問題点がある。
また，第５図に示される方法では，フレームメモリ
（３）から情報を読出している時間は，テレビカメラ
（１）からA/D変換回路（２）を経て送られて来る画像
情報をフレームメモリ（３）に書き込むことができない
ので，連続して送られて来る画像情報を連続して処理す
るリアルタイム処理がなされない。
（３）から情報を読出している時間は，テレビカメラ
（１）からA/D変換回路（２）を経て送られて来る画像
情報をフレームメモリ（３）に書き込むことができない
ので，連続して送られて来る画像情報を連続して処理す
るリアルタイム処理がなされない。
このリアルタイム処理の問題を解決するものとして，特
開昭63−205778号公報に示された第６図に示される方法
がある。この方法は２画面分の情報の記憶容量をもつフ
レームメモリ（30）を用意しフレームメモリ（30）のう
ち１画面分の情報を記憶する領域をフレームメモリＡと
し，残りの１画面分の情報を記憶する領域をフレームメ
モリＢとしている。そして，テレビカメラ（１）から送
られて来たインターレース・アナログビデオ信号がA/D
変換回路（２）を経てフレームメモリＡ側に入力されて
いる間に，直前（１フレーム時間前）の画像情報が記憶
されているフレームメモリＢ側の内容を読み出すように
し，またフレームメモリＢ側の内容の読み出し完了後は
テレビカメラ（１）から送られて来たインターレース・
アナログビデオ信号がA/D変換回路（２）を経た画像情
報がフレームメモリＢ側に書き込まれると同時に，先に
書き込みを完了したフレームメモリＡ側の内容を読み出
すようにして，リアルタイム処理を実現するものであ
る。この方法では，インターレース画像情報をノンイン
ターレース画像情報に変換するのに，やはり,1フレーム
時間（1/30秒）かかり，フレームメモリ（30）より送出
される画像は常にテレビカメラ（１）より送出される画
像情報に対して１フレーム時間（1/30秒）の遅れがあ
る。
開昭63−205778号公報に示された第６図に示される方法
がある。この方法は２画面分の情報の記憶容量をもつフ
レームメモリ（30）を用意しフレームメモリ（30）のう
ち１画面分の情報を記憶する領域をフレームメモリＡと
し，残りの１画面分の情報を記憶する領域をフレームメ
モリＢとしている。そして，テレビカメラ（１）から送
られて来たインターレース・アナログビデオ信号がA/D
変換回路（２）を経てフレームメモリＡ側に入力されて
いる間に，直前（１フレーム時間前）の画像情報が記憶
されているフレームメモリＢ側の内容を読み出すように
し，またフレームメモリＢ側の内容の読み出し完了後は
テレビカメラ（１）から送られて来たインターレース・
アナログビデオ信号がA/D変換回路（２）を経た画像情
報がフレームメモリＢ側に書き込まれると同時に，先に
書き込みを完了したフレームメモリＡ側の内容を読み出
すようにして，リアルタイム処理を実現するものであ
る。この方法では，インターレース画像情報をノンイン
ターレース画像情報に変換するのに，やはり,1フレーム
時間（1/30秒）かかり，フレームメモリ（30）より送出
される画像は常にテレビカメラ（１）より送出される画
像情報に対して１フレーム時間（1/30秒）の遅れがあ
る。
また，第６図における同期信号分離回路（６）はテレビ
カメラ（１）から送られて来たインターレース・アナロ
グビデオ信号に含まれる同期信号部を分離し，これをも
とに，クロック発生回路（５）によりA/D変換回路
（２）および書き込み制御回路（７），読出し制御回路
（８）にタイミング信号を供給している。
カメラ（１）から送られて来たインターレース・アナロ
グビデオ信号に含まれる同期信号部を分離し，これをも
とに，クロック発生回路（５）によりA/D変換回路
（２）および書き込み制御回路（７），読出し制御回路
（８）にタイミング信号を供給している。
さらに，書き込み制御回路（７）および読出し制御回路
（８）はフレームメモリA,フレームメモリＢのいずれを
アクセスするかの制御も行っている。
（８）はフレームメモリA,フレームメモリＢのいずれを
アクセスするかの制御も行っている。
なお，第５図においては第６図におけるクロック発生回
路（５），同期信号分離回路（６）は説明の便宜上省略
されている。
路（５），同期信号分離回路（６）は説明の便宜上省略
されている。
［発明が解決しようとする課題］ 従来の画像情報の処理方法は以上のように行われていた
ので，インターレース走査方式によるアナログ画像情報
をディジタル情報としてのノンインターレース画像情報
に変換するには少なくとも１フレーム時間を要し，また
連続した画像情報のリアルタイム処理を行うには２画面
分の画像情報が記憶できる容量のフレームメモリ（30）
を必要とするなどの課題があった。
ので，インターレース走査方式によるアナログ画像情報
をディジタル情報としてのノンインターレース画像情報
に変換するには少なくとも１フレーム時間を要し，また
連続した画像情報のリアルタイム処理を行うには２画面
分の画像情報が記憶できる容量のフレームメモリ（30）
を必要とするなどの課題があった。
この発明は上記のような課題を解消するためになされた
もので，インターレース走査方式によるアナログ画像情
報を１フレーム時間の1/2の時間でディジタル情報とし
てのノンインターレース画像情報に変換することがで
き，連続した画像情報のリアルタイム処理が可能であ
り，フレームメモリの容量は１画面分の画像情報が記憶
できる容量でよい画像情報の処理方法を得ることを目的
とする。
もので，インターレース走査方式によるアナログ画像情
報を１フレーム時間の1/2の時間でディジタル情報とし
てのノンインターレース画像情報に変換することがで
き，連続した画像情報のリアルタイム処理が可能であ
り，フレームメモリの容量は１画面分の画像情報が記憶
できる容量でよい画像情報の処理方法を得ることを目的
とする。
［課題を解決するための手段］ この発明に係る画像情報の処理方法は、画像入力手段に
より奇数行を走査された画像情報をA/D変換してフレー
ムメモリの奇数行に入力するステップ、 奇数行の画像情報をフレームメモリに入力した後、画像
入力手段により偶数行を走査された画像情報をA/D変換
してフレームメモリの偶数行に入力するステップ、 奇数行に入力するステップと偶数行に入力するステップ
を繰返すステップ、 フレームメモリに入力された１画面のデジタル画像情報
を順次読み出す際に、偶数行に入力するステップと同期
させて１画面の前半部の各行を順次読み出し、奇数行を
入力するステップと同期させて１画面の後半部の各行を
順次読み出すステップ、 を有するようにしたものである。
より奇数行を走査された画像情報をA/D変換してフレー
ムメモリの奇数行に入力するステップ、 奇数行の画像情報をフレームメモリに入力した後、画像
入力手段により偶数行を走査された画像情報をA/D変換
してフレームメモリの偶数行に入力するステップ、 奇数行に入力するステップと偶数行に入力するステップ
を繰返すステップ、 フレームメモリに入力された１画面のデジタル画像情報
を順次読み出す際に、偶数行に入力するステップと同期
させて１画面の前半部の各行を順次読み出し、奇数行を
入力するステップと同期させて１画面の後半部の各行を
順次読み出すステップ、 を有するようにしたものである。
［作用］ この発明による画像情報の処理方法は、偶数行をフレー
ムメモリに入力するステップと同期してフレームメモリ
からの１画面の前半部の各行が順次読み出され奇数行を
フレームメモリに入力するステップと同期して、フレー
ムメモリから１画面の後半部の各行が順次読み出され
る。
ムメモリに入力するステップと同期してフレームメモリ
からの１画面の前半部の各行が順次読み出され奇数行を
フレームメモリに入力するステップと同期して、フレー
ムメモリから１画面の後半部の各行が順次読み出され
る。
［発明の実施例］ 以下，この発明の一実施例を図について説明する。第１
図は，この発明方法を実施するための構成を示す図で，
（１）はインターレース走査方式により走査し撮像する
テレビカメラ，（２）はA/D変換回路，（３）は１画像
分の情報が記憶されるフレームメモリ，（４）はフレー
ムメモリ（３）より読出されたノンインターレース画像
情報の処理を行う画像処理装置，（９）はテレビカメラ
（１）より出力されたアナログビデオ情報より同期信号
部を分離し，この分離された同期信号部をもとに同期信
号を発生する同期信号発生回路である。なお,A/D変換回
路（２）はこの同期信号発生回路から基準動作タイミン
グ信号としての同期信号を受けとっている。（10）は同
期信号発生回路（９）より出力された同期信号を基準タ
イミングとしてフレームメモリ（３）ヘアドレス情報お
よび制御情報を与えるフレームメモリ制御回路である。
図は，この発明方法を実施するための構成を示す図で，
（１）はインターレース走査方式により走査し撮像する
テレビカメラ，（２）はA/D変換回路，（３）は１画像
分の情報が記憶されるフレームメモリ，（４）はフレー
ムメモリ（３）より読出されたノンインターレース画像
情報の処理を行う画像処理装置，（９）はテレビカメラ
（１）より出力されたアナログビデオ情報より同期信号
部を分離し，この分離された同期信号部をもとに同期信
号を発生する同期信号発生回路である。なお,A/D変換回
路（２）はこの同期信号発生回路から基準動作タイミン
グ信号としての同期信号を受けとっている。（10）は同
期信号発生回路（９）より出力された同期信号を基準タ
イミングとしてフレームメモリ（３）ヘアドレス情報お
よび制御情報を与えるフレームメモリ制御回路である。
第２図〜第４図はインターレース画像情報がフレームメ
モリ（30）より読出される状況が付記されたメモリマッ
プである。第２図〜第４図において行数は合計ｎ行あり
ji（１≦ｊ≦ｎ）はｉ番目の画面の第ｊ番目の行の情報
を表わしている。例えば1i,3i,…（ｎ−１）ｉはｉ番目
の画面の奇数番目の行の情報であり，全体でn/2行の情
報を有する第１の画面情報である。また,2i,4i,…niは
ｉ番目の画面の偶数番目の行の情報であり，全体でn/2
行の情報を有する第２の画面情報である。
モリ（30）より読出される状況が付記されたメモリマッ
プである。第２図〜第４図において行数は合計ｎ行あり
ji（１≦ｊ≦ｎ）はｉ番目の画面の第ｊ番目の行の情報
を表わしている。例えば1i,3i,…（ｎ−１）ｉはｉ番目
の画面の奇数番目の行の情報であり，全体でn/2行の情
報を有する第１の画面情報である。また,2i,4i,…niは
ｉ番目の画面の偶数番目の行の情報であり，全体でn/2
行の情報を有する第２の画面情報である。
第２図は,i番目の画面の第１の画面情報が順次フレーム
メモリ（30）に書き込まれ,1つ前のｉ−１番目の画面の
下半分のn/2行の情報がノンインターレース情報として
読みとられる様子を示している。
メモリ（30）に書き込まれ,1つ前のｉ−１番目の画面の
下半分のn/2行の情報がノンインターレース情報として
読みとられる様子を示している。
動作タイミングは， 全体の動作は１フレーム時間の1/2（なお，この時間を
１フィールド時間と称する）で行われる。第２図で示さ
れるように動作可能な理由は後述する。
１フィールド時間と称する）で行われる。第２図で示さ
れるように動作可能な理由は後述する。
同様に，第３図は,i番目の画面の第２の画面情報が順次
フレームメモリ（30）に書き込まれ,i番目の画面の上半
分のn/2本行の情報がノンインターレース情報として読
みとられる様子を示している。
フレームメモリ（30）に書き込まれ,i番目の画面の上半
分のn/2本行の情報がノンインターレース情報として読
みとられる様子を示している。
動作タイミングは， 全体の動作は１フレーム時間の1/2で行われる。
第４図は第２図においてｊ＝ｉ＋１としたものであり，
次の画面が扱われている他は第２図と同一である。
次の画面が扱われている他は第２図と同一である。
次に第３図において,i番目の画面の上半分のn/2行の情
報を，ノンインターレース情報として正常に読出すこと
ができる理由を説明する。初めに，第２図で示されるｉ
番目の画面の第１の画面情報を書き込んだときに書きこ
まれたものが更新されないまま残っている1iの情報が読
み出されると同時に2iが書き込まれる。
報を，ノンインターレース情報として正常に読出すこと
ができる理由を説明する。初めに，第２図で示されるｉ
番目の画面の第１の画面情報を書き込んだときに書きこ
まれたものが更新されないまま残っている1iの情報が読
み出されると同時に2iが書き込まれる。
次に読み出される2iは直前に2i−１から2iに更新されて
いるので正しく読み出せる。このとき,2iの読み出しと
同時に4iが書き込まれる。このようにして読み出される
情報はすべてｉ−１からｉに更新されているのでｉ番目
の画面の情報の上半分がノンインターレース情報として
読み出される。
いるので正しく読み出せる。このとき,2iの読み出しと
同時に4iが書き込まれる。このようにして読み出される
情報はすべてｉ−１からｉに更新されているのでｉ番目
の画面の情報の上半分がノンインターレース情報として
読み出される。
次に第４図において，書き込みはすでにｉ＋１番目の画
面の第１の画面情報の書き込みを行っているが,i番目の
画面の情報の下半分がノンインターレース画像情報とし
て読み出せる理由を説明する。初めの書き込みは1i＋１
なので，この時同時に読み出される情報はｉ番目の画面
の情報（n/2＋１）ｉであることは明らかであるが，最
後の情報の読み出しまでｉ番目の画面の情報が読み出せ
る理由は次のように証明される。
面の第１の画面情報の書き込みを行っているが,i番目の
画面の情報の下半分がノンインターレース画像情報とし
て読み出せる理由を説明する。初めの書き込みは1i＋１
なので，この時同時に読み出される情報はｉ番目の画面
の情報（n/2＋１）ｉであることは明らかであるが，最
後の情報の読み出しまでｉ番目の画面の情報が読み出せ
る理由は次のように証明される。
（n/2＋Ｒ）ｉを読み出すとき同時に書き込まれる情報
は（2R−１）i+1である。（但し１≦Ｒ≦n/2） 従って,2R−１＜n/2＋Ｒが成立するならば,i番目の画面
の情報を読み出す前に書き込みによりｉ＋１番目の画面
の画像情報に書きかえられることはないことが分かる。
は（2R−１）i+1である。（但し１≦Ｒ≦n/2） 従って,2R−１＜n/2＋Ｒが成立するならば,i番目の画面
の情報を読み出す前に書き込みによりｉ＋１番目の画面
の画像情報に書きかえられることはないことが分かる。
さて，条件１≦Ｒ≦n/2において,R≦n/2からＲ−１＜n/
2が成立するので,2R−１＜n/2＋Ｒが成立する。
2が成立するので,2R−１＜n/2＋Ｒが成立する。
従って,i番目の画面の情報の下半分についても,i番目の
画面情報が読み出される前に,i＋１番目の画面情報の書
き込みにより更新されることはなく，ノンインターレー
ス画像情報として正常に読み出されることが分かる。
画面情報が読み出される前に,i＋１番目の画面情報の書
き込みにより更新されることはなく，ノンインターレー
ス画像情報として正常に読み出されることが分かる。
なお，上記実施例ではフレームメモリ（３）は同時に読
出しと書き込みの可能なメモリであるが，読み出しと書
き込みが同時に出来ないメモリであつても次の情報がフ
レームメモリ（３）に入力される前に読み出しと書き込
みが可能であればよい。例えば，フレームメモリ（３）
に入力される画像情報の転送速度の２倍の速度でフレー
ムメモリ（３）の読み出しと書き込みが出来れば，交互
に読み出しと書き込みを行うことにより同じ結果が得ら
れる。
出しと書き込みの可能なメモリであるが，読み出しと書
き込みが同時に出来ないメモリであつても次の情報がフ
レームメモリ（３）に入力される前に読み出しと書き込
みが可能であればよい。例えば，フレームメモリ（３）
に入力される画像情報の転送速度の２倍の速度でフレー
ムメモリ（３）の読み出しと書き込みが出来れば，交互
に読み出しと書き込みを行うことにより同じ結果が得ら
れる。
［発明の効果］ 以上のように、この発明によれば、画像情報の処理方法
を偶数行をフレームメモリに入力するステップと同期し
てフレームメモリから１画面の前半部の各行を順次読み
出し、奇数行をフレームメモリに入力するステップと同
期してフレームメモリから１画面の後半部の各行を順次
読み出すようにしたので、画像情報の変換が１フレーム
時間の1/2の時間で達成でき、メモリ容量を増大するこ
となく画像認識処理の速度を向上できる効果がある。
を偶数行をフレームメモリに入力するステップと同期し
てフレームメモリから１画面の前半部の各行を順次読み
出し、奇数行をフレームメモリに入力するステップと同
期してフレームメモリから１画面の後半部の各行を順次
読み出すようにしたので、画像情報の変換が１フレーム
時間の1/2の時間で達成でき、メモリ容量を増大するこ
となく画像認識処理の速度を向上できる効果がある。
第１図はこの発明の一実施例による画像情報の処理方法
を実施するための画像情報処理装置の構成を示すブロッ
ク図，第２図〜第４図はインターレース画像情報がノン
インターレース画像情報に変換される状況を示すフレー
ムメモリのメモリマップ図，第５図は従来の画像情報の
処理方法を実施するための画像情報処理装置の構成を示
すブロック図，第６図は従来の他の画像情報の処理方法
を説明するためのブロック図である。 （１）は画像入力手段，（３）はフレームメモリ。 なお，図中，同一符号は同一，または相当部分を示す。
を実施するための画像情報処理装置の構成を示すブロッ
ク図，第２図〜第４図はインターレース画像情報がノン
インターレース画像情報に変換される状況を示すフレー
ムメモリのメモリマップ図，第５図は従来の画像情報の
処理方法を実施するための画像情報処理装置の構成を示
すブロック図，第６図は従来の他の画像情報の処理方法
を説明するためのブロック図である。 （１）は画像入力手段，（３）はフレームメモリ。 なお，図中，同一符号は同一，または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/01 Ｇ 6942−5Ｃ 7734−5Ｃ Ｈ０４Ｎ 5/91 Ｈ
Claims (1)
- 【請求項１】画像入力手段により奇数行を走査された画
像情報をA/D変換してフレームメモリの奇数行に入力す
るステップ、 上記奇数行の画像情報を上記フレームメモリに入力した
後、上記画像入力手段により偶数行を走査された画像情
報をA/D変換して上記フレームメモリの偶数行に入力す
るステップ、 上記奇数行に入力するステップと偶数行に入力するステ
ップを操返すステップ、 上記フレームメモリに入力された１画面のデジタル画像
情報を順次読み出す際に、上記偶数行に入力するステッ
プと同期させて上記１画面の前半部の各行を順次読み出
し、上記奇数行を入力するステップと同期させて上記１
画面の後半部の各行を順次読み出すステップ、 を有することを特徴とする画像情報の処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2126117A JPH0713834B2 (ja) | 1990-05-16 | 1990-05-16 | 画像情報の処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2126117A JPH0713834B2 (ja) | 1990-05-16 | 1990-05-16 | 画像情報の処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0421188A JPH0421188A (ja) | 1992-01-24 |
| JPH0713834B2 true JPH0713834B2 (ja) | 1995-02-15 |
Family
ID=14927063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2126117A Expired - Fee Related JPH0713834B2 (ja) | 1990-05-16 | 1990-05-16 | 画像情報の処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713834B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3446522B2 (ja) * | 1997-03-12 | 2003-09-16 | ミノルタ株式会社 | 画像形成装置 |
| JP2013231918A (ja) * | 2012-05-01 | 2013-11-14 | Samsung R&D Institute Japan Co Ltd | フレームメモリの制御回路、表示装置及びフレームメモリの制御方法 |
-
1990
- 1990-05-16 JP JP2126117A patent/JPH0713834B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0421188A (ja) | 1992-01-24 |
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