JPH07134690A - マルチマスタシリアルバスシステム - Google Patents

Abstract

(57)【要約】 【目的】優れたデータ転送機能を有するマルチマスタシ
リアルバスシステムを提供する。 【構成】最大３２のマスタを有し、シェルフ内の高速通
信への応用に適したマルチマスタシリアルバスシステム
であり、複数のノード２、３、４、５がデータをノード
間で転送するためのハイウェイによって相互接続され
る。各ノードはアービトレーション構成によって一度に
１つのノードのみがハイウェイにアクセスするように制
御するアクセス制御手段６を有する。データ転送はアー
ビトレーション区間と転送区間とを有し、ハイウェイは
３つのラインを有し、２つは共有されてアービトレーシ
ョン及び転送区間において個々の機能を実行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はシリアルバスシステムに
関し、特にシェルフ内での高速通信のためのマルチマス
タシリアルバス（ＭＭＳＢ）システムに関する。

【０００２】

【従来の技術】従来のＭＭＳＢシステムにおいては、２
つのワイヤ、すなわち、クロックとデータが使用され、
バスアクセス機構はバックオフ及びリトライ構成からな
っていた。カードが交通量が多い状態のバスにアクセス
するときは送信時にいったんアクセスをやめ、次にこの
バスにアクセスする前に所定の時間待機する。したがっ
て、あるノードは通信を開始するまでに不必要な時間待
たされることを余儀なくされる。さらに、通信コントロ
ーラは比較的低い転送レートを有するのみである。ま
た、通信コントローラと各カードに基づくマイクロプロ
セッサとの間には、プロセッサが頻繁にサービスするこ
とを要するＦＩＦＯ構成によって構成された簡単なイン
タフェースがあるのみであった。

【０００３】ＧＢ−Ａ−２０１５２１７に開示され、シ
リアルに再使用可能な資源にアクセスする多数のステー
ションは、中央に集められたリゾルーション機構によっ
て起こる時間的遅延を克服するために、分散型優先決定
（プライオリティリゾルーション）機能を備えている。
このシステムは固定されたサイクルタイムセグメントに
おいてデータ転送を行い、このようなセグメントにおけ
るデータ転送中に次のアクセスを仲裁する。データ転送
セグメントと仲裁とを制御すべくクロックが使用され
る。

【０００４】

【発明が解決しようとする課題】しかしながら、上記し
たＧＢ−Ａ−２０１５２１７は十分なデータ転送機能を
備えていなかった。

【０００５】本発明はこのような課題に着目してなされ
たものであり、その目的とするところは、優れたデータ
転送機能を有するマルチマスタシリアルバスシステムを
提供することにある。

【０００６】

【課題を解決するための手段及び作用】上記の目的を達
成するために、本発明のマルチマスタシリアルバスシス
テムは、複数のノードと、ノード間でデータが転送され
る通信ハイウェイと、一度に１つのノードのみがこの通
信ハイウェイにアクセスするように制御するアクセス制
御手段とを具備するマルチマスタシリアルバスシステム
において、１つのノードから他のノードへの転送がアー
ビトレーション区間と転送区間とを具備し、前記ハイウ
ェイが３つのラインを含み、このうち２つが共有されて
前記アービトレーション区間と転送区間において個々の
機能を実行する。

【０００７】

【実施例】図１は、例えば遠隔通信システムのシェルフ
内で、カード間の通信を可能にすべく多数のカードを相
互接続するＭＭＳＢ（通信ハイウェイ）１を含むマルチ
マスタシリアルバス（ＭＭＳＢ）システムの構成を示す
図である。多くの種類のカードがあるが、図では第１レ
ートで動作する４ライン（ポート）カード２と、第２レ
ートで動作するメインラインカード３と、あるレートか
ら他のレートへと切り換えるスイッチカード４と、シェ
ルフコントローラのエンド（ＥＯＳＣ）が使用されてい
る。カードは通常はバス１に沿ってＨＤＬＣ（ハイレベ
ルデータリンク制御）形のメッセージを送ることによっ
て通信する。本発明のＭＭＳＢ構成においては、どのカ
ードも他のカードへデータ転送を行なうことができ、放
送メーッセージが支持される。このことを可能にするた
めに、各カードは後述する通信コントローラを含む個々
のサブセクション６を有している。ＭＭＳＭ１を介して
通常送信されるこの種のデータは応用によって異なるも
のであるが、概してＭＭＳＢ１がカード構成とＥＯＳＣ
による制御のために使用される。この制御にはＲＯＳＣ
５に送信されるアラームとフォールト、保護スイッチン
グのためのカード間通信、ポート間ネットワーク管理通
信のルーテイングがある。

【０００８】前記したＭＭＳＢシステムでは２つのワイ
ヤ、クロック及びデータが使用された。本実施例のプロ
トコルは良好なパフォーマンスを得るために３ワイヤ
（ライン）が使用される。図２は３２ノード構成に対す
るこのような３ワイヤ構成を示しており、ノードは上記
したカード及びＥＯＳＣに対応している。３つのワイヤ
は保護のために複写されて２つ設けられている（図２に
は示さず）。第１のワイヤはアービトレーション（仲
裁）クロックを転送するためであり、他の２つは共有さ
れて二重機能（データクロック／アービトレーション及
びデータ／スロット）を実行する。好ましくはすべての
バックプレイン信号レベルはＩＥＥＥ フューチャバス
＋スタンダードに整合している。共有ワイヤは全転送サ
イクルの第１部で第１の機能を実行し、第２部で第２の
機能を実行する。すなわち転送サイクルは連続する２つ
の異なる区間からなる。転送サイクルの第１部はアービ
トレーション区間と呼び、第２部を転送区間と呼ぶこと
にする。共有ワイヤを再使用することによって、効率的
な使用がバックプレイン信号から得られる。

【０００９】アービトレーションクロックはシェルフ内
の中央（プラグインユニット／カード）で生成されるク
ロックである。アービトレーションクロックは保護のた
めに複写して２つ設けられているので、スタンバイクロ
ックはシェルフ内の他のカードで生成される。したがっ
てもし２つのスイッチカードがある場合は、１つはメイ
ンクロックを発生し、他のカードはスタンバイクロック
を発生する。以下に示すように、アービトレーションク
ロックは転送を希望するすべてのノードによって使用さ
れ、アービトレーション区間においてのみアクティブと
なる。概してアービトレーションクロックレートは７Ｍ
Ｈｚである。

【００１０】データクロック／アービトレーションワイ
ヤはアービトレーション区間においてアービトレーショ
ン信号を転送し、全転送サイクルのこの部分であること
を示すために使用される。いったんアービトレーション
区間が完了した後は、その信号はデータを転送するため
のデータクロックになる。データクロックの最大周波数
は通信コントローラの動作の最大速度によって制限さ
れ、概して１６ＭＨｚである。

【００１１】データ／スロットワイヤはアービトレーシ
ョン区間内のスロット信号であり、送信を希望するノー
ドの１つがバスの制御権を”勝ちとる”点を識別するた
めに使用される。このことについては後述する。いった
んアービトレーション区間が完了するとこの信号は実際
に送信されるデータとなる。データクロックレートが１
６ＭＨｚであるときの最大データ転送レートは１６Ｍビ
ット／秒である。

【００１２】アービトレーション区間に使用される３つ
の信号はアービトレーションクロック、アービトレーシ
ョン及びスロット信号である。アービトレーション区間
は最大６４スロット（図３）に分割され、各スロットは
アービトレーションクロックの立ち上がりに対応する。
このスロットはバス上で最大３２のノード（マスタ／カ
ード）を支持するために各群が３２スロットからなる２
群に分割される。この２群の使用については”公平（ｆ
ａｉｒｎｅｓｓ）”アクセス方法に関して後述する。

【００１３】各ノードはそのカードに関連した特定のス
ロット番号を有し、この番号はシェルフ内の物理的位置
を示している。概してスロット番号は”ハードワイヤド
（ｈａｒｄ−ｗｉｒｅｄ）”構成である。

【００１４】以下、図４を参照して、全転送サイクルに
おけるデータ転送について説明する。ここでバスアイド
ル状態とは、アービトレーション＝スロット＝論理１
（アービトレーションクロックの２つの立ち上がりに対
して）の状態を示す。データを転送することを希望する
どのノードも、次のクロックサイクルでアービトレーシ
ョン信号をローレベルにすることによってアービトレー
ションサイクルを開始する。ノードが最初にデータを転
送するときは、アービトレーションの開始からスロット
番号を計数し、３番目のクロックサイクルをスロット０
として計数する。計数がノードの物理的バックプレイン
スロット番号に達したときは、スロットラインはローレ
ベルにされる。そのスロット位置に先立つスロット周期
において、もし、１がスロットラインに存在するときは
そのノードは仲裁に”勝つ”。一方、そのスロット位置
以前のアービトレーション区間のどの時間であってもそ
のスロットラインに０が存在するときは、そのノード
は”負け”となる。この場合、他のノードが勝ったとみ
なしてアービトレーション区間を終了する。ノードが勝
ったという状態は、アービトレーションクロックの立ち
上がりで、アービトレーション＝スロット＝論理０であ
る状態として定義される。この時点で”勝者”を除くす
べてのノードはアービトレーションとスロットラインの
駆動を停止し、レシーバになる。勝者はアービトレーシ
ョンクロックを”接地（ｇｒｏｕｎｄ）”し、アービト
レーションの機能とスロット信号とを各々データクロッ
クとデータになるように切り換える。この時点で転送サ
イクルは転送区間に入る。転送区間の終わりで勝者とな
ったノードはアービトレーションクロックを解放して
（接地を停止する）、新たなアービトレーション区間を
開始できるようにする。これによって図４に示すよう
に、アービトレーションクロックの第１周期は不完全と
なる。この初期パルスの周期とシェルフ内のノードの相
対位置によって、転送を希望するノードはこの遷移を検
出する。したがって、アービトレーション区間の開始
は、転送を希望するすべてのノードがバスアイドル状態
を確実に検出するためにさらにアービトレーションクロ
ックの間遅延される。もし転送を希望するノードが２つ
あり、上記したノードに従ってノードＡがアービトレー
ションクロックの第１立ち上がりエッジでバスアイドル
状態を検出し、ノードＢが次の立ち上がりエッジでバス
アイドル状態を検出した場合は、ノードＡは次の（第３
の）クロックサイクルでアービトレーション信号をロー
レベルにして２クロックサイクル後にスロット番号の計
数を開始する。ノードＢは第４サイクルでアービトレー
ション信号をローレベルにするが、ノードＡがすでにロ
ーレベル、すなわちだれかがアービトレーション区間を
開始しているので、ノードＢは次の（第５の）アービト
レーションクロックからスロット番号の計数を開始す
る。すなわち、ノードＡ及びＢに対するスロット番号の
計数はアービトレーション信号をローレベルにするため
に第１ノードに同期される。

【００１５】転送区間で使用される信号はデータクロッ
クとデータ信号である。転送はＨＤＬＣフレーム規則に
従って起こり、転送はフラグシーケンスとともに開始あ
るいは終了する。概してＨＤＬＣフレームは８ビットの
一連のフレームフラグを始めに、８／１６ビットのアド
レス、８／１６ビットの制御ワード、転送すべき８×ｎ
ビットの情報、１６／３２ビットのフレームチェックシ
ーケンス、８ビットの最終フラグからなる。ノードがい
ったんシリアルバスの制御を得た後はシーケンスはデー
タ及びクロックから始まる。したがって、最大長ポイン
トツーポイントバックプレイン接続のために受信ノード
が２つの信号の間に小さなタイミングスキューをもつ限
り、転送区間の転送レートは通信コントローラが動作で
きる最大レートによってのみ制限される。転送速度はバ
スの長さとは無関係である。

【００１６】本実施例のＭＭＳＢシステムプロトコルに
おける２つの信号は二重の機能をもつので、転送区間と
アービトレーション区間との間の切り換え期間において
はデータの完全さが維持される。図６の転送シーケンス
では ”きれいな（ｃｌｅａｎ）”遷移が得られる。転
送の終わりは通信コントローラから送信要求信号を除去
することによって検出される。最終フラグが転送される
次の８つのデータクロックサイクルの後に、送信クリア
信号は通信コントローラによって非アクティブにされ
る。最後に次の８つのクロックサイクルの後で、アービ
トレーションクロックを接地するドライバはオフ状態に
され、（バックプレイン上の）アービトレーションクロ
ックを可能にして新たなアービトレーション区間が始ま
る。

【００１７】転送を希望するすべてのノードに公平にア
クセスできるようにするために、各ノードのスロット位
置に基づく”公平”ルールが使用される。あるノードが
アービトレーション区間を勝ちとった場合、次のアービ
トレーション区間でかつ３２スロットの第２群（図３を
参照）でノードが同じ相対スロット位置をもつように、
そのスロット位置に３２ビットを付加する。このことは
２つの分離部を有するリーグテーブルに類似している。
ある分離部ではノードはつねにその相対位置を保持する
が、アービトレーション区間を勝ちとったときは第２分
離部の同じ位置に移行する。この規則は、もしノードが
第２群のスロットから勝ちとった場合、すなわち、ノー
ドが第２分離部のアービトレーション区間を勝ちとった
場合は、第２分離部に残る。しかしながら、もし、ノー
ドが第２群のアービトレーション区間を開始し、最初の
３２スロット周期のアービトレーション区間が勝者なし
に通過したときは、ノードは最初の３２スロット周期の
終わりで、そのスロット位置から３２ビットを減算して
第１群に戻る。

【００１８】次に、多数のアービトレーション方法を参
照して”公平”ルールについて説明する。ここで、ノー
ドＡと呼べれる任意のノードが転送を希望しているもの
とし、バックプレインの物理的スロット位置が２８に等
しいものとする。

【００１９】図７に示すように、ノードＡは最初に第１
群のスロット２８にあり、この場合、ノードＡは第１群
のアービトレーション区間を開始する。他のどのノード
も転送を希望しておらず、スロット位置に到達したとき
にノードＡがアービトレーションを勝ちとる。したがっ
てノードＡはスロット位置に３２ビットを付加して次の
アービトレーション区間のために第２群に移行する。

【００２０】図８において、次のアービトレーションサ
イクルでノードＡは最初に第２群に配置される。他のノ
ード例えばスロット位置３のノードは転送を希望してい
る。スロット３は第１群において開始されるので、スロ
ット位置に到達したときに勝つ。しかしながら、ノード
Ａは第２群に残る。これは、アービトレーション区間に
おいて最初に負けた後、ノードＡが第１群にもどること
ができたとき、第１群で待機しているより優先度の高い
ノードに対して、”不公平”となるからである。

【００２１】図９に示されるような場合は、ノードＡは
再び第２群においてアービトレーション区間を開始する
が、第１及び第２群の他のノードは転送を希望していな
い。したがってノードＡがアービトレーションに勝って
第２群に残る。

【００２２】図１０に示されるような場合は、ノードＡ
は第２群においてアービトレーション区間を開始する。
また、第１群において他のどのノードも転送を希望して
いない。しかしながら、スロット位置３のノードはすで
に以前のアービトレーションサイクルを勝ちとり、第２
群においてこのアービトレーションを開始する。両方の
ノードが転送を希望し、そのスロット位置に到達したと
きにスロット３が勝つ。公平ルールによれば、ノードＡ
は第２セットで負けたので、次のアービトレーションサ
イクルのために第１群に戻る。

【００２３】図１１に示すような場合は、ノードＡは第
１群において開始する。スロット位置３のノードは転送
を希望しており、そのスロット位置に到達したときに勝
つ。したがって、この”他人が勝つ”場合は、ノードＡ
は次のアービトレーションサイクルのために第１群に残
る。

【００２４】図１２はバスにアクセスすることを希望す
るノードが最悪の場合を示している。第２群において開
始するスロット位置３１におけるノードを除いて、すべ
てのノードが第１群においてアービトレーションサイク
ルを開始する場合を考える。スロット３１以外のすべて
のノードは転送を希望している。スロット位置０のノー
ドが勝って転送し、第２群に移行する。このことが起こ
っている場合、スロット位置３１のノードは転送を希望
する。次のアービトレーションサイクル（サイクルｎ＋
１からｎ＋３０）において、スロット位置１乃至３０の
ノードが連続して第２群に移行する。（現在第２群にあ
る）スロット３１は転送を希望する。次のアービトレー
ションサイクル（ｎ＋３１）において、スロット位置０
乃至３０が再び転送を希望し、ノード３１からの転送要
求があるものとする。この場合はすべてのノードは第２
群においてアービトレーションサイクルを開始し、すべ
てのノードが転送を希望する。スロット位置０のノード
が勝って転送し、第２群に残る。（ノード３１を含む）
すべての残りのノードは第１群へと移行する。したがっ
てスロット位置３１のノードはノード１乃至３０が次に
転送するまで待機する必要があり、スロット３１が最後
に転送を許可される前に第２群へと移行する。しかしな
がら、このことが発生する可能性は非常に小さい。

【００２５】本発明にかかるＭＭＳＢシステムは容易に
入手可能な構成要素を使用して達成されるが、１つ以上
のＡＳＩＣ（application specific integrated circui
t)を使用することも可能である。ＭＭＳＢシステムのハ
イウェイアクセス制御手段のブロック図が図１３に示さ
れている。情報転送に係わる例えばシェルフのノード／
ラインカードのすべてが反復して構成される。シェルフ
上のすべてのカードを使用する必要はなく選択されたサ
ブセットだけでよい。プロセッサ１０は単にＭＭＳＢシ
ステムの一部ではなく、カード／ノードの処理資源であ
る。また、メインのオンボードプロセッサである必要は
なく、例えばコプロセッサでもよい。メモリ１１はプロ
セッサ１０と通信コントローラ１２との間で共有され
る。

【００２６】バックプレインに関して送信されるメッセ
ージは共有メモリ１１の領域かあるいは、処理資源１０
によってデュアルポートＲＡＭ（ＤＰＲＡＭ）に記憶さ
れる。共有メモリはＳＧＳ−トムソンＭＫ５０Ｈ２１シ
リアル通信コントローラ等を使用するときに必要にな
る。この装置はすべての特徴、特に後述する送信要求機
能を備えているので本実施例に好適する。通信コントロ
ーラはマスタとして動作するので共有メモリが要求さ
れ、ＲＡＭをプロセッサと共有する必要がある。

【００２７】概して、別個のあるいはチェーン状のバッ
ファデータは共有メモリ１１に記憶され、一連のリング
によって参照される。単一のプロトコルがデータバッフ
ァがプロセッサ１０または通信コントローラ１２によっ
て制御されているか否かを決定する。もしデータパケッ
トが通信コントローラによって”所有され”転送を必要
とするときは、コントローラ１２はバスアクセスコント
ローラＦＰＧＡ１３に送信要求（ＲＴＳ）を発行する。
その後、コントローラ１３はＭＭＳＢアービトレーショ
ンプロトコルに従って送信を希望する他のノードによる
バス上のアクセスを決定する。問題のノードがバスの制
御を獲得したときは、上記したようにデータを送信する
通信コントローラに送信クリア（ＣＴＳ）信号を送信す
る。

【００２８】ノードがデータを送信していないとき、ま
たはシリアルバスの制御を獲得しようとしていないとき
（転送サイクルでないとき）はノードは自動的に受信モ
ードになる。このモードでは通信コントローラ１２は受
信したパケットのアドレスをフィルタリングし、パケッ
トデータは共有メモリのあらかじめ割り当てられた（受
信）バッファに自動的に配置される。再度単一のプロト
コルがバッファの所有権をデータにアクセスして制御す
るプロセッサに渡すのに使用される。

【００２９】メモリの共有された領域は図１３に示すよ
うに、デュアルポートメモリか又は、疑似デュアルポー
トＲＡＭ１１ａとして実現される。後者の場合は標準ス
タティックＲＡＭ装置が、ラッチ、バッファ、制御ロジ
ックの構成で使用され、プロセッサ及び通信コントロー
ラによるアクセスを可能にしている。ここで、プロセッ
サと通信コントローラのアクセスは同時には起こらな
い。ＤＰＲＡＭは高価なので、複数の大きなバッファサ
イズ（及び大きなメモリ装置）が要求される場合は疑似
ＤＰＲＡＭ構成がコスト上有利である。しかしながら、
この場合は複雑になりパフォーマンスが低下する。小さ
いなバッファサイズと高いデータスループットが要求さ
れる場合、すなわち高いシリアルレートが要求される場
合はＤＰＲＡＭを使用することが望ましい。

【００３０】通常の応用においては、プロセッサまたは
コプロセッサはデータバッファとＤＰＲＡＭに記憶され
た関連するポインタ情報を管理する役目をもつ。例え
ば、ＥＯＳＣへの応用において、データはＭＭＳＢシリ
アルインタフェースを介して受信され、メッセージはＥ
ＯＳＣで終了するかあるいは再度フォーマティングされ
て例えばＬＡＮコントローラに送られる。制御プロセッ
サとして特定用途向けのものが選択される。高いスルー
プットと１６メガビット／秒のシリアルレートを実現す
るのに好ましい構成は、非マルチプレックス構成のアド
レス／データバスと、１６ビットデータ転送と、３００
ｎｓのオーダの最大ＤＰＲＡＭアクセスサイクル時間
（アービトレーションを含む）からなっている。

【００３１】改善されたＭＭＳＢシステムの全体的回路
が図１４に示されている。共有メモリとプロセッサイン
タフェースは特定用途向けなのでここでは詳細に説明し
ない。通信コントローラの機能は概してＤＭＡ（ダイレ
クトメモリアクセス）コントローラとシリアルインタフ
ェースとからなる。ＤＭＡコントローラは共有メモリに
記憶されたデータバッファにアクセスする役目を持つ。
コントローラは概して共有メモリを受信方向におけるフ
リーバッファに対して管理可能にするアルゴリズムと、
どちらのバッファが転送方向に送信できるかを決定する
ルックアヘッド装置とを有する。さらに、メモリへのバ
ースト転送や、異なる種類のプロセッサを仲介する能力
等をも有する。シリアルインタフェースは受信及び送信
チャネルからなる。いくつかの利用できる装置は二重の
送信及び受信チャネルを有する。レシーバはフレームの
境界を認識し、入力されるフレームチェックシーケンス
（ＦＣＳ）をチェックする役目をもつ。正しくないＦＣ
Ｓ値を有するフレームは棄却される。レシーバはシリア
ルの入力データをパラレルフォーマットに変換し、共有
メモリバッファ内の受信フレームを記憶するＤＭＡコン
トローラに転送する。ある種の利用可能なコントローラ
はリンクアイドルやフレームアボートシーケンスを検出
する進んだ機能を有している。トランスミッタはＤＭＡ
コントローラによってアクセスされる共有メモリ転送バ
ッファ内のデータをフレーム化したり、シリアルにした
りする役目をもつ。トランスミッタは出力されるデータ
のＦＣＳを計算し、得られた結果をデータに付加する。
フレーム間を埋めるために生成される余分のフラグシー
ケンスはここでは不要である。トランスミッタはさらに
送信要求及び送信クリア信号を制御する役目をもつ。こ
れらの信号は転送サイクルを開始し、バスアクセスコン
トローラの全体動作を制御するのに使用される。多数の
高速通信コントローラが利用可能であるが、ここに記載
したバスアクセスコントローラはＲＴＳ／ＣＴＳ構成を
有する通信コントローラが必要であり、上記したよう
に、ＳＧＳ−トムソン ＭＫ５０Ｈ２１及びモトローラ
ＭＣ６８３６０がこれらの特徴を有する。

【００３２】バスアクセスコントローラ１３はバックプ
レインシリアルバス上のアクセスを制御する役目を持
つ。また、転送を希望する他のノードとのアクセス優先
権を決定する役目ももつ。さらに動作管理機能も備えて
おり、メインバスで転送上の失敗があった場合は他のス
レーブバスに切り換える。バスアクセスコントローラは
完全な転送サイクルを動作すべく通信コントローラから
のＲＴＳ／ＣＴＳ信号を使用する。さらに、バスアクセ
スコントローラはフューチャバス＋スタンダードに対し
て動作するバックプレインドライバ／レシーバ１４に対
するインタフェースとなり、プロトコルが動作するのに
要するスロット番号を決定するためにバックプレインに
対する直接インタフェースを含んでいる。

【００３３】転送方向のフューチャバス＋ドライバはバ
スアクセスコントローラ１３からのＴＴＬレベル信号を
バックプレイン上のバックプレイントランシーバロジッ
ク（ＢＴＬ）レベルに変換する。同様に受信方向におい
ても、ＢＴＬレベル信号はＴＴＬレベル信号に変換され
る。密集したバックプレイン内で駆動される高速信号が
要求される場合は特性上フューチャバス＋スタンダード
が特に好ましい。さらに、精密に設計されたバックプレ
インにおいて、ＢＴＬレシーバは良好なノイズ除去特性
を有し、電圧変動（バス上では１ボルト）が小さいので
電力消費が低減される。メイン及びスタンバイバスの保
護切り換え方法を実現するためにドライバ／レシーバは
２つのセット（３つの信号からなる２群）で配置されて
いる。理想的には、メイン及びスタンバイバスが単一の
デバイス内に配置できるように、十分なＢＴＬドライバ
／レシーバを一体化するための装置が必要である。適当
な装置として、３−３−１構成の７ＢＴＬを一体化する
フィリップスＦＢ２０４３がある。

【００３４】改善形ＭＭＳＢシステムを動作させるため
に各ノードには特定のスロット値、すなわち０乃至３１
の範囲の数を割り当てる必要がある。この数はバックプ
レインのノードの物理的位置によって決定され、５つの
信号からなるバスアクセスコントローラＦＰＧＡ１３上
にはインタフェースが設けられる。これらはＧＮＤに固
定接続されるかあるいはプルアップ抵抗（図１７）を介
してＶＣＣに接続される。コントローラ１３はメインバ
ス上のアービトレーションクロックを管理する。１ｍｓ
以上の期間、クロック信号に関する非アクティブ状態が
検出されたときは、ローカルプロセッサに対してインタ
ラプトが生成される。プロセッサはスタンバイバスへの
切り換えを行なうことによって他のノードと通信を確立
することを試みる。これはドライバ／レシーバ１４上の
メイン／スタンバイ選択信号をプロセッサによって制御
可能なパラレル出力ポートに接続することによって実現
される。

【００３５】ＭＭＳＢアービトレーションプロトコルは
バスアクセスコントローラ１３内で実現され、特に、ク
イックロジックＱＬ８×１２ＦＰＧＡ（フィールドプロ
グラマブルゲートアレイ）または、ＦＰＧＡ（グルーロ
ジックと呼ぶ）に外付けされた少数の要素を有するＡＬ
ＴＥＲＡ ＥＰＭ５０６４−１ ＥＰＬＤを使用すれ
ば、プロトコルのタイミングに対するきびしい要求を満
たすことができる。すべての要求を単一の要素内で満た
すためにＡＳＩＣを使用できることは勿論である。

【００３６】バスアクセスコントローラ１３の全体が図
１５に示されている。３つの主な機能ブロックと、アー
ビトレーションドライブ２０と、アービトレーションコ
ントロール２１と、フェアネスリゾルーション２２とか
らなる。アービトレーションドライブクロック２０はバ
スアイドル状態を検出して通信コントローラからのデー
タ送信要求をラッチする役目をもつ。ロジックはアービ
トレーション区間におけるアービトレーション信号を駆
動する。ノードがアービトレーション区間を勝ちとった
ときは、転送区間の間、転送クロックがアービトレーシ
ョン／データクロックライン上でアクティブになる。さ
らに、このブロックは、通信コントローラがデータを送
信可能にするためのＣＴＳ信号を発生する。アービトレ
ーション制御ブロック２１はアービトレーション区間の
終わりを表示するスロット信号を発生する役目をもつ。
ノードがアービトレーション区間を勝ちとったときは、
ロジックは、転送区間が完了するまでアービトレーショ
ンクロックを”接地”する。フェアネスリゾルーション
ブロック２２は主に、ノードの物理的バックプレイン位
置によって与えられるＳＬＯＴ ＩＤ値からのスロット
周期を計数する役目をもつ。さらにロジックはノードを
第１群及び第２群の間で切り換える役目をもつ。 バス
アクセスコントローラ１３全体を実現するために、クイ
ックロジックＱＬ８×１２ＦＰＧＡに加えて、少量のグ
ルーロジックが必要である。図１６に示された構成で
は、グルーロジックはバスアクセスコントローラ１３全
体を実現するために、ＴＥＸＡＳ ７４ＡＣＴ１１７４
等の２つのＤ形ラッチ２３と、２つの東芝製７４ＢＣＯ
８あるいは同等のＡＮＤゲート２４とが、ＦＰＧＡ２５
とともに具備している。

【００３７】バスアクセスコントローラ１３の設計は送
信要求信号（ＲＴＳ）と送信クリア（ＣＴＳ）信号とを
特徴付ける通信コントローラを指示しているのみであ
る。これは通信コントローラがシリアルバスへアクセス
する必要があるときに何らかの表示が必要となるからで
ある。現在利用可能な進んだコントローラの多くは送信
クリア入力のみを有しており、そのような装置を実現す
るためにバスアクセスロジックは転送の先端フラグの状
態を検出してバスアクセスが決定されるまでデータ転送
を一時停止することが必要である。したがって上記した
ＳＧＳトムソン装置がここでは適している。さらに上記
したバスアクセスコントローラ１３においては通信コン
トローラがプログラムされる必要があり、これより連続
フレームが最小２フラグすなわち、フレーム間の大きさ
は最小２フラグによって分離される。これは転送区間の
終わりと次のアイドル周期との間の遷移区間のよるもの
である。 上記した結果を有する特定のＭＭＳＢ回路は
図１７と図１８に示されている。必要とする共有メモリ
のタイプや実現されるＲＡＭアービトレーション構成に
依存するので、ここではプロセッサまたは共有メモリイ
ンタフェースの詳細な構成は示さない。図１８は通信コ
ントローラのＲＸＤＡＴＡ入力に接続された（点線で囲
まれた）７４ＢＣ０８ ＡＮＤゲート２４を付加的に含
んでいる。これはＭＫ５０Ｈ２１コントローラによって
特定される２ｎｓのデータ保持時間を保証する必要があ
るためである。

【００３８】以下に図１９を参照してＭＫ５０Ｈ２１コ
ントローラのバッファ管理について簡単に説明する。バ
ッファ管理の基本的機構は記述子リングと呼ばれるメモ
リ内のタスクの円形の待ち行列（ｑｕｅｕｅ）である。
転送と受信動作を記述するのに個々のリングがあり、１
２８までのバッファが通信コントローラによって実行を
待機している記述子リング上に配列される。記述子リン
グは各バッファに割り当てられた記述子を有する。各記
述子はそのバッファの開始アドレスに対するポインタを
保持し、バイトで構成されたバッファ長の間、各記述子
はプロセッサまたは通信コントローラがバッファを”所
有”するかどうかを記述する制御ビットを含んでいる。
転送時、通信コントローラがバッファを所有するときに
バッファを転送することが許可されてバッファが転送さ
れる。また、受信時、通信コントローラがバッファを所
有するときは受信データをバッファ内に記憶する。バッ
ファ管理機構は個々のバッファの長さよりも長いフレー
ムを処理する。これは多数のバッファを使用するチェイ
ニング（ｃｈａｉｎｉｎｇ）方法によって実行される。
通信コントローラはルックアヘッドの方法で次の記述子
リングをテストする。フレームが１つのバッファに対し
て長すぎるときは最初のバッファを満たす、すなわち、
チェイニングした後で次のバッファが使用される。通信
コントローラはその後次のバッファを探索し、必要に応
じてそのバッファをチェイニングする。

【００３９】

【発明の効果】本発明によれば、優れたデータ転送機能
を有するマルチマスタシリアルバスシステムを提供する
ことができる。

【図面の簡単な説明】

【図１】マルチマスタシリアルバスシステムの構成を示
す図である。

【図２】３ワイヤからなるバックプレインシステムの構
成を示す図である。

【図３】群及びスロット周期に分割されたアービトレー
ション区間を示す図である。

【図４】全転送サイクルのタイミング動作を示す図であ
る。

【図５】信号の同期状態を示す図である。

【図６】転送区間とアービトレーション区間の間の切り
換えを示す図である。

【図７】以前に勝ちがなかった場合の状態を示す図であ
る。

【図８】最初に負ける場合の状態を示す図である。

【図９】次に勝つ場合の状態を示す図である。

【図１０】次に負ける場合の状態を示す図である。

【図１１】他人が勝つ場合の状態を示す図である。

【図１２】最悪の場合の状態を示す図である。

【図１３】ＭＭＳＢのブロック図である。

【図１４】図１３のＭＭＳＢシステムの一部を詳細に示
す図である。

【図１５】バスアクセスコントローラのブロック図であ
る。

【図１６】バスアクセスコントローラＦＰＧＡとこれに
関連するグルーロジックを示す図である。

【図１７】ＭＭＳＢ（バスアクセスコントローラ及びグ
ルーロジック）の一部を示す図である。

【図１８】特定のＭＭＳＢシステム回路（通信コントロ
ーラ及びフューチャバス＋トランシーバ）の他の部分を
示す図である。

【図１９】通信コントローラバッファ管理機能を示す図
である。

【符号の説明】

１…通信ハイウェイ（ＭＭＳＢ）、２…ポートカード、
３…メインカード、４…スイッチカード、５…シェルフ
コントローラのエンド、６…サブセクション。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイビッド・マイケル・グッドマン イギリス国、エーエル４・９エックスエ ー、ハートフォードシャー、セイント・ア ルバンス、ザ・リッジウエイ 111 (72)発明者 カルロ・キャパルド イギリス国、イーエヌ６・５ジェイジー、 ハートフォードシャー、ポッターズ・バ ー、コットン・ロード 44

Claims (10)

【特許請求の範囲】
1. 【請求項１】 複数のノードと、ノード間でデータが転
   送される通信ハイウェイと、一度に１つのノードのみが
   この通信ハイウェイにアクセスするように制御するアク
   セス制御手段とを具備するマルチマスタシリアルバスシ
   ステムにおいて、 １つのノードから他のノードへの転送がアービトレーシ
   ョン区間と転送区間とを具備し、前記ハイウェイが３つ
   のラインを含み、このうち２つが共有されて前記アービ
   トレーション区間と転送区間において個々の機能を実行
   することを特徴とするマルチマスタシリアルバスシステ
   ム。
2. 【請求項２】 前記アービトレーション区間が複数のス
   ロットに分割され、各ノードが関連するスロット番号を
   有し、前記３つのラインが第１、第２、第３のラインで
   あり、前記第２、第３のラインが共有ラインであり、前
   記第１のラインが前記アービトレーション区間において
   アービトレーションクロック信号を搬送し、前記第２の
   ラインが前記アービトレーション区間においてアービト
   レーション信号を搬送するとともに、前記転送区間にお
   いてデータクロック信号を搬送し、前記第３のラインが
   アービトレーション区間においてスロット信号を搬送
   し、前記ノードの１つが前記ハイウェイへのアクセスを
   勝ちとったとき、前記転送区間において前記ノードから
   転送すべき実際のデータを搬送することを特徴とする請
   求項１記載のマルチマスタシリアルバスシステム。
3. 【請求項３】 前記３つのラインが保護のために複写さ
   れることを特徴とする請求項２記載のマルチマスタシリ
   アルバスシステム。
4. 【請求項４】 データはＨＤＬＣ（ハイレベルデータリ
   ンク制御）メッセージ形式で前記ハイウェイを介して転
   送されることを特徴とする請求項３記載のマルチマスタ
   シリアルバスシステム。
5. 【請求項５】 前記各ノードのアクセス制御手段が、前
   記ノードの処理資源と、通信コントローラと、前記処理
   資源と通信コントローラとの間で共有されるメモリと、
   前記ハイウェイを介してのアクセスを制御し、アービト
   レーション構成の他のノードとの優先度を決定するバス
   アクセスコントローラと、前記ハイウェイに直接インタ
   フェース接続されたハイウェイドライバ／レシーバとを
   含み、前記ハイウェイを介して転送されるデータが前記
   処理資源によって前記メモリに記憶され、前記ハイウェ
   イから受信したデータが前記通信コントローラによって
   前記メモリに記憶されることを特徴とする請求項４記載
   のマルチマスタシリアルバスシステム。
6. 【請求項６】 前記ハイウェイドライバ／レシーバが保
   護のために複写され、前記３つのラインに対応するメイ
   ン及びスタンバイラインによって前記ハイウェイに接続
   されていることを特徴とする請求項５記載のマルチマス
   タシリアルバスシステム。
7. 【請求項７】 アービトレーションクロック信号が１つ
   のノードで生成され、保護のために、他のノードによっ
   て生成されたスタンバイクロック信号によって複写され
   ることを特徴とする請求項６記載のマルチマスタシリア
   ルバスシステム。
8. 【請求項８】 ｎノードを有し、前記アービトレーショ
   ン区間が２ｎスロットに分割され、この２ｎスロットが
   ２群のｎスロットに分割され、各ノードが関連するスロ
   ット番号を有し、このスロット番号が、前記ハイウェイ
   への前記ノードのアクセスの公平さを提供するアービト
   レーション構成によって決定されることを特徴とする請
   求項２記載のマルチマスタシリアルバスシステム。
9. 【請求項９】 前記ノードが最初にｎスロットの第１群
   に関連しており、この第１群に関連したノードがアービ
   トレーション区間を勝ちとったとき、そのスロット位置
   にｎを加算してｎスロットの第２群に関連付けられ、こ
   の第２群に関連したノードがアービトレーション区間を
   勝ちとったときは前記第２群に関連したままであり、さ
   らに、前記第２群に関連したノードとアービトレーショ
   ン区間の前記第１のｎスロット周期が勝者なしに通過し
   た場合は、前記ノードがその位置からｎを減算して第１
   群に再度関連付けられることを特徴とする請求項８記載
   のマルチマスタシリアルバスシステム。
10. 【請求項１０】 前記ノードの１つが前記ハイウェイへ
    のアクセスを勝ちとったときは前記１つのノードが前記
    転送区間に対するデータクロック信号と転送すべき実際
    のデータとを発生し、転送速度が前記ハイウェイの長さ
    とは無関係となることを特徴とする請求項２記載のマル
    チマスタシリアルバスシステム。