JPH07122999A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH07122999A JPH07122999A JP5263450A JP26345093A JPH07122999A JP H07122999 A JPH07122999 A JP H07122999A JP 5263450 A JP5263450 A JP 5263450A JP 26345093 A JP26345093 A JP 26345093A JP H07122999 A JPH07122999 A JP H07122999A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- output
- frequency divider
- controlled oscillator
- reference signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 隣接チャンネル部にスプリアスが発生しない
ようにしたＰＬＬ回路を提供することを目的とする。 【構成】 電圧制御形発振器２の出力を分周する第１分
周器４の出力および第２分周器５で分周された基準信号
を、所定の逓倍比でそれぞれ逓倍する第１，第２逓倍器
８，９を設け、両逓倍器８，９の出力の位相を位相比較
器６で比較するように構成している。 【効果】 隣接チャンネル部にスプリアスが発生するこ
とがなく、これによって、隣接チャンネルの漏洩電力比
または選択度の悪化を防止できることになる。さらに、
発生するスプリアスは、周波数が高いので、ループフィ
ルタ７での通過帯域を維持しながら減衰量を確保するの
が容易となる。
ようにしたＰＬＬ回路を提供することを目的とする。 【構成】 電圧制御形発振器２の出力を分周する第１分
周器４の出力および第２分周器５で分周された基準信号
を、所定の逓倍比でそれぞれ逓倍する第１，第２逓倍器
８，９を設け、両逓倍器８，９の出力の位相を位相比較
器６で比較するように構成している。 【効果】 隣接チャンネル部にスプリアスが発生するこ
とがなく、これによって、隣接チャンネルの漏洩電力比
または選択度の悪化を防止できることになる。さらに、
発生するスプリアスは、周波数が高いので、ループフィ
ルタ７での通過帯域を維持しながら減衰量を確保するの
が容易となる。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、通信機器の周
波数シンセサイザなどに好適なＰＬＬ（ｐｈａｓｅ−ｌ
ｏｃｋｅｄ ｌｏｏｐ）回路に関する。
波数シンセサイザなどに好適なＰＬＬ（ｐｈａｓｅ−ｌ
ｏｃｋｅｄ ｌｏｏｐ）回路に関する。
【０００２】
【従来の技術】図３は、従来例のＰＬＬ回路のブロック
図であり、同図において、１0はＰＬＬｉｃであり、こ
のＰＬＬｉｃ１0は、電圧制御形発振器（ＶＣＯ）２の
出力信号Ｆ0および基準信号発生器３からの基準信号Ｆ
ｒを分周比Ｎ，Ｒでそれぞれ分周する第１，第２分周器
４，５と、両分周器４，５の出力の位相を比較する位相
比較器６とを備えている。７はＰＬＬｉｃ１0の出力か
ら高周波成分およびノイズ成分を除去するループフィル
タ（ローパスフィルタ）であり、このループフィルタ７
の出力によって電圧制御形発振器２の発振周波数が制御
される。
図であり、同図において、１0はＰＬＬｉｃであり、こ
のＰＬＬｉｃ１0は、電圧制御形発振器（ＶＣＯ）２の
出力信号Ｆ0および基準信号発生器３からの基準信号Ｆ
ｒを分周比Ｎ，Ｒでそれぞれ分周する第１，第２分周器
４，５と、両分周器４，５の出力の位相を比較する位相
比較器６とを備えている。７はＰＬＬｉｃ１0の出力か
ら高周波成分およびノイズ成分を除去するループフィル
タ（ローパスフィルタ）であり、このループフィルタ７
の出力によって電圧制御形発振器２の発振周波数が制御
される。
【０００３】このような従来例のＰＬＬ回路では、電圧
制御形発振器２の出力周波数Ｆ0を第１分周器４でＮ分
周した信号Ｆ0／Ｎの位相と、基準信号Ｆｒを第２分周
器５でＲ分周した信号Ｆｒ／Ｒの位相とを位相比較器６
で比較し、その位相差に応じた出力を、ループフィルタ
７を介して電圧制御形発振器２に与え、これによって、
電圧制御形発振器２の出力周波数を、Ｆ0／Ｎ＝Ｆｒ／
Ｒを満たす周波数Ｆ0となるように制御するものであ
る。ここで、ΔＦ＝Ｆ0／Ｎ＝Ｆｒ／Ｒは、Ｆ0を制御で
きるチャンネル間隔である。
制御形発振器２の出力周波数Ｆ0を第１分周器４でＮ分
周した信号Ｆ0／Ｎの位相と、基準信号Ｆｒを第２分周
器５でＲ分周した信号Ｆｒ／Ｒの位相とを位相比較器６
で比較し、その位相差に応じた出力を、ループフィルタ
７を介して電圧制御形発振器２に与え、これによって、
電圧制御形発振器２の出力周波数を、Ｆ0／Ｎ＝Ｆｒ／
Ｒを満たす周波数Ｆ0となるように制御するものであ
る。ここで、ΔＦ＝Ｆ0／Ｎ＝Ｆｒ／Ｒは、Ｆ0を制御で
きるチャンネル間隔である。
【０００４】実際のＰＬＬ回路では、各分周器４，５か
らの信号Ｆ0／Ｎ，Ｆｒ／Ｒの位相差が小さくなると、
図４の実線で示されるように、位相差検出感度が低下し
て不感帯を生じることになり、この不感帯を無くすため
に、位相比較器６からΔＦの周期でパルス信号をループ
に与えている。なお、図４の破線は、理想状態の特性を
示している。
らの信号Ｆ0／Ｎ，Ｆｒ／Ｒの位相差が小さくなると、
図４の実線で示されるように、位相差検出感度が低下し
て不感帯を生じることになり、この不感帯を無くすため
に、位相比較器６からΔＦの周期でパルス信号をループ
に与えている。なお、図４の破線は、理想状態の特性を
示している。
【０００５】
【発明が解決しようとする課題】ところが、このパルス
信号によって、図５の出力波形図に示されるように、電
圧制御形発振器２の出力の両側に、ＦＭ成分であるスプ
リアスを発生させることになる。このスプリアスは、チ
ャンネル間隔ΔＦだけ離れた箇所に発生するので、かか
るＰＬＬ回路を用いた通信機器にとっては、隣接チャン
ネルの漏洩電力比または選択度を悪化させることにな
る。
信号によって、図５の出力波形図に示されるように、電
圧制御形発振器２の出力の両側に、ＦＭ成分であるスプ
リアスを発生させることになる。このスプリアスは、チ
ャンネル間隔ΔＦだけ離れた箇所に発生するので、かか
るＰＬＬ回路を用いた通信機器にとっては、隣接チャン
ネルの漏洩電力比または選択度を悪化させることにな
る。
【０００６】また、このスプリアスを低減させるために
は、ループフィルタ７の減衰量をとればよいが、制御速
度を維持するためには、通過帯域を維持しながら急峻な
スカート特性が必要となる。したがって、ループフィル
タ７の高次化を必要とし、素子数が増加してコストが高
くなるという難点がある。
は、ループフィルタ７の減衰量をとればよいが、制御速
度を維持するためには、通過帯域を維持しながら急峻な
スカート特性が必要となる。したがって、ループフィル
タ７の高次化を必要とし、素子数が増加してコストが高
くなるという難点がある。
【０００７】すなわち、従来例のＰＬＬ回路では、隣接
チャンネルの漏洩電力比や選択度が悪化し、また、ルー
プフィルタ素子の増加によってコスト高を招来するとい
う難点がある。
チャンネルの漏洩電力比や選択度が悪化し、また、ルー
プフィルタ素子の増加によってコスト高を招来するとい
う難点がある。
【０００８】本発明は、隣接チャンネル部にスプリアス
が発生しないようにして上述の技術的課題を解決するこ
とを目的とする。
が発生しないようにして上述の技術的課題を解決するこ
とを目的とする。
【０００９】
【課題を解決するための手段】本発明では、上述の目的
を達成するために、次のように構成している。
を達成するために、次のように構成している。
【００１０】すなわち、本発明は、電圧制御形発振器
と、この電圧制御形発振器の出力を分周する分周器と、
この分周器の出力と基準信号とを比較して位相差に対応
した出力を、ループフィルタを介して前記電圧制御形発
振器に与える位相比較器とを備えるＰＬＬ回路におい
て、前記分周器の出力および前記基準信号を、所定の逓
倍比でそれぞれ逓倍して前記位相比較器に与える第１，
第２逓倍器を設けている。
と、この電圧制御形発振器の出力を分周する分周器と、
この分周器の出力と基準信号とを比較して位相差に対応
した出力を、ループフィルタを介して前記電圧制御形発
振器に与える位相比較器とを備えるＰＬＬ回路におい
て、前記分周器の出力および前記基準信号を、所定の逓
倍比でそれぞれ逓倍して前記位相比較器に与える第１，
第２逓倍器を設けている。
【００１１】
【作用】上記構成によれば、位相比較器で比較する分周
器の出力および基準信号を、逓倍器で逓倍して比較する
ので、隣接チャンネル部にスプリアスが発生することが
なく、また、発生するスプリアスは、周波数が高いの
で、ループフィルタでの通過帯域を維持しながらの減衰
量の確保が容易となる。
器の出力および基準信号を、逓倍器で逓倍して比較する
ので、隣接チャンネル部にスプリアスが発生することが
なく、また、発生するスプリアスは、周波数が高いの
で、ループフィルタでの通過帯域を維持しながらの減衰
量の確保が容易となる。
【００１２】
【実施例】以下、図面によって本発明の実施例につい
て、詳細に説明する。
て、詳細に説明する。
【００１３】図１は、本発明の一実施例のブロック図で
あり、図３の従来例に対応する部分には、同一の参照符
号を付す。
あり、図３の従来例に対応する部分には、同一の参照符
号を付す。
【００１４】同図において、１はＰＬＬｉｃであり、こ
のＰＬＬｉｃ１は、電圧制御形発振器（ＶＣＯ）２の出
力信号Ｆ0および基準信号発生器３からの基準信号Ｆｒ
を分周比Ｎ，Ｒでそれぞれ分周する第１，第２分周器
４，５と、位相比較器６とを備えている。７はＰＬＬｉ
ｃ１の出力から高周波成分およびノイズ成分を除去する
ループフィルタ（ローパスフィルタ）であり、電圧制御
形発振器２は、このループフィルタ７の出力によって発
振周波数が制御される。以上の構成は、従来例と同様で
ある。
のＰＬＬｉｃ１は、電圧制御形発振器（ＶＣＯ）２の出
力信号Ｆ0および基準信号発生器３からの基準信号Ｆｒ
を分周比Ｎ，Ｒでそれぞれ分周する第１，第２分周器
４，５と、位相比較器６とを備えている。７はＰＬＬｉ
ｃ１の出力から高周波成分およびノイズ成分を除去する
ループフィルタ（ローパスフィルタ）であり、電圧制御
形発振器２は、このループフィルタ７の出力によって発
振周波数が制御される。以上の構成は、従来例と同様で
ある。
【００１５】この実施例では、隣接チャンネル部にスプ
リアスが発生しないようにするために、ＰＬＬｉｃ１に
は、第１，第２分周器４，５の出力を、所定の逓倍比Ａ
でそれぞれ逓倍して前記位相比較器６に与える第１，第
２逓倍器８，９を設けている。
リアスが発生しないようにするために、ＰＬＬｉｃ１に
は、第１，第２分周器４，５の出力を、所定の逓倍比Ａ
でそれぞれ逓倍して前記位相比較器６に与える第１，第
２逓倍器８，９を設けている。
【００１６】すなわち、位相比較器６では、電圧制御形
発振器２の出力周波数Ｆ0を第１分周器４でＮ分周し、
さらに、第１逓倍器８でＡ逓倍した信号Ａ・Ｆ0／Ｎの
位相と、基準信号Ｆｒを第２分周器５でＲ分周し、さら
に、第２逓倍器９でＡ逓倍した信号Ａ・Ｆｒ／Ｒの位相
とを比較し、その位相差に応じた出力を、ループフィル
タ７を介して電圧制御形発振器２に与えるようにしてい
る。
発振器２の出力周波数Ｆ0を第１分周器４でＮ分周し、
さらに、第１逓倍器８でＡ逓倍した信号Ａ・Ｆ0／Ｎの
位相と、基準信号Ｆｒを第２分周器５でＲ分周し、さら
に、第２逓倍器９でＡ逓倍した信号Ａ・Ｆｒ／Ｒの位相
とを比較し、その位相差に応じた出力を、ループフィル
タ７を介して電圧制御形発振器２に与えるようにしてい
る。
【００１７】このように位相比較器６では、チャンネル
間隔ΔＦ（＝Ｆ0／Ｎ＝Ｆｒ／Ｒ）のＡ逓倍の信号とし
て位相比較を行うので、電圧制御形発振器２の出力に発
生するＦＭ成分は、ΔＦのＡ倍の箇所に生じることにな
り、図２の出力波形図に示されるように、Ｆ0＋ΔＦの
箇所、すなわち、隣接チャンネル部には、スプリアスを
発生しないことになり、これによって、ＰＬＬ回路を用
いた通信機器における隣接チャンネルの漏洩電力比また
は選択度の悪化を防止できることになる。
間隔ΔＦ（＝Ｆ0／Ｎ＝Ｆｒ／Ｒ）のＡ逓倍の信号とし
て位相比較を行うので、電圧制御形発振器２の出力に発
生するＦＭ成分は、ΔＦのＡ倍の箇所に生じることにな
り、図２の出力波形図に示されるように、Ｆ0＋ΔＦの
箇所、すなわち、隣接チャンネル部には、スプリアスを
発生しないことになり、これによって、ＰＬＬ回路を用
いた通信機器における隣接チャンネルの漏洩電力比また
は選択度の悪化を防止できることになる。
【００１８】しかも、発生するＡ・ΔＦのスプリアス
は、周波数が高いので、ループフィルタ７での通過帯域
を維持しながら減衰量を比較的容易に確保できることに
なり、これによって、従来のようなループフィルタ７の
高次化が不要となり、素子数が増加してコストが高くな
るといったこともない。
は、周波数が高いので、ループフィルタ７での通過帯域
を維持しながら減衰量を比較的容易に確保できることに
なり、これによって、従来のようなループフィルタ７の
高次化が不要となり、素子数が増加してコストが高くな
るといったこともない。
【００１９】さらに、この実施例では、第１，第２逓倍
器８，９を、ＰＬＬｉｃ１の内部で構成しているので、
回路規模を大きくすることなく、モジュール形状は、従
来のままで実現できることになる。
器８，９を、ＰＬＬｉｃ１の内部で構成しているので、
回路規模を大きくすることなく、モジュール形状は、従
来のままで実現できることになる。
【００２０】上述の実施例では、第２逓倍器９で基準信
号をＡ逓倍しているが、本発明の他の実施例として、第
２分周器５の分周比をＲ／Ａにしておくことによって、
第２分周器５で第２逓倍器９を兼用させるようにしても
よい。
号をＡ逓倍しているが、本発明の他の実施例として、第
２分周器５の分周比をＲ／Ａにしておくことによって、
第２分周器５で第２逓倍器９を兼用させるようにしても
よい。
【００２１】
【発明の効果】以上のように本発明によれば、位相比較
器で比較する分周器の出力および基準信号を、逓倍器で
それぞれ逓倍して比較するので、隣接チャンネル部にス
プリアスが発生することがなく、これによって、ＰＬＬ
回路を用いた通信機器における隣接チャンネルの漏洩電
力比または選択度の悪化を防止できることになる。
器で比較する分周器の出力および基準信号を、逓倍器で
それぞれ逓倍して比較するので、隣接チャンネル部にス
プリアスが発生することがなく、これによって、ＰＬＬ
回路を用いた通信機器における隣接チャンネルの漏洩電
力比または選択度の悪化を防止できることになる。
【００２２】さらに、発生するスプリアスは、周波数が
高いので、ループフィルタでの通過帯域を維持しながら
の減衰量の確保が比較的容易となり、これによって、従
来のようにループフィルタの高次化を図る必要がなく、
したがって、素子数が増加してコストが高くなるといっ
たこともない。
高いので、ループフィルタでの通過帯域を維持しながら
の減衰量の確保が比較的容易となり、これによって、従
来のようにループフィルタの高次化を図る必要がなく、
したがって、素子数が増加してコストが高くなるといっ
たこともない。
【図１】本発明の一実施例のブロック図である。
【図２】図１の実施例の出力波形図である。
【図３】従来例のブロック図である。
【図４】位相差検出感度を示す特性図である。
【図５】従来例の出力波形図である。
１，１0 ＰＬＬｉｃ ２ 電圧制御形発振器（ＶＣＯ） ３ 基準信号発生器 ４，５ 第１，第２分周器 ６ 位相比較器 ７ ループフィルタ ８，９ 第１，第２逓倍器
Claims (1)
- 【請求項１】 電圧制御形発振器と、この電圧制御形発
振器の出力を分周する分周器と、この分周器の出力と基
準信号とを比較して位相差に対応した出力を、ループフ
ィルタを介して前記電圧制御形発振器に与える位相比較
器とを備えるＰＬＬ回路において、 前記分周器の出力および前記基準信号を、所定の逓倍比
でそれぞれ逓倍して前記位相比較器に与える第１，第２
逓倍器を設けたことを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5263450A JPH07122999A (ja) | 1993-10-21 | 1993-10-21 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5263450A JPH07122999A (ja) | 1993-10-21 | 1993-10-21 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122999A true JPH07122999A (ja) | 1995-05-12 |
Family
ID=17389685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5263450A Pending JPH07122999A (ja) | 1993-10-21 | 1993-10-21 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122999A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021079563A1 (ja) * | 2019-10-23 | 2021-04-29 | 国立大学法人東京大学 | フラクショナル位相同期回路および位相同期回路装置 |
-
1993
- 1993-10-21 JP JP5263450A patent/JPH07122999A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021079563A1 (ja) * | 2019-10-23 | 2021-04-29 | 国立大学法人東京大学 | フラクショナル位相同期回路および位相同期回路装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6509800B2 (en) | Polyphase noise-shaping fractional-N frequency synthesizer | |
| JP2526847B2 (ja) | ディジタル方式無線電話機 | |
| US6441692B1 (en) | PLL frequency synthesizer | |
| US6308049B1 (en) | Fractional-spurs suppression scheme in frequency tracking multi-band fractional-N phase lock loop | |
| US5422604A (en) | Local oscillation frequency synthesizer for vibration suppression in the vicinity of a frequency converging value | |
| US6188258B1 (en) | Clock generating circuitry | |
| US5831481A (en) | Phase lock loop circuit having a broad loop band and small step frequency | |
| EP0622904B1 (en) | PLL circuit having a multiloop, and FM receiving method and apparatus able to utilize the same | |
| JPS6116623A (ja) | 信号発生器 | |
| JPH07122999A (ja) | Ｐｌｌ回路 | |
| US20060071719A1 (en) | Phase-locked loop | |
| JPH05122068A (ja) | 周波数シンセサイザ | |
| JPH05122066A (ja) | 周波数シンセサイザ | |
| JP2002057577A (ja) | Ｐｌｌ周波数シンセサイザ | |
| JP3248453B2 (ja) | 発振装置 | |
| JP3883812B2 (ja) | Ｐｌｌ回路 | |
| JPH01198841A (ja) | Ｆｍステレオ復調装置 | |
| JPH0529933A (ja) | 位相同期発振装置 | |
| JP3019434B2 (ja) | 周波数シンセサイザ | |
| JPH11330962A (ja) | Ｐｌｌシンセサイザ発振器 | |
| JP3163808B2 (ja) | 二重ループ構造を持つｐｌｌ回路 | |
| JPH0548452A (ja) | 周波数シンセサイザおよびパルス列発生器 | |
| JPH0797745B2 (ja) | 位相同期回路 | |
| JPH08274628A (ja) | デジタルｐｌｌ | |
| JPH0522412B2 (ja) |