JPH07121004B2 - フレーム同期送信タイミング方式 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 下り受信データフレームに対して上りの送信データフレ
ームを送出する際のタイミングが規定されている上り下
りの全二重送受信システムにおけるフレーム同期送信タ
イミング方式に関し、 子機側のハードウェア構成を経済的にし、かつ、正確な
送信タイミングを得ることを目的とし、 下りの受信データフレームに対して上りの送信データフ
レームを送出する際のタイミングが規定されている上り
下りの全二重送受信システムにおいて、下りのデータを
受信する下りデータ受信手段と、該下りデータ受信手段
によるデータ受信時の受信要求に基づき受信処理を行な
う受信処理部と、該受信処理部からの受信データからフ
レーム同期パターンを検出するフレーム同期検出部と、
該フレーム同期検出部からの該フレーム同期パターンの
検出信号と前記下りデータ受信手段からの通知であるビ
ットカウント要求とに基づいて受信データのビットカウ
ントを行ない、所定計数値のときに送信タイミング通知
を送出するビトカウント処理部と、該送信タイミング通
知に基づいてデータの送信処理を行なう送信処理部とを
ファームウェアで実現する制御手段と、該制御手段から
の送信すべきデータを上り送信データとして送信する上
りデータ送信手段とを具備するよう構成する。

〔産業上の利用分野〕

本発明はフレーム同期送信タイミング方式に係り、特に
下り受信データフレームに対して上りの送信データフレ
ームを送出する際のタイミングが規定されている上り下
りの全二重送受信システムにおけるフレーム同期送信タ
イミング方式に関する。

上記の上り下りの全二重送受信システムとして、１台の
基地局と複数台の移動局とから構成された簡易自動車電
話システムでは、全二重無線回線の制御を行なう制御チ
ャネルについては、基地局からの下りデータフレームに
対して移動局からの上りのデータフレームを送信するタ
イミングが規定されている。

従来より、このフレーム同期の送信タイミング手段は移
動局においてハードウェアで実現されているが、移動局
をより経済的安価な構成とすることが簡易自動車電話シ
ステムを広く普及させるうえで要求されているため、上
記のフレーム同期の送信タイミング手段もより経済的な
構成とすることが必要とされる。

また、送信タイミングについても、誤差の少ない正確な
タイミングを得ることによる信頼性の向上が望まれる。

〔従来の技術〕

第５図は従来のフレーム同期送信タイミング方式の一例
の構成図を示す。第５図は前記簡易自動車電話システム
に適用した場合の、移動局における構成を示しており、
基地局からの下り受信データが受信フレーム８ビットデ
ータ受信手段51と受信フレーム１ビットデータ受信手段
52でシリアルに受信される。上記の受信データはフレー
ム単位で構成されており、受信フレーム８ビットデータ
受信手段51はこの受信データを直並列変換して８ビット
並列データをフレーム同期検出手段53及び制御手段54に
夫々供給する。

他方、受信フレーム１ビットデータ受信手段52は上記の
受信データを１ビットずつ受信してビットカウンタ55へ
供給する。このビットカウンタ55は上記フレーム同期検
出手段53により、固定パターンの８ビットのフレーム同
期パターンが検出された時にフレーム同期検出手段53よ
り出力される検出信号によりセットされ、この時点で送
信タイミング通知を制御手段54に行なう。

制御手段54は受信フレーム８ビットデータ受信手段51か
らの８ビットデータが入力されるときは制御手段54内の
受信処理部56に対して受信データが存在することを通知
し、受信データの処理要求を行なう。一方、移動局の操
作者が送信を行なうときは、送信処理部57から制御手段
54に対して送信要求を行なうと共に、送信データを制御
手段54からの送信タイミング通知に基づいて転送する。
この受信処理部56及び送信処理部57は制御手段54による
マイロクプロセッサを用いたファームウェア処理により
実現される。

制御手段54から取り出された送信のための８ビットデー
タは送信フレームデータ送出手段59により所定のフレー
ムフォーマットに変換して送信データとしてシリアルに
基地局へ送信する。

このように、この従来例によれば、フレーム同期手段53
及びビットカウンタ55をハードウェアで構成し、またフ
ァームウェアにより受信要求に対してそのまま受信処理
を行ない、送信については送信タイミング通知をハード
ウェアから受けて、フレーム同期信号検出時点の直後の
タイミングで送信データフレームを送出する送信処理を
行なう。

また、第６図は従来のフレーム同期送信タイミング方式
の他の構成図を示す。同図中、第５図と同一構成部分に
は同一符号を付し、その説明を省略する。第６図におい
て制御手段61は受信データがあるときは制御手段61内の
受信処理部62に対して受信要求を行なう。受信処理部62
はこれを受けて受信データをフレーム同期検出部63へ転
送する。

フレーム同期検出部63は受信データ中から固定パターン
のフレーム同期信号を検出すると、タイマ処理部64のタ
イマセットを行ない、タイマ処理を開始させる。タイマ
処理部64はそれ以降、自ら生成した送信タイミング通知
を送信処理部65へフレーム周期で送出する。送信処理部
65はこの送信タイミング通知に基づいて送信要求を制御
手段61に行なう。

この従来例は受信処理部62及び送信処理部65だけでな
く、フレーム同期検出部63及びタイマ処理部64も制御手
段54によるマイクロプロセッサを用いたファームウェア
処理で構成し、一旦タイマ処理部64がタイマセットされ
ると、それ以降は自ら送信タイミング通知するから、フ
ェージングによるデータエラーがあっても、送信タイミ
ングが得られるという特徴がある。

〔発明が解決しようとする課題〕

しかるに、第５図に示した従来方式はフレーム同期手段
53とビットカウンタ55を複雑なハードウェア回路で構成
しているため、回路規模が大きく、装置としてのコスト
が高くつくという欠点がある。しかも、一度開発すると
固定の送信タイミングしか得られないため、他のタイプ
の送信タイミングに対応できないという欠点も有してい
る。

また、第６図に示した従来方式は、フレーム同期検出部
63及び送信タイミングを得るためのタイマ処理部64をフ
ァームウェアで行なっているから、ハードウェア的には
簡単な構成となっているものの、タイマ処理においては
ソフトタイマによる時計処理に時間的誤差を伴うため、
実際の下りの受信データフレームとは正確に同期がとれ
ず、誤差を生じてしまう欠点がある。

本発明は以上の点に鑑みてなされたもので、子機側のハ
ードウェア構成を経済的にし、かつ、正確な送信タイミ
ングを得ることができるフレーム同期送信タイミング方
式を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理構成図を示す。同図中、11は下り
データ受信手段で、下りのデータを受信する。12は制御
手段で、受信処理部13,フレーム同期検出部14,ビットカ
ウント処理部15及び送信処理部16を有し、これらをファ
ームウェアで実現する。

ここで、上記の受信処理部13は下りデータ受信手段11の
データ受信時の受信要求に基づき、受信データの処理を
行なう。フレーム同期検出部14は受信データからフレー
ム同期パターンを検出する。

ビットカウント処理部15は上記のフレーム同期パターン
の検出信号と下りデータ受信手段11からの通知であるビ
ットカウント要求とに基づいて受信データのビットカウ
ントを行ない、所定計数値のときに送信タイミング通知
を送出する。

送信処理部16は上記の送信タイミング通知に基づいてデ
ータの送信処理を行なう。また、上りデータ送信手段17
は制御手段12からの送信すべきデータを上り送信データ
として送信する。

〔作用〕

本発明では、フレーム同期検出部14でフレーム同期パタ
ーンを検出すると、ビットカウント処理部15で受信デー
タのビットをカウントし、所定計数値に達した時点で送
信タイミング通知を行なうことをファームウェアで実現
する点に特徴がある。

これにより、ハードウェア構成は下りデータ受信手段11
と上りデータ送信手段17だけで済み、第５図に示した従
来方式に比べてハードウェア構成を簡素化できる。ま
た、本発明ではタイマ処理でなく受信データのビットカ
ウントを行なっているから、第６図に示した従来方式の
ようなタイマ処理による時間的誤差の累積による送信タ
イミングの誤差の発生を防止することができる。

〔実施例〕

第２図は本発明方式の一実施例の構成図を示す。同図
中、第１図と同一構成部分には同一符号を付してある。
第２図に示す実施例は前記した簡易自動車電話システム
の移動局の構成の要部を示しており、図示しない基地局
からの下りの受信データが８ビットデータ受信回路21及
び１ビット受信検出回路22に夫々シリアルに供給され
る。８ビットデータ受信回路21は入力受信データを直並
列変換して８ビットの並列データを８ビット汎用マイク
ロプロセッサ（以下、単にマイクロプロセッサと記す）
23に入力すると共に、８ビット受信割込み通知をマイク
ロプロセッサ23に対して行なう。

一方、１ビット受信検出回路22は受信データを１ビット
検出する毎に、マイクロプロセッサ23に対して１ビット
受信割込み通知を行なう。本実施例においては、この１
ビット受信検出回路22によりマイクロプロセッサ23に対
し、１ビット毎に受信データを受信したことのみを通知
させるための割込み要求を行なう点が、本実施例におけ
るハードウェア構成上の特徴である。

マイクロプロセッサ23はリード・オンリ・メモリ（RO
M）24及びランダム・アクセス・メモリ（RAM）25と共
に、前記制御手段12を構成しており、これらにより、前
記した受信処理部13,フレーム同期検出部14,ビットカウ
ント処理部15及び送信処理部16をファームウェア処理で
実現する。また、マイクロプロセッサ23は送信すべきデ
ータを８ビットずつ並列に８ビット送信回路26に供給
し、ここで並直列変換させ、所定のフォーマットとした
送信データをシリアルにモデム（図示せず）へ出力す
る。

次に、前記フレーム同期検出部14及びビットカウント処
理部15の動作について第３図のフローチャート及び第４
図の送信タイミング説明図と共に説明する。

第３図において、最初の２つのステップ101と102が前記
フレーム同期検出部14によるファームウェア処理を示
し、残りのステップ103〜117が前記ビットカウント処理
部15によるファームウェア処理を示す。まず、ステップ
101で受信データから固定パターンのフレーム同期パタ
ーンが存在するか否か検出し、存在するときは連続する
２フレームでフレーム同期パターンが検出されたか否か
の判定を行なう。

連続する２フレームでフレーム同期パターンが検出され
ると、ビットカウント処理部15によるファームウェア処
理に移り、初めに前記８ビット並列の受信データが入力
される毎にビットカウンタを８ビットずつカウントダウ
ンし（ステップ103）、続いてその計数値が１フレーム
分のカウント終了直前の値かの判定を行なう（ステップ
104）。

ここで、例えば下りの受信データ１フレーム当りのデー
タビット長を240ビット、送信フレームデータを送出す
るタイミングとして、下りの受信データフレームのフレ
ムー同期パターンの直後に同期させるものと規定されて
いる場合について説明する。また、下りの受信データの
１フレームのフォーマットは第４図（Ａ）に示す如く、
固定パターンのビットシンクBSと、固定パターンのフレ
ーム同期パターンFSと、データDATAとが時系列的に合成
されており、BS及びFSはいずれも８ビットの整数倍のビ
ット長であるものとする。

マイクロプロセッサ23（ビットカウント処理部15）はビ
ットカウンタをステップ103で240ビットから８ビット毎
にカウントダウンしていき、ステップ104でビットカウ
ンタの値が１フレームの終了の直前の値（例えば“4"）
に達したことを検出すると、ステップ105で１ビット受
信割込み通知IRQをイネーブルにして、続くステップ106
で１ビット受信検出回路22からの１ビット受信データが
入力さる毎にビットカウンタをカウントダウンさせる処
理に切替える。このように、本実施例では１ビット受信
割込み通知IRQは通常マスクしておき、最低限必要な時
点でのみイネーブルにしておくことで、マイクロプロセ
ッサ23に不要な負荷をかけずに済み、マイクロプロセッ
サ23の処理能力の低下を最小限に止めている。

次にステップ107でビットカウンタが１フレーム分のカ
ウント終了したか否かを、計数値が“0"であるか否かに
基づいて判定し、“0"でなければステップ106に戻り１
ビットずつのカウントダウンを継続し、“0"に達すると
ステップ108に進み１ビット受信割込み通知IRQを再びマ
スクにした後ステップ109に進んで８ビット毎のカウン
トダウン処理に再び切替えるため、ビットカウンタの端
数処理を行なう。この端数処理は、“240"から“4"を差
し引いた値“236"をビットカウンタにプリセットする処
理である。

以上は送信要求がないときの処理であるが、次に送信要
求があるときの処理について説明する。上記のステップ
109のビットカウンタの端数処理に続いて、ステップ110
でビットカウンタを“236"から８ビットカウントダウン
し、ステップ111で１フレーム分のカウント終了直前の
値“4"になったか否かを判定し、なっていないときはス
テップ110に戻る。

このようにして、８ビット並列受信データが第４図
（Ｃ）に模式的に示す如く入力される毎に、同図（Ｄ）
に示す如くビットカウンタの値を８ビットずつカウント
ダウンしていき計数値が“4"に達すると、同図（Ｂ）に
模式的に示す如く１ビット受信割込み通知IRQをイネー
ブル（EN）にし（第３図のステップ112）、ビットカウ
ンタを受信データを１ビット受信する毎に、同図
（Ｂ），（Ｄ）に示す如く計数値が“0"になるまで“1"
ずつカウントダウンしていく（ステップ113,114）。

計数値が“0"のときは、フレーム同期パターンFSの直後
のデータDATAの最初の１ビット位置であり、このとき第
４図（Ｂ）に模式的に示す如く１ビット受信割込み通知
IRQを再びマスクし（第３図のステップ115）、送信タイ
ミングとして送信処理を起動し（同、ステップ116）、
前記ステップ109と同じビットカウンタの端数処理を行
なう（同、ステップ117）。上記のステップ116の送信処
理の起動により、第４図（Ｅ）に模式的に示す如く、ビ
ットカウンタの計数値“0"の時点から送信フレームデー
タが送信される。ステップ117のビットカウンタ端数処
理が終了すると、再びステップ110に戻り、８ビットず
つのダウンカウント処理に入る。

このように、本実施例によれば、受信データが入力され
る毎にビットカウンタをカウントダウンし、計数値が
“0"になった時点で送信タイミング通知を行なうように
しているため、タイマ処理のような時間的誤差に起因す
る送信タイミングのずれが発生することは全くなく、正
確な送信タイミング通知ができる。

また、本実施例によれば、１ビット受信通知をマイクロ
プロセッサ23への割込み通知でビットカウント処理する
が、常時割込みを受付けるとマイクロプロセッサ23の処
理能力が低下するため、最低限必要な時のみ１ビット受
信割込み通知を受付けることでマイクロプロッセサ23に
不要な負荷をかけないようにしている。

なお、本発明は上記の実施例に限定されるものではな
く、１対Ｎの基地局と移動局から構成される移動通話シ
ステムの移動局に広く適用することができる。

〔発明の効果〕

上述の如く、本発明によれば、ハードウェア構成を簡素
化できるため、回路規模を小さくできると共に装置のコ
ストダウンができ、またソフトタイマ処理でなく受信デ
ータのビットカウントにより送信タイミング通知を行な
うようにしているため、正確な送信タイミング通知を行
なうことができ、更に送信タイミング通知を可変設定で
きるので、他の移動通信システムに適用する場合にも有
利である等の特長を有するものである。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明の一実施例の構成図、 第３図は本発明の要部の一実施例の動作説明用フローチ
ャート、 第４図はビットカウンタによる送信タイミング説明図、 第５図は従来方式の一例の構成図、 第６図は従来方式の他の例の構成図である。 図において、 11は下りデータ受信手段、12は制御手段、13は受信処理
部、14はフレーム同期検出部、15はビットカウント処理
部、16は送信処理部、17は上りデータ送信手段、21は８
ビットデータ受信回路、22は１ビット受信検出回路、23
は８ビット汎用マイクロプロセッサを示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】下りの受信データフレームに対して上りの
   送信データフレームを送出する際のタイミングが規定さ
   れている上り下りの全二重送受信システムにおいて、 下りのデータを受信する下りデータ受信手段（11）と、 該下りデータ受信手段（11）によるデータ受信時の受信
   要求に基づき受信処理を行なう受信処理部（13）と、該
   受信処理部（13）からの受信データからフレーム同期パ
   ターンを検出するフレーム同期検出部（14）と、該フレ
   ーム同期検出部（14）からの該フレーム同期パターンの
   検出信号と前記下りデータ受信手段（11）からの通知で
   あるビットカウント要求とに基づいて受信データのビッ
   トカウントを行ない、所定計数値のときに送信タイミン
   グ通知を送出するビットカウント処理部（15）と、該送
   信タイミング通知に基づいてデータの送信処理を行なう
   送信処理部（16）とをファームウェアで実現する制御手
   段（12）と、 該制御手段（12）からの送信すべきデータを上り送信デ
   ータとして送信する上りデータ送信手段（17）と、 を具備することを特徴とするフレーム同期送信タイミン
   グ方式。