JPH0711847U - 電圧変動抑制装置の制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 系統電圧Ｖ_inを検出して、目標基準電圧Ｖ
_refと比較し、この差分を比例積分回路であるＰＩ制御
回路に通して制御電圧Ｖ_Cとする無効電力補償装置ＳＶ
Ｃを用いた電圧変動抑制装置において、制御の安定化の
ためＰＩ制御系に持たせた遅れのために生じる信号誤差
分を自動修正し、フリッカレベルの電圧変動の抑制効果
を改善する。 【構成】ＰＩ制御回路を、比例回路（Ｐ）と積分回路
（Ｉ）に分離し、これらをカスケード接続することによ
って、別々に取り出したＰ出力とＩ出力を比較演算して
微分出力を取り出し、これを補正信号として、比例積分
出力に加算して、無効電力補償装置の制御信号とする。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は、ＡＶＲ制御方式の無効電力補償装置（以下ＳＶＣという）を用い て、電力系統の電圧変動を抑制する電圧変動抑制装置の制御方式に関する。

【０００２】

【従来の技術】

図５に示すように、末端変電所Ｅ_Sから受電する電源系統の同一母線１に、他 の需要家設備２と共に、自設備の受電系統３を接続した場合、他の需要家設備２ にアーク炉等の急変動する負荷４が含まれていると、この急変動負荷４による電 圧変動が自設備の一般負荷５に悪影響を与える。

【０００３】 この場合、自設備の電圧変動を抑制するためにＳＶＣを設置しても、他設備の 負荷電流が検出できないため、変動する無効電力を瞬時に補償するＱ制御ができ ない。 したがって、同図に示すように、ＳＶＣの設置点の系統電圧Ｖ_lを検出し、こ れを目標基準電圧Ｖ_refに追従させるＶ制御（フィードバック制御）を行うこと になる。

【０００４】 図５において、Ｔ_rは受電トランス、Ｘ_L0、Ｘ_L1、Ｘ_L2は線路インピ−ダンス であり、ＳＶＣは、系統に供給する遅相電力を増減して電圧変動ΔＶを抑制する サイリスタ制御リアクトル（以下ＴＣＲという）と、高調波を吸収しながら一定 の進相電力を供給するフィルタ（以下ＦＣという）とから構成される。

【０００５】 ＳＶＣの制御回路６は、次のように構成される。 まず、系統電圧Ｖ_lを電圧変成器ＰＴで受け、整流器７とリップル除去用フィ ルタ８に通して、直流化信号Ｖ_inを得る。目標基準電圧Ｖ_refは、この直流化信 号Ｖ_inの長周期成分をローパスフィルタ９で取出すことによって得ている。次に 、目標基準電圧Ｖ_refに対する直流化信号Ｖ_inの差分を、比較器１０で取り出し 、比例積分回路であるＰＩ制御回路１１に入力する。この出力である制御信号Ｖ _C で、ＴＣＲ電流Ｉ_TCRを決定し、ファンクション回路１２でＴＣＲの制御位相角 βに変換した後、トリガパルス発生回路１３に、そのタイミングで点弧パルスを 発生させる。

【０００６】 この制御回路６は、全体の伝達関数Ｇ（Ｓ）を、Ｇ（Ｓ）≒Ｇ（Ｓ₀₀）・Ｇ（ Ｓ₀₂）′・Ｇ（Ｓ₀₁）〔但し、Ｇ′（Ｓ₀₂）＝１＋Ｇ（Ｓ₀₂）〕とするフィード バック系によるＰＩ制御によって、系統電圧Ｖl（直流化信号Ｖ_in）を目標基準 電圧Ｖ_refに追従させ、系統の電圧変動ΔＶを抑制する。

【０００７】

【考案が解決しようとする課題】

図５で説明した制御回路６はフィードバック制御であり、制御の安定化のため 、各回路の伝達関数は、次のように定められる。

【０００８】 商用周波の６０（５０）ＨZの整流電圧のリップルを除去するため、リップル 除去用フィルタ８の伝達関数Ｇ（Ｓ₀₀）は、最短でもＧ（Ｓ₀₀）≒１０ｍsecと する必要がある。また、制御の安定化のため、ＰＩ制御回路１１の電圧関数Ｇ（ Ｓ₀₁）と、ローパスフィルタ９の電圧関数Ｇ（Ｓ₀₂）は、夫々、最少でもＧ（Ｓ ₀₁ ）≒５・Ｇ（Ｓ₀₀）、Ｇ（Ｓ₀₂）≒１０・Ｇ（Ｓ₀₀）とする必要がある。 このように各回路の電圧関数を必要最小限に定めると、Ｇ（Ｓ）≒Ｇ（Ｓ₀₁） ≒数１０ｍsecの電圧変動の抑制ができる。

【０００９】 一方、問題とするアーク炉負荷による電圧変動（フリッカ）は、数１０ｍsec 付近から発生しており、これを補償するにはＳＶＣの制御回路６の伝達関数Ｇ（ Ｓ）に、フリッカ電圧変動の１／３程度（約１０ｍsec）が要求される。 このため、上述した制御回路６では、フリッカに対する抑制効果は期待できな い。

【００１０】 そこで、この考案は、従来のＰＩ制御系の応答遅れによる信号誤差分を修正し て、フリッカレベルの電圧変動をも抑制できる制御方式を提供することを目的と する。

【００１１】

【課題を解決するための手段】

本考案が提供する電圧変動抑制装置の制御方式は、系統電圧Ｖlの直流化信号 Ｖ_inと目標基準電圧Ｖ_refの差を、比例積分回路であるＰＩ制御回路に通して得 た制御信号Ｖ_Cによって、無効電力補償装置が系統に供給する無効電力を増減・ 制御して、系統の電圧変動を抑制する電圧変動抑制装置において、

【００１２】 上記ＰＩ制御回路を比例回路と不完全積分回路とに分離し、これをカスケード 接続した構成とし、 不完全積分回路に入力される電圧から、不完全積分回路の出力を減算して不完 全微分出力を取出し、 これを不完全積分回路の出力に加算して無効電力補償装置への制御信号Ｖ_C′ としたことを特徴とする。

【００１３】

【作用】

上記構成は、不完全積分回路に入力される電圧から、不完全積分回路の出力を 減算することによって、不完全微分出力を取出している。 これは、入力電圧の変化に対する不完全積分回路の応答遅れ分を直ちに取出す もので、例えば入力電圧が急に立ち上がっても不完全積分回路の出力は遅れて追 従するため、入力電圧と出力電圧との間に急峻な差が生じ、これが不完全微分出 力として取り出される。

【００１４】 この不完全微分出力は、不完全積分出力に加算されて、無効電力補償装置の制 御信号Ｖ_C′となる。不完全積分出力は、ゆっくりした電圧変動を抑制し、不完 全微分出力でフリッカレベルの電圧変動を抑制するので、ゆっくりとした電圧変 動からフリッカレベルの電圧変動まで抑制できることになる。

【００１５】

【実施例】

本考案は、従来からＡＶＲ制御のための調節計として使用されているＰＩ制御 回路１１に、不完全微分出力を取り出せる回路を追加して、従来の比例積分制御 （ＰＩ制御）を、比例・積分・微分制御（ＰＩＤ制御）としたもので、図１にこ の改良部分を示す。 図１の回路は、図５の直流化信号Ｖ_inの検出部７，８、及びＡＶＲ制御回路を 改良したもので、他の部分は図５と共通する。

【００１６】 図１において、３は自設備の受電系統、ＰＴは系統電圧Ｖ_lを取出す電圧変成 器である。１４は系統電圧Ｖ_lの実効値演算を行って直流化信号Ｖ_inを取出す電 圧検出回路で、伝達関数Ｇ（Ｓ₁）＝１／（１＋ＳＴ₁）で表される。この電圧検 出回路１４は、高速化のため図５の整流器７とリップル除去用フィルタ８に代え て使用されている。９はこの直流化信号Ｖ_inの長周期成分を取り出して目標基準 電圧Ｖrefとするローパスフィルタで、伝達関数Ｇ（Ｓ₂）＝１／（１＋ＳＴ₂） で表される。１０は目標基準電圧Ｖ_refと直流化信号Ｖ_inの差分ΔＶ₀を取出す比 較器である。

【００１７】 １５は制御系全体のループゲインを１とするための比例回路で、比例定数をＫ _L とする。１６は不完全積分回路で、伝達関数Ｇ（Ｓ₃）＝Ｋ₃／（１＋ＳＴ₃）で 表される。これら比例回路１５と不完全積分回路１６は、図５のＰＩ制御回路１ １を分離したものである。 １７は補正用加算器で、不完全積分回路１６への入力電圧（直流化信号Ｖ_inを 比例回路１５で増幅した電圧）から、不完全積分回路１６の出力を減算して不完 全微分出力を取出す。１８は係数器で、現実の回路では一定の増幅率Ｋ₃を持つ ことになる不完全積分回路１６の出力を、入力側レベルと整合させるため、係数 η₁＝１／Ｋ₃を掛けて、補正用加算器１７に入力する。 １９は微分出力特有のキック電圧を吸収するための比例積分回路で、伝達関数 Ｇ（Ｓ₄）＝Ｋ₄／（１＋ＳＴ₄）で表される（Ｋ₄＝Ｋ₃）。この目的のため、そ の遅れ定数を、（ＳＴ₄＝１／５・ＳＴ₃）としている。 ２０はＰＩＤ加算器で、不完全積分回路１６の出力するＰＩ（比例積分）制御 信号ΔＱ（Ｓ）と、比例積分回路１９の出力するＤ（微分）制御信号ΔＱ′（Ｓ ）を加算し、ファンクション回路１２にＰＩＤ制御信号Ｖ_C′として出力する。

【００１８】 上記図１のＡＶＲ制御系は、比例回路１５、不完全積分回路１６,比例積分回 路１９が、夫々反転増幅器であるので、補正用加算器１７は、比例回路の１５の 出力から、レベル整合された不完全積分回路１６の出力を減算することになる。 また、ＰＩＤ加算器２０への２入力は、２つの反転増幅器を通るので、比例回路 １５への入力と同極性となっている。

【００１９】 このＡＶＲ制御系の働きを、比例回路１５にステップ入力がされた場合につい て示すと、図２のようになる。なお、この図は、電圧レベルを不完全積分回路１ ６の入力側レベルに揃えて表示している。

【００２０】 比例積分回路１６は一次の遅れを持って比例積分を行うので、そのＰＩ制御信 号（主制御）はなだらかに立ち上がる。補正用加算器１７は、ステップ入力から ＰＩ制御信号を減算した値（不完全微分値）を出力し、この値は小さな遅れ要素 （ＳＴ₄）を持つ比例積分回路１９を通ってＤ制御信号（補正信号）となる。Ｐ ＩＤ加算器２０で、これらの出力を加算すると、入力に対して高速応答性を持つ 制御信号Ｖ_C′となる。

【００２１】 上記図１の回路は、図３に示すように、主制御回路であるＰＩ制御系と補正回 路であるＤ制御系の並列回路としてブロック化できる。このとき、Ｄ制御系の伝 達関数は、Ｇ_D（Ｓ）＝１／η₁〔１−Ｋ₃／（１＋η₁・Ｔ₄S）〕となる。

【００２２】 さらに、この考案装置のＰＩＤアルゴリズムを制御系全体についてブロック化 すると、図４のように表すことができる。 図４で、図３に示すＡＶＲ制御系は、Ｐ（比例回路）、Ｉ（積分回路）、Ｄ（ 微分回路）に分離して考えることができる。ここで、微分回路の遅れ要素ＳＴ4 は、積分回路の遅れ要素ＳＴ₃の１／５程度にできるので、ＳＴ₃による遅れによ る制御信号の誤差分を外乱的に瞬時補正できる。ここで、ＳＴ₃の決定要因であ る電圧検出器１４の遅れ要素ＳＴ₁は、実効値演算の時間である数msecの応答が 得られ、図３に示すローパスフィルタを用いた場合の遅れＳＴ₀₀に比べ小さくで き、制御応答速度を、さらに高速化できる。

【００２３】

【考案の効果】

この考案は、系統電圧のみを検出してＶ制御を行なう場合に、ＰＩ制御回路の 遅れによって生じる誤差の補正を、ＰＩ制御回路に付設したＤ制御回路によって 取り出した微分出力によって行ない、制御応答速度を高速化するから、フリッカ ーレベルの電圧変動抑制効果を改善できる。

【図面の簡単な説明】

【図１】この考案の一実施例である電圧変動抑制装置の
要部を示す図

【図２】図１の回路のステップ応答を示す図

【図３】図１の回路のＡＶＲ制御系を機能的にブロック
化して示す図

【図４】図１に要部を示し、他の部分を図５に示した、
この考案装置の全体をフィードバック系としての概念で
示すブロック図

【図５】従来の電圧変動抑制装置を示す回路図

【符号の説明】

１ 母線 ２ 他の需要家設備 ３ 自設備の受電系統 ６ ＳＶＣの制御回路 ９ ローパスフィルタ １０ 比較器 １４ 電圧検出回路 １５ 比例回路 １６ 不完全積分回路 １７ 補正用加算器 １８ 係数器 １９ キック電圧を吸収用の比例積分回路 ２０ ＰＩＤ加算器 Ｖ_l 系統電圧 Ｖ_in 直流化信号 Ｖ_ref 目標基準電圧 Ｖ_C′ 制御信号 ＳＶＣ 電圧変動抑制装置（電力補償装置）

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 系統電圧Ｖ_lの直流化信号Ｖ_inと目標基
   準電圧Ｖ_refの差を、比例積分回路であるＰＩ制御回路
   に通して得た制御信号によって、無効電力補償装置が系
   統に供給する無効電力を増減・制御して、系統の電圧変
   動を抑制する電圧変動抑制装置において、 上記ＰＩ制御回路を比例回路と不完全積分回路とに分離
   し、これをカスケード接続した構成とし、 不完全積分回路に入力される電圧から、不完全積分回路
   の出力を減算して不完全微分出力を取出し、これを不完
   全積分回路の出力に加算して無効電力補償装置への制御
   信号としたことを特徴とする電圧変動抑制装置の制御方
   式。