JPH07113730B2 - Liquid crystal display - Google Patents

Liquid crystal display

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JPH07113730B2
JPH07113730B2 JP23444489A JP23444489A JPH07113730B2 JP H07113730 B2 JPH07113730 B2 JP H07113730B2 JP 23444489 A JP23444489 A JP 23444489A JP 23444489 A JP23444489 A JP 23444489A JP H07113730 B2 JPH07113730 B2 JP H07113730B2
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liquid crystal
gate electrode
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tft
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直紀 中川
弘和 阪本
良典 沼野
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はTFTアレイ基板を用いた液晶表示装置に関
し、特に高品質化のためにTFTアレイ基板に設けられる
電荷保持容量の短絡を低減できる電荷保持容量構成を備
えた液晶表示装置に関するものである。
Description: TECHNICAL FIELD The present invention relates to a liquid crystal display device using a TFT array substrate, and in particular, for improving the quality, it is possible to reduce a short circuit of a charge holding capacitor provided in the TFT array substrate. The present invention relates to a liquid crystal display device having a storage capacitor structure.

〔従来の技術〕[Conventional technology]

液晶表示装置は、通常2枚の対向する基板の間に液晶等
の表示材料が挟持され、この表示材料に電圧を印加する
方法で構成される。この際、少なくとも一方の基板にマ
トリクス状に配列した画素電極を設け、これらの画素を
選択的に動作するために各画素ごとに電界効果トランジ
スタ(FET)等の非線性特性を有する能動素子を設けて
いる。さらに画質を向上するために各画素ごとに電荷保
持容量を設けている。
A liquid crystal display device is usually constructed by a method in which a display material such as liquid crystal is sandwiched between two opposing substrates and a voltage is applied to the display material. At this time, pixel electrodes arranged in a matrix are provided on at least one substrate, and active elements having non-linear characteristics such as field effect transistors (FETs) are provided for each pixel in order to selectively operate these pixels. ing. Further, a charge storage capacitor is provided for each pixel in order to improve the image quality.

第12図は、例えば、特開昭64-26822号公報に示された従
来の液晶表示装置に用いられるTFTアレイ基板の一画素
分を示す平面構成図、第13図は第12図のA−A′断面
図、第14図は第12図の等価回路図である。図において、
1はソース電極線、2はゲート電極線、3は次段のゲー
ト電極線、4はゲート絶縁膜、5は水素化アモルファス
シリコンi層、7は水素化アモルファスシリコンn+層、
8はドレイン電極、9は画素電極、10は保護膜、14は透
明絶縁基板、18は電荷保持容量、19はA1のゲート配線パ
ターン、35は液晶、38は対向電極である。
FIG. 12 is a plan view showing one pixel of a TFT array substrate used in the conventional liquid crystal display device disclosed in, for example, Japanese Patent Laid-Open No. 64-26822, and FIG. FIG. 14 is an equivalent circuit diagram of FIG. 12 taken along the line A ′. In the figure,
1 is a source electrode line, 2 is a gate electrode line, 3 is a gate electrode line in the next stage, 4 is a gate insulating film, 5 is a hydrogenated amorphous silicon i layer, 7 is a hydrogenated amorphous silicon n + layer,
Reference numeral 8 is a drain electrode, 9 is a pixel electrode, 10 is a protective film, 14 is a transparent insulating substrate, 18 is a charge storage capacitor, 19 is a gate wiring pattern of A1, 35 is a liquid crystal, and 38 is a counter electrode.

第12図,第13図の構成は、まず透明絶縁基板14上にCrで
ゲート電極線2,ゲート電極線3を形成する。さらにA1の
ゲート配線パターン19を形成する。その後、ゲート絶縁
膜4,半導体膜5,ソース電極線1,及びドレイン電極8によ
りTFTを構成し、このTFTと画素電極9によりTFTアレイ
を構成する。次段のゲート電極線3は、走査された時以
外は一定電位となるので、これを利用して、次段のゲー
ト電極線3と画素電極9とをゲート絶縁膜4を挟持する
ようにオーバーラップさせることにより、電荷保持容量
18を形成する。このようにして構成されるTFTアレイ基
板に、カラーフィルタや透明導電膜を有する対向電極基
板をその間に液晶等を挟持して対向させ液晶表示装置を
構成する。
In the structure shown in FIGS. 12 and 13, first, the gate electrode lines 2 and 3 are formed on the transparent insulating substrate 14 with Cr. Further, the gate wiring pattern 19 of A1 is formed. Then, the gate insulating film 4, the semiconductor film 5, the source electrode line 1, and the drain electrode 8 form a TFT, and the TFT and the pixel electrode 9 form a TFT array. Since the gate electrode line 3 of the next stage has a constant potential except when it is scanned, the gate electrode line 3 and the pixel electrode 9 of the next stage are used to sandwich the gate insulating film 4 by using this. Charge retention capacity by wrapping
Forming 18. A liquid crystal display device is configured by making a counter electrode substrate having a color filter and a transparent conductive film face the TFT array substrate thus configured with a liquid crystal or the like interposed therebetween.

〔発明が解決しようとする課題〕[Problems to be Solved by the Invention]

従来の液晶表示装置は以上のように構成されており、次
段のゲート電極線を電荷保持容量電極としているので、
電荷保持容量が破壊し、ゲート電極線とドレイン電極と
が短絡することにより歩留まりが低下するという問題点
があった。
The conventional liquid crystal display device is configured as described above, and since the gate electrode line in the next stage is used as the charge storage capacitor electrode,
There is a problem in that the charge retention capacity is destroyed and the gate electrode line and the drain electrode are short-circuited, so that the yield is reduced.

この発明は、上記のような従来の問題点を解消するため
になされたもので、短絡の発生による歩留まり低下を少
なくできる液晶表示装置を得ることを目的とする。
The present invention has been made in order to solve the above-mentioned conventional problems, and an object of the present invention is to obtain a liquid crystal display device that can reduce the yield reduction due to the occurrence of a short circuit.

〔課題を解決するための手段〕[Means for Solving the Problems]

この発明に係る液晶表示装置は、ゲート電極線とドレイ
ン電極に接続された画素電極とが直接オーバーラップす
ることなく、これらがこれらゲート電極線と画素電極に
わたって形成された浮遊電極を介して容量性結合され、
該浮遊電極と上記ゲート電極線及び画素電極の間に形成
される複数の容量が直列結合された電荷保持容量を備え
たものである。
In the liquid crystal display device according to the present invention, the gate electrode line and the pixel electrode connected to the drain electrode do not directly overlap with each other, and they are capacitively coupled via the floating electrode formed over the gate electrode line and the pixel electrode. Combined,
A plurality of capacitors formed between the floating electrode, the gate electrode line and the pixel electrode are connected in series to provide a charge holding capacitor.

〔作用〕[Action]

この発明においては、電荷保持容量が少なくとも直列の
2つの容量に分割されており、しかも画素電極とゲート
電極線とは直接オーバーラップしていないので、ゲート
電極線と画素電極とが直接短絡することはなく、ゲート
電極線と画素電極との短絡発生を低減できる。
According to the present invention, the charge holding capacitor is divided into at least two capacitors in series, and the pixel electrode and the gate electrode line do not directly overlap each other, so that the gate electrode line and the pixel electrode are directly short-circuited. In addition, the occurrence of a short circuit between the gate electrode line and the pixel electrode can be reduced.

〔実施例〕 以下、この発明の一実施例を図について説明する。[Embodiment] An embodiment of the present invention will be described below with reference to the drawings.

第1図はこの発明の一実施例による液晶表示装置のTFT
アレイ基板の1画素分を示す平面構成図、第2図は第1
図のA−A′断面図、第3図は第1図の回路図である。
図において、1はソース電極線、2はゲート電極線、3
は次段(あるいは前段)のゲート電極線、4はゲート絶
縁膜、5は半導体i層、6は上部絶縁膜、7は半導体n+
層、8はドレイン電極、9は画素電極、10は保護膜、12
は浮遊電極、13は誘電体膜、14は透明絶縁基板、15はTF
T、16はゲート・ドレイン間寄生容量、17は遮光膜、21
は電荷保持容量(1)、22は電荷保持容量(2)であ
る。
FIG. 1 is a TFT of a liquid crystal display device according to an embodiment of the present invention.
FIG. 2 is a first block diagram showing the plane configuration of one pixel of the array substrate.
FIG. 3 is a sectional view taken along the line AA 'in FIG. 3, and FIG. 3 is a circuit diagram of FIG.
In the figure, 1 is a source electrode line, 2 is a gate electrode line, 3
Is a gate electrode line in the next stage (or the previous stage), 4 is a gate insulating film, 5 is a semiconductor i layer, 6 is an upper insulating film, and 7 is a semiconductor n +.
Layer, 8 is drain electrode, 9 is pixel electrode, 10 is protective film, 12
Is a floating electrode, 13 is a dielectric film, 14 is a transparent insulating substrate, and 15 is a TF.
T, 16 are gate-drain parasitic capacitances, 17 is a light-shielding film, 21
Is a charge holding capacity (1), and 22 is a charge holding capacity (2).

次に、本実施例の作製方法について述べる。Next, a manufacturing method of this embodiment will be described.

まず、ガラス等の透明絶縁基板14上にITO等の透明導電
膜をEB蒸着法で堆積する。この後、ホトエッチング等の
方法で、上記透明導電膜の不要部分を除去しアイランド
状に浮遊電極12を形成する。次に、プラズマCVD法やス
パッタ法等で窒化シリコン,酸化シリコン,あるい酸化
タンタル、あるいは、それらのいずれか2層以上からな
る誘電体膜13を形成する。
First, a transparent conductive film such as ITO is deposited on the transparent insulating substrate 14 such as glass by the EB evaporation method. After that, unnecessary portions of the transparent conductive film are removed by a method such as photoetching to form the floating electrode 12 in an island shape. Next, a dielectric film 13 made of silicon nitride, silicon oxide, tantalum oxide, or any two or more layers thereof is formed by a plasma CVD method, a sputtering method, or the like.

この後、スパッタ法等により、ITO等の透明導電薄膜を
形成する。その後、ホトエッチング等で、画素電極9を
形成する。このとき、浮遊電極12と画素電極9とを誘電
体膜13を挟持しながらオーバーラップさせて、電荷保持
容量(1)21を形成する。
After that, a transparent conductive thin film such as ITO is formed by a sputtering method or the like. After that, the pixel electrode 9 is formed by photoetching or the like. At this time, the floating electrode 12 and the pixel electrode 9 are overlapped while sandwiching the dielectric film 13 to form the charge storage capacitor (1) 21.

次に、スパッタ法等で、Crあるいは、Mo等の金属を堆積
する。この後、ホトエッチング等でゲート電極線2,3を
形成する。このとき、浮遊電極12とゲート電極線3とを
誘電体膜13を挟持しながらオーバーラップさせること
で、電荷保持容量(2)22を形成する。
Next, a metal such as Cr or Mo is deposited by a sputtering method or the like. After that, the gate electrode lines 2 and 3 are formed by photoetching or the like. At this time, the floating electrode 12 and the gate electrode line 3 are overlapped while sandwiching the dielectric film 13 to form the charge storage capacitor (2) 22.

次に、窒化シリコン等のゲート絶縁膜4および水素化ア
モルファスシリコンi層等の半導体i層5および上部絶
縁膜6を連続してプラズマCVD法等により堆積する。そ
の後、上部絶縁膜6をパターン加工する。次に、水素化
アモルファスシリコンn+層等の半導体n+層7をプラズマ
CVD法等で形成した後、パターン加工により、画素電極
9とドレイン電極10とのコンタクトホールを形成する。
そして、A1,Mo等の導電性薄膜をスパッタ法等で堆積
し、ソース電極線1とドレイン電極8にパターン加工す
る。さらに、不要な半導体n+層7および、半導体i層5
をドライエッチング層でエッチオフし、最後に窒化シリ
コン膜あるいは、酸化シリコン膜等をプラズマCVD法等
で堆積し、パターン加工して保護膜10とする。
Next, the gate insulating film 4 such as silicon nitride, the semiconductor i layer 5 such as hydrogenated amorphous silicon i layer, and the upper insulating film 6 are continuously deposited by plasma CVD or the like. Then, the upper insulating film 6 is patterned. Next, the semiconductor n + layer 7 such as hydrogenated amorphous silicon n + layer is plasma-treated.
After forming by the CVD method or the like, pattern processing is performed to form a contact hole between the pixel electrode 9 and the drain electrode 10.
Then, a conductive thin film such as A1 and Mo is deposited by a sputtering method or the like, and the source electrode line 1 and the drain electrode 8 are patterned. Furthermore, unnecessary semiconductor n + layer 7 and unnecessary semiconductor i layer 5
Is etched off with a dry etching layer, and finally a silicon nitride film, a silicon oxide film or the like is deposited by a plasma CVD method or the like, and patterned to form a protective film 10.

上述のように形成されたTFTアレイ基板と、透明電極お
よびカラーフィルタ等を有する対向電極基板との間に液
晶等の表示材料が挟持され液晶表示装置が製造される。
A liquid crystal display device is manufactured by sandwiching a display material such as liquid crystal between the TFT array substrate formed as described above and a counter electrode substrate having a transparent electrode, a color filter and the like.

このように本実施例では、画素電極を前段あるいは次段
のゲート電極とオーバーラップしないように配置すると
ともに,該画素電極とゲート電極とにわたる浮遊電極を
設け、この浮遊電極と上記画素電極,及びこの浮遊電極
とゲート電極との間に形成される容量の直列結合により
画素電極とゲート電極とを容量結合する構成としたか
ら、浮遊電極と上記画素電極,あるいは浮遊電極とゲー
ト電極との間のいずれかで短絡が生じてもゲート,ドレ
イン間の短絡は生じない。従って、画素電極とゲート電
極線との短絡による歩留り低下を低減できる。
As described above, in this embodiment, the pixel electrode is arranged so as not to overlap with the gate electrode of the previous stage or the next stage, and the floating electrode extending over the pixel electrode and the gate electrode is provided, and the floating electrode, the pixel electrode, and Since the pixel electrode and the gate electrode are capacitively coupled by the series coupling of the capacitance formed between the floating electrode and the gate electrode, the floating electrode and the pixel electrode, or the floating electrode and the gate electrode are connected. Even if a short circuit occurs in either of them, a short circuit between the gate and drain does not occur. Therefore, a decrease in yield due to a short circuit between the pixel electrode and the gate electrode line can be reduced.

なお上記実施例では、TFT構成に上部絶縁膜6を用いた
場合について示したが、第4図,第5図に示したTFT構
成に上部絶縁膜を用いないTFT構造であってもよい。
In the above-described embodiment, the case where the upper insulating film 6 is used in the TFT structure is shown, but the TFT structure shown in FIGS. 4 and 5 may be a TFT structure in which the upper insulating film is not used.

また、上記実施例では、最初に浮遊電極12を形成し、誘
電体膜13を用いた例を示したが、第6図,第7図あるい
は第8図,第9図に示したように、浮遊電極12をソース
・ドレイン電極材料を用いて形成し、浮遊電極12とゲー
ト電極線3と画素電極9とゲート絶縁膜4によって電荷
保持容量(1)21,電荷保持容量(2)22を形成するこ
ともできる。さらに上記の両方を備えることも可能であ
る。
Further, in the above embodiment, the floating electrode 12 was first formed and the dielectric film 13 was used. However, as shown in FIGS. 6, 7 or 8 and 9, The floating electrode 12 is formed by using a source / drain electrode material, and the floating electrode 12, the gate electrode line 3, the pixel electrode 9 and the gate insulating film 4 form a charge holding capacitor (1) 21 and a charge holding capacitor (2) 22. You can also do it. It is also possible to provide both of the above.

また、上記実施例では、すべて浮遊電極12を1個とした
場合について示したが、第10図に示すように複数個有し
てもよい。例えば第1図において浮遊電極12を4個とし
た場合、第11図に示すような構成となる。
Further, in the above embodiment, the case where the number of the floating electrodes 12 is one is shown, but a plurality of floating electrodes 12 may be provided as shown in FIG. For example, when the number of floating electrodes 12 is four in FIG. 1, the structure is as shown in FIG.

〔発明の効果〕〔The invention's effect〕

以上のように、この発明によれば、ゲート電極線と画素
電極との間に形成する電荷保持容量をゲート電極線と画
素電極とのオーバーラップなしに構成したのでゲート電
極線と画素電極との短絡発生を低減する効果がある。ま
た、電荷保持容量を直列の複数のキャパシタで形成して
いるので、そのうちひとつが短絡しても電荷保持容量と
して成立するという冗長性をもたせることができる効果
がある。
As described above, according to the present invention, the charge storage capacitor formed between the gate electrode line and the pixel electrode is configured without the gate electrode line and the pixel electrode overlapping each other. This has the effect of reducing the occurrence of short circuits. In addition, since the charge storage capacitor is formed by a plurality of capacitors in series, even if one of them is short-circuited, there is an effect that it is possible to provide redundancy that the charge storage capacitor is established.

【図面の簡単な説明】[Brief description of drawings]

第1図は本発明の実施例の液晶表示装置のTFTアレイ基
板の1画素分を示す平面構成図、第2図は第1図のA−
A′断面図、第3図は第1図の回路図、第4図,第6
図,第8図は本発明の他の実施例による液晶表示装置の
TFTアレイ基板の1画素分を示す平面構成図、第5図,
第7図,第9図は各々第4図,第6図,第8図のA−
A′断面図、第10図は本発明の他の実施例において浮遊
電極を複数個有する場合の回路図、第11図は第10図の場
合について浮遊電極を4個備えた場合の平面構成図、第
12図は従来の液晶表示装置のTFTアレイ基板の1画素分
を示す平面構成図、第13図は第12図のA−A′断面図、
第14図は第12図の等価回路図である。 1……ソース電極線、2……ゲート電極線、3……次段
(あるいは前段)のゲート電極線、4……ゲート絶縁
膜、8……ドレイン電極、9……画素電極、12……浮遊
電極、13……誘電体膜、14……透明絶縁基板、15……TF
T、23……電荷保持容量1、22……電荷保持容量2、35
……液晶。 なお図中同一符号は同一又は相当部分を示す。
FIG. 1 is a plan view showing one pixel of a TFT array substrate of a liquid crystal display device according to an embodiment of the present invention, and FIG. 2 is an A- line in FIG.
A'section view, FIG. 3 is a circuit diagram of FIG. 1, FIG. 4, and FIG.
8 and 9 show a liquid crystal display device according to another embodiment of the present invention.
A plane configuration diagram showing one pixel of the TFT array substrate, FIG. 5,
7 and 9 are A- in FIGS. 4, 6 and 8, respectively.
A'sectional view, FIG. 10 is a circuit diagram in the case of having a plurality of floating electrodes in another embodiment of the present invention, and FIG. 11 is a plan configuration diagram in the case of FIG. 10 having four floating electrodes. , First
12 is a plan view showing one pixel of a TFT array substrate of a conventional liquid crystal display device, FIG. 13 is a sectional view taken along the line AA ′ of FIG. 12,
FIG. 14 is an equivalent circuit diagram of FIG. 1 ... Source electrode line, 2 ... Gate electrode line, 3 ... Next (or previous) gate electrode line, 4 ... Gate insulating film, 8 ... Drain electrode, 9 ... Pixel electrode, 12 ... Floating electrode, 13 ... Dielectric film, 14 ... Transparent insulating substrate, 15 ... TF
T, 23 ... Charge holding capacitance 1, 22 ... Charge holding capacitance 2, 35
……liquid crystal. The same reference numerals in the drawings indicate the same or corresponding parts.

フロントページの続き (72)発明者 沼野 良典 兵庫県尼崎市塚口本町8丁目1番1号 三 菱電機株式会社材料研究所内 (72)発明者 羽山 昌宏 兵庫県尼崎市塚口本町8丁目1番1号 三 菱電機株式会社材料研究所内 (56)参考文献 特開 昭57−32484(JP,A)Front page continuation (72) Inventor Yoshinori Numano 8-1-1 Tsukaguchihonmachi, Amagasaki City, Hyogo Sanryo Electric Co., Ltd. Materials Research Center (72) Inventor Masahiro Hayama 8-1-1 Tsukaguchihonmachi, Amagasaki City, Hyogo Prefecture Materials Research Laboratory, Sanryo Electric Co., Ltd. (56) Reference JP-A-57-32484 (JP, A)

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】透明絶縁性基板上に並設された複数のゲー
ト電極線,該ゲート電極線に交差する複数のソース電極
線,上記電極線の交差部に設けられた薄膜トランジスタ
(以下TFTと略す),及び該TFTのドレインに接続された
画素電極を具備するTFTアレイ基板と、該TFTアレイ基板
に対向し設けられた対向電極基板と、該対向電極基板と
上記TFTアレイ基板の間に狭持される液晶表示材料とを
有する液晶表示装置において、 上記画素電極は、該画素電極が設けられたTFTの次段あ
るいは前段のゲート電極線と、直接オーバーラップする
ことなく配置されており、 上記次段あるいは前段のゲート電極線,及び上記画素電
極と、部分的にオーバーラップし、これら次段あるいは
前段のゲート電極線,及び上記画素電極との間でそれぞ
れキャパシタを形成するように、かつ、上記TFT及び上
記ソース電極線とオーバーラップしないように配置され
た浮遊電極を備えたことを特徴とする液晶表示装置。
1. A plurality of gate electrode lines arranged in parallel on a transparent insulating substrate, a plurality of source electrode lines intersecting with the gate electrode lines, and thin film transistors provided at intersections of the electrode lines (hereinafter abbreviated as TFT). ), And a TFT array substrate having a pixel electrode connected to the drain of the TFT, a counter electrode substrate provided to face the TFT array substrate, and sandwiched between the counter electrode substrate and the TFT array substrate. In the liquid crystal display device having a liquid crystal display material, the pixel electrode is arranged without directly overlapping with a gate electrode line at the next stage or the previous stage of the TFT provided with the pixel electrode. Partially overlaps the gate electrode line of the stage or the previous stage and the pixel electrode, and forms a capacitor between the gate electrode line of the next stage or the previous stage and the pixel electrode, respectively. As such, and a liquid crystal display device characterized by comprising the placed floating electrode so as not to overlap with the TFT and the source electrode line.
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