JPH07112065B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH07112065B2 JPH07112065B2 JP61225943A JP22594386A JPH07112065B2 JP H07112065 B2 JPH07112065 B2 JP H07112065B2 JP 61225943 A JP61225943 A JP 61225943A JP 22594386 A JP22594386 A JP 22594386A JP H07112065 B2 JPH07112065 B2 JP H07112065B2
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- 239000004065 semiconductor Substances 0.000 title claims description 128
- 239000000758 substrate Substances 0.000 claims description 28
- 108091006146 Channels Proteins 0.000 description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 230000006378 damage Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関するものであり、特
に、MISFETを有する半導体集積回路装置に適用して有効
な技術に関するものである。
に、MISFETを有する半導体集積回路装置に適用して有効
な技術に関するものである。
入力信号用のボンディングパッドには入力保護回路が接
続している。この保護回路は、例えばp-型半導体基板の
表面に線状のn+型半導体領域を形成し、このn+型半導体
領域を抵抗素子として用い、また前記n+型半導体領域と
半導体基板の間でダイオードを構成する。なお、入力保
護回路に関する技術は、例えば特願昭59−152998号に記
載されている。
続している。この保護回路は、例えばp-型半導体基板の
表面に線状のn+型半導体領域を形成し、このn+型半導体
領域を抵抗素子として用い、また前記n+型半導体領域と
半導体基板の間でダイオードを構成する。なお、入力保
護回路に関する技術は、例えば特願昭59−152998号に記
載されている。
本発明者は前記技術を検討した結果、次の問題点を見出
した。
した。
前記ダイオードは、ブレイクダウン電圧が低いため外部
から流入するサージ電流のほとんどがそのダイオードを
通って半導体基板に流れ込む。このため、ダイオードが
破壊され易い。
から流入するサージ電流のほとんどがそのダイオードを
通って半導体基板に流れ込む。このため、ダイオードが
破壊され易い。
本発明の目的は、半導体集積回路装置の電気的信頼性を
向上することにある。
向上することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、保護素子を半導体基板の表面に離隔して設け
た１対の第１導電型の第１半導体領域と、前記２つのう
ちの一方の第１半導体領域の下部に設けた第１導電型で
かつ前記第１半導体領域より低濃度の第２半導体領域で
構成する。前記第２半導体領域を下部に有する第１半導
体領域は、外部電極に接続し、他方の第１半導体領域は
基準電位の配線に接続する。
た１対の第１導電型の第１半導体領域と、前記２つのう
ちの一方の第１半導体領域の下部に設けた第１導電型で
かつ前記第１半導体領域より低濃度の第２半導体領域で
構成する。前記第２半導体領域を下部に有する第１半導
体領域は、外部電極に接続し、他方の第１半導体領域は
基準電位の配線に接続する。
上記した手段によれば、外部電極が接続している半導体
領域と半導体基板の間の接合が破壊されにくくなるの
で、半導体集積回路装置の信頼性を向上することができ
る。
領域と半導体基板の間の接合が破壊されにくくなるの
で、半導体集積回路装置の信頼性を向上することができ
る。
第１図は、本実施例の入力保護回路の平面図であり、第
２図は、第１図のＡ−Ａ切断線における断面図である。
なお、第１図は入力保護回路の構成を解り易くするた
め、フィールド絶縁膜以外の絶縁膜を図示していない。
２図は、第１図のＡ−Ａ切断線における断面図である。
なお、第１図は入力保護回路の構成を解り易くするた
め、フィールド絶縁膜以外の絶縁膜を図示していない。
第１図及び第２図において、１はp-型単結晶シリコンか
らなる半導体基板である。２はフィールド絶縁膜であ
り、半導体基板１の表面の選択酸化による酸化シリコン
膜からなっている。フィールド絶縁膜２は、半導体基板
１の表面に構成される半導体素子の周囲を規定するよう
に形成してある。フィールド絶縁膜のn-型ウエル領域４
を除いた下部にはｐ型チャネルストッパ領域３が形成し
てある。
らなる半導体基板である。２はフィールド絶縁膜であ
り、半導体基板１の表面の選択酸化による酸化シリコン
膜からなっている。フィールド絶縁膜２は、半導体基板
１の表面に構成される半導体素子の周囲を規定するよう
に形成してある。フィールド絶縁膜のn-型ウエル領域４
を除いた下部にはｐ型チャネルストッパ領域３が形成し
てある。
入力保護回路は、半導体集積回路装置の外部電極である
アルミニウム膜からなるボンディングパッドBPが接続孔
10を通して接続しているn+型半導体領域（四角形状の部
分）52、このn+型半導体領域52の下部に形成しているn-
型ウエル領域４、n-型ウエル領域４及びn+型半導体領域
52から離隔して半導体基板１の表面に形成したn+型半導
体領域51、このn+型半導体領域51の下部に形成したp+型
半導体領域６、n+型半導体領域52と一体に形成された線
状のn+型半導体領域からなる抵抗素子Ｒおよび抵抗素子
Ｒに接続しているダイオード形態に構成したＮチャネル
MISFETからなるクランプMISFETとで構成している。
アルミニウム膜からなるボンディングパッドBPが接続孔
10を通して接続しているn+型半導体領域（四角形状の部
分）52、このn+型半導体領域52の下部に形成しているn-
型ウエル領域４、n-型ウエル領域４及びn+型半導体領域
52から離隔して半導体基板１の表面に形成したn+型半導
体領域51、このn+型半導体領域51の下部に形成したp+型
半導体領域６、n+型半導体領域52と一体に形成された線
状のn+型半導体領域からなる抵抗素子Ｒおよび抵抗素子
Ｒに接続しているダイオード形態に構成したＮチャネル
MISFETからなるクランプMISFETとで構成している。
n-型ウエル領域４は、n+型半導体領域52より大きなパタ
ーンであり、後述するＰチャネルMISFETを構成するため
のn-型ウエル領域４と同一工程で形成したものである。
n-型ウエル領域４を設けることによってn+型半導体領域
52とp-型半導体基板１の間の接合耐圧（ブレイクダウン
電圧）を高くして、ボンディングパッドBPから流入した
プラス（正極性）のサージ電流を抵抗素子Ｒの方へ流す
ようにしている。言換えれば、n+型半導体領域52とp-型
半導体基板１の間の接合破壊耐圧を高めている。
ーンであり、後述するＰチャネルMISFETを構成するため
のn-型ウエル領域４と同一工程で形成したものである。
n-型ウエル領域４を設けることによってn+型半導体領域
52とp-型半導体基板１の間の接合耐圧（ブレイクダウン
電圧）を高くして、ボンディングパッドBPから流入した
プラス（正極性）のサージ電流を抵抗素子Ｒの方へ流す
ようにしている。言換えれば、n+型半導体領域52とp-型
半導体基板１の間の接合破壊耐圧を高めている。
n+型半導体領域52とn+型半導体領域51との間あるいはn-
型ウエル領域４とn+型半導体領域51の間は、通常の回路
動作に伴う電圧（例えば０〜5V）に対しては、フィール
ド絶縁膜２及びｐ型チャネルストッパ領域３によって電
気的に分離している。n-型ウエル領域４とn+型半導体領
域51の間の離隔距離は、例えば40μｍ程度にしている。
n+型半導体領域51の下部のp+型半導体領域６は、そのパ
ターンをフィールド絶縁膜２によって規定したものであ
り、後述するダイナミックRAMの容量素子の下部に設け
られるp+型半導体領域６と同一工程で形成したものであ
る。p+型半導体領域６は、電源電位Vcc配線あるいは接
地電位Vss配線等には接続されていない。すなわち電気
的にフローティングとなっている。これによりn+型半導
体領域51とp+型半導体基板１の間の空乏層を薄くして、
ブレイクダウン電圧を下げてマイナス（負極性）のサー
ジを抜け易くしている。
型ウエル領域４とn+型半導体領域51の間は、通常の回路
動作に伴う電圧（例えば０〜5V）に対しては、フィール
ド絶縁膜２及びｐ型チャネルストッパ領域３によって電
気的に分離している。n-型ウエル領域４とn+型半導体領
域51の間の離隔距離は、例えば40μｍ程度にしている。
n+型半導体領域51の下部のp+型半導体領域６は、そのパ
ターンをフィールド絶縁膜２によって規定したものであ
り、後述するダイナミックRAMの容量素子の下部に設け
られるp+型半導体領域６と同一工程で形成したものであ
る。p+型半導体領域６は、電源電位Vcc配線あるいは接
地電位Vss配線等には接続されていない。すなわち電気
的にフローティングとなっている。これによりn+型半導
体領域51とp+型半導体基板１の間の空乏層を薄くして、
ブレイクダウン電圧を下げてマイナス（負極性）のサー
ジを抜け易くしている。
保護回路において、抵抗素子Ｒとして機能するのは、R1
からR2までの部分である。抵抗素子Ｒのほとんどの部分
の下部には、n-型ウエル領域４がないようになってい
る。n+型半導体領域51、52、抵抗素子Ｒは、クランプMI
SFET及びＮチャネルMISFETのソース、ドレインの一部で
あるn+型半導体領域５と同一工程で形成している。ま
た、これらの表面は、ゲート絶縁膜８と同一工程で形成
される酸化シリコン膜８が覆っている。ボンディングパ
ッドBPは、絶縁膜９上を延在するアルミニウム膜からな
る配線11及び絶縁膜９の選択的な除去による接続孔10を
通してn+型半導体領域52に接続している。前記絶縁膜９
は、例えばCVDによる酸化シリコン膜の上にリンシリケ
ートガラス（PSG）膜を積層して構成したものである。n
+型半導体領域51の上面には、アルミニウム膜からな
り、回路の基準電位すなわち接地電位Vss例えばOVを供
給するための配線12が、接続孔10を通して接続してい
る。
からR2までの部分である。抵抗素子Ｒのほとんどの部分
の下部には、n-型ウエル領域４がないようになってい
る。n+型半導体領域51、52、抵抗素子Ｒは、クランプMI
SFET及びＮチャネルMISFETのソース、ドレインの一部で
あるn+型半導体領域５と同一工程で形成している。ま
た、これらの表面は、ゲート絶縁膜８と同一工程で形成
される酸化シリコン膜８が覆っている。ボンディングパ
ッドBPは、絶縁膜９上を延在するアルミニウム膜からな
る配線11及び絶縁膜９の選択的な除去による接続孔10を
通してn+型半導体領域52に接続している。前記絶縁膜９
は、例えばCVDによる酸化シリコン膜の上にリンシリケ
ートガラス（PSG）膜を積層して構成したものである。n
+型半導体領域51の上面には、アルミニウム膜からな
り、回路の基準電位すなわち接地電位Vss例えばOVを供
給するための配線12が、接続孔10を通して接続してい
る。
入力保護回路の一部であるクランプMISFETは、フィール
ド絶縁膜２から露出した半導体基板１の表面のゲート絶
縁膜（図示せず）、例えばCVDによる多結晶シリコン膜
からなるゲート電極16、ソース、ドレイン領域のチャネ
ル領域側を構成するｎ型半導体領域７、ソース、ドレイ
ン領域のチャネル領域から離隔した部分を構成するn+型
半導体領域53からなっている。ドレイン領域の一部であ
るn+型半導体領域53は抵抗素子Ｒと一体に構成され、ま
た、その上面には内部回路例えばインバータに接続して
いるアルミニウム膜からなる配線15が接続孔10を通して
接続している。他方、ソース領域の一部であるn+型半導
体領域53の上面には接地電位Vss配線12が接続孔10を通
して接続している。ゲート電極16の上面に配線12が接続
孔10を通して接続している。このように、ソース領域と
ゲート電極16を接続してダイオード形態に構成してい
る。半導体基板１の最上層を例えばPSGの上に窒化シリ
コン膜を積層して構成した絶縁膜13が覆っている。絶縁
膜13はボンディングパッドBPの上では除去されて開口14
となっている。
ド絶縁膜２から露出した半導体基板１の表面のゲート絶
縁膜（図示せず）、例えばCVDによる多結晶シリコン膜
からなるゲート電極16、ソース、ドレイン領域のチャネ
ル領域側を構成するｎ型半導体領域７、ソース、ドレイ
ン領域のチャネル領域から離隔した部分を構成するn+型
半導体領域53からなっている。ドレイン領域の一部であ
るn+型半導体領域53は抵抗素子Ｒと一体に構成され、ま
た、その上面には内部回路例えばインバータに接続して
いるアルミニウム膜からなる配線15が接続孔10を通して
接続している。他方、ソース領域の一部であるn+型半導
体領域53の上面には接地電位Vss配線12が接続孔10を通
して接続している。ゲート電極16の上面に配線12が接続
孔10を通して接続している。このように、ソース領域と
ゲート電極16を接続してダイオード形態に構成してい
る。半導体基板１の最上層を例えばPSGの上に窒化シリ
コン膜を積層して構成した絶縁膜13が覆っている。絶縁
膜13はボンディングパッドBPの上では除去されて開口14
となっている。
ここで、本実施例の保護回路の回路動作を第４図及び第
５図を用いて説明する。第４図は、プラスのサージ電流
が流入したときの等価回路であり、第５図は、マイナス
のサージ電流が入ったときの等価回路である。
５図を用いて説明する。第４図は、プラスのサージ電流
が流入したときの等価回路であり、第５図は、マイナス
のサージ電流が入ったときの等価回路である。
第４図において、D1はn+型半導体領域52とp-型半導体基
板１の間に構成されているダイオード、Ｒはn+型半導体
領域からなる抵抗素子、D2はクランプMISFETのドレイン
領域であるn+型半導体領域53と半導体基板１の間に構成
されるダイオード、Raは前記n+型半導体領域53からn-型
ウエル領域４までの間の半導体基板１の抵抗、Rbはn-型
ウエル領域４からn+型半導体領域52までの間の半導体基
板１の抵抗、Rcはn-型ウエル領域４の抵抗、Q1は第１図
で説明したクランプMISFETである。INは内部回路を構成
しているインバータであり、例えばＮチャネルMISFETQn
1とＰチャネルMISFETQp1とで構成している。OUTはイン
バータの出力端子である。
板１の間に構成されているダイオード、Ｒはn+型半導体
領域からなる抵抗素子、D2はクランプMISFETのドレイン
領域であるn+型半導体領域53と半導体基板１の間に構成
されるダイオード、Raは前記n+型半導体領域53からn-型
ウエル領域４までの間の半導体基板１の抵抗、Rbはn-型
ウエル領域４からn+型半導体領域52までの間の半導体基
板１の抵抗、Rcはn-型ウエル領域４の抵抗、Q1は第１図
で説明したクランプMISFETである。INは内部回路を構成
しているインバータであり、例えばＮチャネルMISFETQn
1とＰチャネルMISFETQp1とで構成している。OUTはイン
バータの出力端子である。
ボンディングパッドBPからプラスのサージが流入したと
き、ダイオードD1はn-型ウエル領域４によって接合耐圧
が高められているためブレイクダウンを起さない。した
がって、抵抗素子Ｒをプラスのサージによる電流I1が流
れる。次に、電流I1によってダイオードD2がブレイクダ
ウンを起して半導体基板１中に電流I2が流れる。ここ
で、第１図及び第２図に示したn+型半導体領域52とn+型
半導体領域51の間には寄生のバイポーラトランジスタが
構成されている。n+型半導体領域52がコレクタ、n+型半
導体領域51がエミッタ、半導体基板１がベースである。
コレクタにはn-型ウエル領域４による抵抗Rcが付加され
る。このバイポーラトランジスタが、前記電流I2によっ
て導通状態にされるため、ボンディングパッドBPから流
入するサージ電流のほとんどは、コレクタからエミッタ
へ抜ける電流I3となる。以上のような動作によって、イ
ンバータINを構成しているMISFETQp1、Ｑn1のプラスの
サージによる破壊を防止することができる。
き、ダイオードD1はn-型ウエル領域４によって接合耐圧
が高められているためブレイクダウンを起さない。した
がって、抵抗素子Ｒをプラスのサージによる電流I1が流
れる。次に、電流I1によってダイオードD2がブレイクダ
ウンを起して半導体基板１中に電流I2が流れる。ここ
で、第１図及び第２図に示したn+型半導体領域52とn+型
半導体領域51の間には寄生のバイポーラトランジスタが
構成されている。n+型半導体領域52がコレクタ、n+型半
導体領域51がエミッタ、半導体基板１がベースである。
コレクタにはn-型ウエル領域４による抵抗Rcが付加され
る。このバイポーラトランジスタが、前記電流I2によっ
て導通状態にされるため、ボンディングパッドBPから流
入するサージ電流のほとんどは、コレクタからエミッタ
へ抜ける電流I3となる。以上のような動作によって、イ
ンバータINを構成しているMISFETQp1、Ｑn1のプラスの
サージによる破壊を防止することができる。
次に、マイナスのサージに対する保護回路の動作を説明
する。
する。
第５図において、D3はn+型半導体領域51とp+型半導体領
域６の間に構成されるダイオード、D4はクランプMISFET
Q1のソース領域であるn+型半導体領域53と半導体基板１
の間に構成されるダイオードである。ボンディングパッ
ドBPからマイナスのサージ電流が流入すると、ダイオー
ドD2が導通して抵抗素子Ｒ中を電流I1が流れる。また、
ダイオードD4がブレイクダウンを起して電流I2が流れ、
この電流I2は抵抗Ra及びダイオードD1を通ってボンディ
ングパッドBPへ流れる。
域６の間に構成されるダイオード、D4はクランプMISFET
Q1のソース領域であるn+型半導体領域53と半導体基板１
の間に構成されるダイオードである。ボンディングパッ
ドBPからマイナスのサージ電流が流入すると、ダイオー
ドD2が導通して抵抗素子Ｒ中を電流I1が流れる。また、
ダイオードD4がブレイクダウンを起して電流I2が流れ、
この電流I2は抵抗Ra及びダイオードD1を通ってボンディ
ングパッドBPへ流れる。
さらに、本願では、ダイオードD3のブレイクダウン電圧
が、p+型半導体領域６によって10V程度に下げられてい
るため、ダイオードD3、抵抗Rb、ダイオードD1を通る電
流I3が流れる。電流I3が流れることは電流I1の値を低減
できることを意味し、これによりＡ点の電圧ドロップを
小さくできる。すなわち、MISFETQp1、Qn1の破壊を防止
できる。
が、p+型半導体領域６によって10V程度に下げられてい
るため、ダイオードD3、抵抗Rb、ダイオードD1を通る電
流I3が流れる。電流I3が流れることは電流I1の値を低減
できることを意味し、これによりＡ点の電圧ドロップを
小さくできる。すなわち、MISFETQp1、Qn1の破壊を防止
できる。
以上の構成により、次の効果を得ることができる。
（１）n+型半導体領域52の下部にn-型ウエル領域４を設
けていることにより、n+型半導体領域52と半導体基板１
の間がプラスのサージによって破壊されなくなるので、
半導体集積回路装置の信頼性を向上することができる。
けていることにより、n+型半導体領域52と半導体基板１
の間がプラスのサージによって破壊されなくなるので、
半導体集積回路装置の信頼性を向上することができる。
（２）n+型半導体領域51の下部にp+型半導体領域６を設
けていることにより、マイナスのサージによる内部回路
の破壊がなくなるので、半導体集積回路装置の信頼性を
向上することができる。
けていることにより、マイナスのサージによる内部回路
の破壊がなくなるので、半導体集積回路装置の信頼性を
向上することができる。
なお、マイナスのサージによるインバータINの破壊を防
止するためには、抵抗素子Ｒの抵抗値を高くすることが
考えられるが、本実施例によれば抵抗値を高くすること
なくマイナスのサージによる破壊を防止することができ
る。これは、抵抗素子Ｒによる入力信号の減衰量又は遅
延を低減できることを意味している。
止するためには、抵抗素子Ｒの抵抗値を高くすることが
考えられるが、本実施例によれば抵抗値を高くすること
なくマイナスのサージによる破壊を防止することができ
る。これは、抵抗素子Ｒによる入力信号の減衰量又は遅
延を低減できることを意味している。
次に、インバータ回路INの具体的な構成を説明する。
第３図は、インバータ回路INを構成しているＰチャネル
MISFETとＮチャネルMISFETの断面図である。
MISFETとＮチャネルMISFETの断面図である。
第３図において、ＮチャネルMISFETは、半導体基板１の
表面の酸化による酸化シリコン膜からなるゲート絶縁膜
８、ソース、ドレイン領域を構成するｎ型半導体領域７
及びn+型半導体領域５、ゲート電極16からなっている。
ゲート電極16の側部に例えばCVDによる酸化シリコン膜
からなるサイドウォール17が延在している。Ｐチャネル
MISFETは、ゲート絶縁膜８、ソース、ドレイン領域であ
るp+型半導体領域18、ゲート電極16からなっている。Ｐ
チャネルMISFETはn-型ウエル領域４に構成してある。こ
のn-型ウエル領域４と同一工程で第１図及び第２図に示
したn-型ウエル領域４が形成される。前記ＮチャネルMI
SFETのソース領域５には、アルミニウム膜からなり、接
地電位Vssを供給する配線19が接続孔10を通して接続し
ている。ＮチャネルMISFET及びＰチャネルMISFETのドレ
イン領域５又は18には、アルミニウム膜からなる配線20
が接続孔10を通して接続している。ＰチャネルMISFETの
ソース領域18にアルミニウム膜からなる配線21が、接続
孔10を通して接続している。
表面の酸化による酸化シリコン膜からなるゲート絶縁膜
８、ソース、ドレイン領域を構成するｎ型半導体領域７
及びn+型半導体領域５、ゲート電極16からなっている。
ゲート電極16の側部に例えばCVDによる酸化シリコン膜
からなるサイドウォール17が延在している。Ｐチャネル
MISFETは、ゲート絶縁膜８、ソース、ドレイン領域であ
るp+型半導体領域18、ゲート電極16からなっている。Ｐ
チャネルMISFETはn-型ウエル領域４に構成してある。こ
のn-型ウエル領域４と同一工程で第１図及び第２図に示
したn-型ウエル領域４が形成される。前記ＮチャネルMI
SFETのソース領域５には、アルミニウム膜からなり、接
地電位Vssを供給する配線19が接続孔10を通して接続し
ている。ＮチャネルMISFET及びＰチャネルMISFETのドレ
イン領域５又は18には、アルミニウム膜からなる配線20
が接続孔10を通して接続している。ＰチャネルMISFETの
ソース領域18にアルミニウム膜からなる配線21が、接続
孔10を通して接続している。
次に、ダイナミックRAMのメモリセルの構成を第６図を
用いて説明する。
用いて説明する。
第６図に選択MISFETと容量素子が示されている。選択MI
SFETは、前記インバータINのＮチャネルMISFETあるいは
第１図に示したクランプMISFETと同様の構成になってい
る。容量素子は、例えば半導体基板１の表面の酸化によ
る酸化シリコン膜からなる誘電体膜22、誘電体膜22下の
容量電極であるn+型半導体領域25、誘電体膜22上の例え
ばCVDによる多結晶シリコン膜からなる容量電極23から
なっている。n+型半導体領域22の下部にp+型半導体領域
６を形成している。p+型半導体領域６は、容量素子の容
量の増加を図るためであり、また半導体基板１中の少数
キャリアの侵入を防止するためである。このp+型半導体
領域６と同一工程によって第１図及び第２図に示したp+
型半導体領域６を形成している。容量電極23はその表面
を酸化してなる酸化シリコン膜からなる絶縁膜24が覆っ
ている。WLはゲート電極16と一体に形成されたワード線
である。DLはアルミニウム膜からなるデータ線である。
SFETは、前記インバータINのＮチャネルMISFETあるいは
第１図に示したクランプMISFETと同様の構成になってい
る。容量素子は、例えば半導体基板１の表面の酸化によ
る酸化シリコン膜からなる誘電体膜22、誘電体膜22下の
容量電極であるn+型半導体領域25、誘電体膜22上の例え
ばCVDによる多結晶シリコン膜からなる容量電極23から
なっている。n+型半導体領域22の下部にp+型半導体領域
６を形成している。p+型半導体領域６は、容量素子の容
量の増加を図るためであり、また半導体基板１中の少数
キャリアの侵入を防止するためである。このp+型半導体
領域６と同一工程によって第１図及び第２図に示したp+
型半導体領域６を形成している。容量電極23はその表面
を酸化してなる酸化シリコン膜からなる絶縁膜24が覆っ
ている。WLはゲート電極16と一体に形成されたワード線
である。DLはアルミニウム膜からなるデータ線である。
以上、本発明を前記実施例にもとずき具体的に説明した
が、本発明は前記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲において種々変更可能であるこ
とはいうまでもない。
が、本発明は前記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲において種々変更可能であるこ
とはいうまでもない。
本願によって開示された発明のうち代表的なものによっ
て得られるものの効果を簡単に説明すれば、次のとおり
である。
て得られるものの効果を簡単に説明すれば、次のとおり
である。
すなわち、プラスのサージによる破壊を防止することが
でき、さらにマイナスのサージによる破壊を防止するこ
とができるので、半導体集積回路装置の信頼性を向上す
ることができる。
でき、さらにマイナスのサージによる破壊を防止するこ
とができるので、半導体集積回路装置の信頼性を向上す
ることができる。
第１図は、入力保護回路の平面図、 第２図は、第１図のＡ−Ａ切断線における断面図、 第３図は、インバータを構成しているＰチャネルMISFET
及びＮチャネルMISFETの断面図、 第４図及び第５図は、入力保護回路の等価回路、 第６図は、ダイナミックRAMのメモリセルの断面図であ
る。 １…半導体基板、２…フィールド絶縁膜、３…チャネル
ストッパ領域、４…n-型ウエル領域、５…n+型半導体領
域、６…p+型半導体領域、７…ｎ型半導体領域、８…ゲ
ート絶縁膜（SiO2）、９、13…絶縁膜、10…接続孔、1
1、12、15、19、20、21…アルミニウム配線、14…開
口、16…ゲート電極、17…サイドウォール、18…p+型半
導体領域、22…誘電体膜、23…容量電極、24…絶縁膜、
25…n+型半導体領域、Ｒ…抵抗素子、Ra、Rb、Rc…抵
抗、D1、D2、D3、D4…ダイオード。
及びＮチャネルMISFETの断面図、 第４図及び第５図は、入力保護回路の等価回路、 第６図は、ダイナミックRAMのメモリセルの断面図であ
る。 １…半導体基板、２…フィールド絶縁膜、３…チャネル
ストッパ領域、４…n-型ウエル領域、５…n+型半導体領
域、６…p+型半導体領域、７…ｎ型半導体領域、８…ゲ
ート絶縁膜（SiO2）、９、13…絶縁膜、10…接続孔、1
1、12、15、19、20、21…アルミニウム配線、14…開
口、16…ゲート電極、17…サイドウォール、18…p+型半
導体領域、22…誘電体膜、23…容量電極、24…絶縁膜、
25…n+型半導体領域、Ｒ…抵抗素子、Ra、Rb、Rc…抵
抗、D1、D2、D3、D4…ダイオード。
Claims (1)
- 【請求項１】選択MISFETと容量素子とからなるメモリセ
ルと、内部回路に入力される信号が印加される外部電極
と内部回路との間に接続された抵抗素子およびクランプ
MISFETからなる保護回路と、を備えた半導体集積回路装
置であって、 上記容量素子は、半導体基板の表面に形成された第１の
導電型の第１半導体領域と該第１半導体領域の上に誘電
体膜を挾んで形成された電極とにより構成され、上記第
１半導体領域の下方には第２の導電型の第２半導体領域
が形成されてなり、 上記抵抗素子は、半導体基板の表面に形成された第１の
導電型の第３半導体領域により構成され、該第３半導体
領域の一端には上記外部電極が接続されているととも
に、この第３半導体領域の上記外部電極接続側下方には
第１の導電型であって上記第３半導体領域よりも低濃度
の第４半導体領域が形成され、 上記第４半導体領域から離れた位置に第１の導電型から
なり基準電位の配線が接続された第５半導体領域が形成
され、かつこの第５半導体領域の下方には第２の導電型
からなる第６半導体領域が形成されているとともに、 上記第４半導体領域は、内部回路を構成するMISFETのウ
ェル領域と同時に形成された半導体領域であり、 上記第６半導体領域は、上記メモリセルを構成する容量
素子の一方の電極となる第１半導体領域下方の第２半導
体領域と同時に形成された半導体領域である ことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225943A JPH07112065B2 (ja) | 1986-09-26 | 1986-09-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225943A JPH07112065B2 (ja) | 1986-09-26 | 1986-09-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6381979A JPS6381979A (ja) | 1988-04-12 |
| JPH07112065B2 true JPH07112065B2 (ja) | 1995-11-29 |
Family
ID=16837324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61225943A Expired - Lifetime JPH07112065B2 (ja) | 1986-09-26 | 1986-09-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07112065B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3098796B2 (ja) * | 1991-05-21 | 2000-10-16 | 松下電子工業株式会社 | 半導体集積回路装置 |
| JP4957686B2 (ja) * | 2008-09-04 | 2012-06-20 | 富士電機株式会社 | 半導体装置 |
-
1986
- 1986-09-26 JP JP61225943A patent/JPH07112065B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6381979A (ja) | 1988-04-12 |
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