JPH07106527A - 相補形ヘテロ接合デバイスおよびその製造方法 - Google Patents
相補形ヘテロ接合デバイスおよびその製造方法Info
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- JPH07106527A JPH07106527A JP6223932A JP22393294A JPH07106527A JP H07106527 A JPH07106527 A JP H07106527A JP 6223932 A JP6223932 A JP 6223932A JP 22393294 A JP22393294 A JP 22393294A JP H07106527 A JPH07106527 A JP H07106527A
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- H01—ELECTRIC ELEMENTS
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Abstract
(57)【要約】
【目的】 基板上の第１半導体層２７と、第１層上の障
壁層２８と、障壁層上の第２半導体層２９と、第２半導
体層上の多層キャップ３０とを含むヘテロ接合デバイス
２０を提供する。 【構成】 第１および第２ゲート４０，４５は、第１お
よび第２トランジスタ４２，４７を定めるためキャップ
の層上に配置され、第１伝導チャネルにおけるキャリア
数が第２半導体層の周辺部分におけるキャリア数よりも
実質的に少なくなるように、第２半導体層における第１
トランジスタ伝導チャネルにフェルミ準位を固定し、か
つ、第２伝導チャネルにおけるキャリア数が第１半導体
層の周辺部分におけるキャリア数よりも実質的に少なく
なるように、第１半導体層における第２トランジスタ伝
導チャネル４８にフェルミ準位を固定するため、キャッ
プ層は選択され、エッチングされる。
壁層２８と、障壁層上の第２半導体層２９と、第２半導
体層上の多層キャップ３０とを含むヘテロ接合デバイス
２０を提供する。 【構成】 第１および第２ゲート４０，４５は、第１お
よび第２トランジスタ４２，４７を定めるためキャップ
の層上に配置され、第１伝導チャネルにおけるキャリア
数が第２半導体層の周辺部分におけるキャリア数よりも
実質的に少なくなるように、第２半導体層における第１
トランジスタ伝導チャネルにフェルミ準位を固定し、か
つ、第２伝導チャネルにおけるキャリア数が第１半導体
層の周辺部分におけるキャリア数よりも実質的に少なく
なるように、第１半導体層における第２トランジスタ伝
導チャネル４８にフェルミ準位を固定するため、キャッ
プ層は選択され、エッチングされる。
Description
【０００１】
【産業上の利用分野】本発明は、ヘテロ接合デバイスに
関し、さらに詳しくは、異なる導電領域を形成するため
注入(implants)を利用しない複数のトランジスタ・デバ
イスに関する。
関し、さらに詳しくは、異なる導電領域を形成するため
注入(implants)を利用しない複数のトランジスタ・デバ
イスに関する。
【０００２】
【従来の技術】現在、砒化インジウム（ＩｎＡｓ），ア
ンチモン化ガリウム（ＧａＳｂ），アンチモン化アルミ
ニウム（ＡｌＳｂ），砒化アルミニウム（ＡｌＡｓ）な
ど多くの複合材料は一般にヘテロ接合ＦＥＴ（電界効果
トランジスタ）または簡単にＨＦＥＴと呼ばれるヘテロ
接合トランジスタの形成に用いられる。ＩｎＡｓ／Ｇａ
Ｓｂ／ＡｌＳｂ系ヘテロ接合デバイスは、電子用途で有
望である。ＡｌＳｂまたはＡｌＧａＳｂ障壁を有するＩ
ｎＡｓチャネルＦＥＴは、電子の極めて高い移動度（≒
３３，０００ｃｍ2 ／Ｖ−２）および飽和速度を有し、
ＧａＳｂチャネルは、正孔の高い移動度（≒１０００ｃ
ｍ2 ／Ｖ−２）および高い飽和速度を有する。
ンチモン化ガリウム（ＧａＳｂ），アンチモン化アルミ
ニウム（ＡｌＳｂ），砒化アルミニウム（ＡｌＡｓ）な
ど多くの複合材料は一般にヘテロ接合ＦＥＴ（電界効果
トランジスタ）または簡単にＨＦＥＴと呼ばれるヘテロ
接合トランジスタの形成に用いられる。ＩｎＡｓ／Ｇａ
Ｓｂ／ＡｌＳｂ系ヘテロ接合デバイスは、電子用途で有
望である。ＡｌＳｂまたはＡｌＧａＳｂ障壁を有するＩ
ｎＡｓチャネルＦＥＴは、電子の極めて高い移動度（≒
３３，０００ｃｍ2 ／Ｖ−２）および飽和速度を有し、
ＧａＳｂチャネルは、正孔の高い移動度（≒１０００ｃ
ｍ2 ／Ｖ−２）および高い飽和速度を有する。
【０００３】
【発明が解決しようとする課題】この技術をフルに利用
するためには、高集積デジタルＩＣの場合、ｎおよびｐ
チャネル相補形デバイスの集積のプロセスが必要とされ
る。ＧａＡｓまたはＩｎＰに基づく標準的な相補形ＨＦ
ＥＴ技術では、ソースおよびドレイン・アクセス抵抗の
大きさは、ゲート金属（例えば、窒化タングステン・チ
タン，ＴｉＷＮ）をマスクとして用いてドナーまたはア
クセプタを注入することによって低減される。しかし、
上記の複合材料の一部では、不純物を注入することによ
り、材料の注入された領域が肥大(swelling)する。この
肥大は、デバイスの電気特性に影響を与え、相補形ＦＥ
Ｔなどで複合材料を用いる際に主な問題となることが知
られている。
するためには、高集積デジタルＩＣの場合、ｎおよびｐ
チャネル相補形デバイスの集積のプロセスが必要とされ
る。ＧａＡｓまたはＩｎＰに基づく標準的な相補形ＨＦ
ＥＴ技術では、ソースおよびドレイン・アクセス抵抗の
大きさは、ゲート金属（例えば、窒化タングステン・チ
タン，ＴｉＷＮ）をマスクとして用いてドナーまたはア
クセプタを注入することによって低減される。しかし、
上記の複合材料の一部では、不純物を注入することによ
り、材料の注入された領域が肥大(swelling)する。この
肥大は、デバイスの電気特性に影響を与え、相補形ＦＥ
Ｔなどで複合材料を用いる際に主な問題となることが知
られている。
【０００４】本発明の目的は、複合半導体材料からＨＦ
ＥＴ、特に相補形ＨＦＥＴを製造する新規の改善された
方法を提供することである。
ＥＴ、特に相補形ＨＦＥＴを製造する新規の改善された
方法を提供することである。
【０００５】本発明の別の目的は、注入などを必要とせ
ずに複合半導体材料からＨＦＥＴ、特に相補形ＨＦＥＴ
を製造する新規の改善された方法を提供することであ
る。
ずに複合半導体材料からＨＦＥＴ、特に相補形ＨＦＥＴ
を製造する新規の改善された方法を提供することであ
る。
【０００６】本発明の別の目的は、注入などのない複合
半導体材料から新規の改善されたＨＦＥＴ、特に相補形
ＨＦＥＴを提供することである。
半導体材料から新規の改善されたＨＦＥＴ、特に相補形
ＨＦＥＴを提供することである。
【０００７】
【課題を解決するための手段】上記の問題点等は、支持
面を定める支持基板構造を設ける段階，伝導帯および価
電子帯を含む第１半導体材料層を前記基板構造の前記支
持面に形成する段階であって、それぞれが所定のエネル
ギ準位と、フェルミ準位とを有し、前記第１半導体層に
第１型の導電性を持たせる段階，前記第１半導体材料層
に第１障壁層を形成する段階，伝導帯および価電子帯を
含む第２半導体層を前記第１障壁層に形成する段階であ
って、それぞれが所定のエネルギ準位と、フェルミ準位
とを有し、前記第２半導体層に前記第１型とは反対の第
２型の導電性を持たせる段階，および半導体材料の複数
の選択された層を含むキャップ構造を前記第２半導体層
に形成する段階を含むヘテロ接合デバイスを製造する方
法によって実質的に解決され、上記の目的等は実現され
る。
面を定める支持基板構造を設ける段階，伝導帯および価
電子帯を含む第１半導体材料層を前記基板構造の前記支
持面に形成する段階であって、それぞれが所定のエネル
ギ準位と、フェルミ準位とを有し、前記第１半導体層に
第１型の導電性を持たせる段階，前記第１半導体材料層
に第１障壁層を形成する段階，伝導帯および価電子帯を
含む第２半導体層を前記第１障壁層に形成する段階であ
って、それぞれが所定のエネルギ準位と、フェルミ準位
とを有し、前記第２半導体層に前記第１型とは反対の第
２型の導電性を持たせる段階，および半導体材料の複数
の選択された層を含むキャップ構造を前記第２半導体層
に形成する段階を含むヘテロ接合デバイスを製造する方
法によって実質的に解決され、上記の目的等は実現され
る。
【０００８】第１ゲート電極は、第１領域においてキャ
ップ構造上に配置され、第２導電型の第１伝導チャネル
を有する第１トランジスタを第２半導体層に定め、かつ
その後のエッチングのためのマスクを設ける。第１伝導
チャネルにおけるキャリア数が第２半導体層の周辺部分
におけるキャリア数よりも実質的に少なくなるように、
第２半導体層における第１伝導チャネルにフェルミ準位
を固定するため、キャップ構造は選択され、エッチング
される。第１ソースおよびドレイン電極は、第１ゲート
電極の対置する側面上のキャップ構造の第１部分上に配
置され、かつ第１伝導チャネルに電気的に結合される。
ップ構造上に配置され、第２導電型の第１伝導チャネル
を有する第１トランジスタを第２半導体層に定め、かつ
その後のエッチングのためのマスクを設ける。第１伝導
チャネルにおけるキャリア数が第２半導体層の周辺部分
におけるキャリア数よりも実質的に少なくなるように、
第２半導体層における第１伝導チャネルにフェルミ準位
を固定するため、キャップ構造は選択され、エッチング
される。第１ソースおよびドレイン電極は、第１ゲート
電極の対置する側面上のキャップ構造の第１部分上に配
置され、かつ第１伝導チャネルに電気的に結合される。
【０００９】第２ゲート電極は、第１領域から離間した
第２領域におけるキャップ構造の第１部分上に配置さ
れ、第１半導体層において第１導電型の第２伝導チャネ
ルを有する第２トランジスタを定め、かつその後のエッ
チングのためのマスクを設ける。第２伝導チャネルにお
けるキャリア数が第１半導体層の周辺部分におけるキャ
リア数よりも実質的に少なくなるように、第１半導体層
における第２伝導チャネルにフェルミ準位を固定するた
め、キャップ構造はさらに選択され、エッチングされ
る。第２ソースおよびドレイン電極は、第２ゲート電極
の対置する側面上のキャップ構造の第２部分上に配置さ
れ、かつ第２伝導チャネルに電気的に結合される。
第２領域におけるキャップ構造の第１部分上に配置さ
れ、第１半導体層において第１導電型の第２伝導チャネ
ルを有する第２トランジスタを定め、かつその後のエッ
チングのためのマスクを設ける。第２伝導チャネルにお
けるキャリア数が第１半導体層の周辺部分におけるキャ
リア数よりも実質的に少なくなるように、第１半導体層
における第２伝導チャネルにフェルミ準位を固定するた
め、キャップ構造はさらに選択され、エッチングされ
る。第２ソースおよびドレイン電極は、第２ゲート電極
の対置する側面上のキャップ構造の第２部分上に配置さ
れ、かつ第２伝導チャネルに電気的に結合される。
【００１０】上記の問題点等は、支持面を定める支持基
板構造，伝導帯および価電子帯を有する第１半導体材料
層であって、それぞれが所定のエネルギ準位と、フェル
ミ準位とを有し、前記基板構造の前記支持面上に配置さ
れた第１半導体材料層，前記第１半導体層上に配置され
た第１障壁層，伝導帯および価電子帯を有する第２半導
体材料層であって、それぞれが所定のエネルギ準位と、
フェルミ準位とを有し、前記第１障壁層上に配置された
第２半導体材料層，および前記第２半導体層上に配置さ
れ、選択された半導体材料の複数の層を含むキャップ構
造を含むヘテロ接合デバイスにおいて実質的に解決さ
れ、上記の目的等は実現される。
板構造，伝導帯および価電子帯を有する第１半導体材料
層であって、それぞれが所定のエネルギ準位と、フェル
ミ準位とを有し、前記基板構造の前記支持面上に配置さ
れた第１半導体材料層，前記第１半導体層上に配置され
た第１障壁層，伝導帯および価電子帯を有する第２半導
体材料層であって、それぞれが所定のエネルギ準位と、
フェルミ準位とを有し、前記第１障壁層上に配置された
第２半導体材料層，および前記第２半導体層上に配置さ
れ、選択された半導体材料の複数の層を含むキャップ構
造を含むヘテロ接合デバイスにおいて実質的に解決さ
れ、上記の目的等は実現される。
【００１１】第２半導体層に伝導チャネルを有する第１
トランジスタと、第１半導体層に伝導チャネルを有する
第２トランジスタとは層内に定められ、それぞれのトラ
ンジスタはゲート，ソースおよびドレイン電極を含む。
第１トランジスタの伝導チャネルにおけるキャリア数が
第２半導体層の周辺部分におけるキャリア数よりも実質
的に少なくなるように、第１トランジスタの伝導チャネ
ルでフェルミ準位を固定し、かつ第２トランジスタの伝
導チャネルにおけるキャリア数が第１半導体層の周辺部
分におけるキャリア数よりも実質的に少なくなるよう
に、第２トランジスタの伝導チャネルでフェルミ準位を
固定するため、キャップ構造は選択され、エッチングさ
れる。
トランジスタと、第１半導体層に伝導チャネルを有する
第２トランジスタとは層内に定められ、それぞれのトラ
ンジスタはゲート，ソースおよびドレイン電極を含む。
第１トランジスタの伝導チャネルにおけるキャリア数が
第２半導体層の周辺部分におけるキャリア数よりも実質
的に少なくなるように、第１トランジスタの伝導チャネ
ルでフェルミ準位を固定し、かつ第２トランジスタの伝
導チャネルにおけるキャリア数が第１半導体層の周辺部
分におけるキャリア数よりも実質的に少なくなるよう
に、第２トランジスタの伝導チャネルでフェルミ準位を
固定するため、キャップ構造は選択され、エッチングさ
れる。
【００１２】
【実施例】量子ウェル電界効果トランジスタの設計上の
主な関心事項は、チャネル領域の性能がトランジスタの
性能全体を主に決定するので、ゲート電極の下のチャネ
ル領域の構造である。図１は、説明のために用いられる
ヘテロ接合電界効果トランジスタの上のチャネル領域の
簡略断面図を示す。図１および本発明のその後の実施例
におけるすべての材料層は、実質的に単一結晶エピタキ
シャル成長層である。このことは、各エピタキシャル層
が下の層と結晶学的に整合性がある材料からなることを
必要とする。従って、以下の説明、および特定の実施例
に関する電子材料の制約の他に、材料の選択は結晶特性
によっても制限されることに留意されたい。本発明のエ
ピタキシャル層は、金属有機物化学蒸着（ＭＯＣＶ
Ｄ），分子ビーム・エピタキシ（ＭＢＥ）または原子層
エピタキシ（ＡＬＥ）などによって成長できる。
主な関心事項は、チャネル領域の性能がトランジスタの
性能全体を主に決定するので、ゲート電極の下のチャネ
ル領域の構造である。図１は、説明のために用いられる
ヘテロ接合電界効果トランジスタの上のチャネル領域の
簡略断面図を示す。図１および本発明のその後の実施例
におけるすべての材料層は、実質的に単一結晶エピタキ
シャル成長層である。このことは、各エピタキシャル層
が下の層と結晶学的に整合性がある材料からなることを
必要とする。従って、以下の説明、および特定の実施例
に関する電子材料の制約の他に、材料の選択は結晶特性
によっても制限されることに留意されたい。本発明のエ
ピタキシャル層は、金属有機物化学蒸着（ＭＯＣＶ
Ｄ），分子ビーム・エピタキシ（ＭＢＥ）または原子層
エピタキシ（ＡＬＥ）などによって成長できる。
【００１３】図１に示す一例としての構造は、アンチモ
ン化アルミニウム（ＡｌＳｂ）などの材料からなる広バ
ンドギャップ・バッファ層１１を含む。他の広バンドギ
ャップ材料も知られており、利用できるが、以下でわか
るように、上の層で用いられる他の材料との整合性を確
保するため、ＡｌＳｂは図示の実施例では望ましい。ア
ンチモン化ガリウム（ＧａＳｂ）を含むＰチャネル量子
ウェル１２は、ＡｌＳｂバッファ層１１を被覆して形成
される。Ｐチャネル量子ウェル１２は、所定の厚さを有
しかつＡｌＳｂなどの広バンドギャップを有する材料か
らなる障壁層１３によって被覆される。砒化インジウム
（ＩｎＡｓ）を含むＮチャネル量子ウェル１４は、障壁
層１３の上に形成される。ＡｌＳｂなどの広バンドギャ
ップ材料を含む第２障壁層１６は、Ｎチャネル量子ウェ
ル１４の上に形成される。ゲート電極１７は、第２障壁
１６の一部の上に形成され、第２障壁層１６とのショッ
トキ接触を形成する。Ｐチャネル量子ウェル１２および
Ｎチャネル量子ウェル１４は実質的にドーピングされて
おらず、障壁層に電荷供給層(charge supply layer) 設
ける必要はないことに留意されたい。
ン化アルミニウム（ＡｌＳｂ）などの材料からなる広バ
ンドギャップ・バッファ層１１を含む。他の広バンドギ
ャップ材料も知られており、利用できるが、以下でわか
るように、上の層で用いられる他の材料との整合性を確
保するため、ＡｌＳｂは図示の実施例では望ましい。ア
ンチモン化ガリウム（ＧａＳｂ）を含むＰチャネル量子
ウェル１２は、ＡｌＳｂバッファ層１１を被覆して形成
される。Ｐチャネル量子ウェル１２は、所定の厚さを有
しかつＡｌＳｂなどの広バンドギャップを有する材料か
らなる障壁層１３によって被覆される。砒化インジウム
（ＩｎＡｓ）を含むＮチャネル量子ウェル１４は、障壁
層１３の上に形成される。ＡｌＳｂなどの広バンドギャ
ップ材料を含む第２障壁層１６は、Ｎチャネル量子ウェ
ル１４の上に形成される。ゲート電極１７は、第２障壁
１６の一部の上に形成され、第２障壁層１６とのショッ
トキ接触を形成する。Ｐチャネル量子ウェル１２および
Ｎチャネル量子ウェル１４は実質的にドーピングされて
おらず、障壁層に電荷供給層(charge supply layer) 設
ける必要はないことに留意されたい。
【００１４】この例では、Ｐチャネル量子ウェル１２お
よびＮチャネル量子ウェル１４の特定の材料は、Ｐチャ
ネル量子ウェル１２およびＮチャネル量子ウェル１４が
それぞれ所定の価電子帯エネルギおよび伝導帯エネルギ
を有するように選択される。伝導帯エネルギ（Ｅc ）お
よび価電子帯エネルギ（Ｅv ）は、図２のバンドギャッ
プ図に示され、ここで縦軸は電子ボルト単位の相対的エ
ネルギを表し、横軸は図１に示すデバイス構造内の厚さ
または深さを表す。図面の左側は層１６の上面であり、
図面の右側はバッファ層１１である。図２において、Ｐ
チャネル量子ウェル１２における基底状態(ground stat
e)エネルギとも呼ばれる第１量子化エネルギ準位は、ε
h と記される線によって表される。同様に、Ｎチャネル
量子ウェル１４における第１量子化エネルギ準位は、ε
e と記される線によって表される。
よびＮチャネル量子ウェル１４の特定の材料は、Ｐチャ
ネル量子ウェル１２およびＮチャネル量子ウェル１４が
それぞれ所定の価電子帯エネルギおよび伝導帯エネルギ
を有するように選択される。伝導帯エネルギ（Ｅc ）お
よび価電子帯エネルギ（Ｅv ）は、図２のバンドギャッ
プ図に示され、ここで縦軸は電子ボルト単位の相対的エ
ネルギを表し、横軸は図１に示すデバイス構造内の厚さ
または深さを表す。図面の左側は層１６の上面であり、
図面の右側はバッファ層１１である。図２において、Ｐ
チャネル量子ウェル１２における基底状態(ground stat
e)エネルギとも呼ばれる第１量子化エネルギ準位は、ε
h と記される線によって表される。同様に、Ｎチャネル
量子ウェル１４における第１量子化エネルギ準位は、ε
e と記される線によって表される。
【００１５】図１の一例としての構造では、Ｐチャネル
量子ウェル１２およびＮチャネル量子ウェル１４は、障
壁１１，１３，１６からなる広バンドギャップ・ホスト
材料に形成される。最小エネルギの量子化エネルギ準
位、またはＰチャネル量子ウェル１２内の線εh によっ
て示される第１正孔状態は、Ｐチャネル量子ウェル１２
の価電子帯エネルギよりも若干低いエネルギにある。ε
h の正確なエネルギは、図２においてａp によって示さ
れるＰチャネル量子ウェル１２の厚さによって決定され
る。同様に、εe は、最小エネルギの量子化エネルギ準
位またはＮチャネル量子ウェル１４における第１電子状
態を示す。εe は、Ｎチャネル量子ウェル１４の伝導帯
エネルギより若干上にあり、Ｎチャネル量子ウェル１４
の厚さａnによって決定される。Δεは、Ｐチャネル量
子ウェル１２における価電子帯エネルギとＮチャネル量
子ウェル１４における伝導帯エネルギとの間のエネルギ
差である。ＧａＳｂおよびＩｎＡｓが量子ウェルとして
用いられると、Δεは約０．１５ｅＶである。
量子ウェル１２およびＮチャネル量子ウェル１４は、障
壁１１，１３，１６からなる広バンドギャップ・ホスト
材料に形成される。最小エネルギの量子化エネルギ準
位、またはＰチャネル量子ウェル１２内の線εh によっ
て示される第１正孔状態は、Ｐチャネル量子ウェル１２
の価電子帯エネルギよりも若干低いエネルギにある。ε
h の正確なエネルギは、図２においてａp によって示さ
れるＰチャネル量子ウェル１２の厚さによって決定され
る。同様に、εe は、最小エネルギの量子化エネルギ準
位またはＮチャネル量子ウェル１４における第１電子状
態を示す。εe は、Ｎチャネル量子ウェル１４の伝導帯
エネルギより若干上にあり、Ｎチャネル量子ウェル１４
の厚さａnによって決定される。Δεは、Ｐチャネル量
子ウェル１２における価電子帯エネルギとＮチャネル量
子ウェル１４における伝導帯エネルギとの間のエネルギ
差である。ＧａＳｂおよびＩｎＡｓが量子ウェルとして
用いられると、Δεは約０．１５ｅＶである。
【００１６】前述のように、εe およびεh は、量子ウ
ェルの厚さによって変化する。量子ウェル１２が薄くな
ると、εh はＥv から離れる。同様に、量子ウェル１４
が薄くなると、εe はＥc から離れる。図１に示す構造
のこの点を利用して、空乏モードおよびエンハンスメン
ト・モード特性の両方を有するＨＦＥＴ構造を作ること
ができる。
ェルの厚さによって変化する。量子ウェル１２が薄くな
ると、εh はＥv から離れる。同様に、量子ウェル１４
が薄くなると、εe はＥc から離れる。図１に示す構造
のこの点を利用して、空乏モードおよびエンハンスメン
ト・モード特性の両方を有するＨＦＥＴ構造を作ること
ができる。
【００１７】図３は、量子ウェル厚さを変化させたとき
のεe とεh との間の相対的エネルギ差をグラフに示
す。図３のグラフは、説明しやすいように両方の量子ウ
ェルが同じ厚さ（ａ）を有すると想定して、横軸に量子
ウェルの厚さを表す。図３における縦軸は、Ｐチャネル
量子ウェル１２における第１正孔状態εh と、Ｎチャネ
ル量子ウェル１４における第１電子状態εe との間のエ
ネルギ差を表す。図３において、ある臨界厚さａc にお
いて、εh とεe とは同じエネルギになることがわか
る。この臨界厚さは、好適な実施例で説明する材料では
約１００オングストロームである。量子ウェル厚さが増
加すると、εh はεe よりも大きくなり、そして１９９
２年８月２５日に発行され、本明細書の参考として含ま
れる米国特許第５，１４２，３４９号"Self-Doped High
Performance Complementary Heterojunction Field Ef
fect Transistor"に詳細に説明されているように、自己
ドーピングが生じる。量子ウェル１２，１４が十分薄く
なると、非バイアス状態でεhはεe よりも小さくな
る。従って、量子ウェル１２，１４が薄いと、Ｐチャネ
ル量子ウェル１２およびＮチャネル量子ウェル１４は、
外部バイアスがないと、非ドーピング状態および非導通
状態である。
のεe とεh との間の相対的エネルギ差をグラフに示
す。図３のグラフは、説明しやすいように両方の量子ウ
ェルが同じ厚さ（ａ）を有すると想定して、横軸に量子
ウェルの厚さを表す。図３における縦軸は、Ｐチャネル
量子ウェル１２における第１正孔状態εh と、Ｎチャネ
ル量子ウェル１４における第１電子状態εe との間のエ
ネルギ差を表す。図３において、ある臨界厚さａc にお
いて、εh とεe とは同じエネルギになることがわか
る。この臨界厚さは、好適な実施例で説明する材料では
約１００オングストロームである。量子ウェル厚さが増
加すると、εh はεe よりも大きくなり、そして１９９
２年８月２５日に発行され、本明細書の参考として含ま
れる米国特許第５，１４２，３４９号"Self-Doped High
Performance Complementary Heterojunction Field Ef
fect Transistor"に詳細に説明されているように、自己
ドーピングが生じる。量子ウェル１２，１４が十分薄く
なると、非バイアス状態でεhはεe よりも小さくな
る。従って、量子ウェル１２，１４が薄いと、Ｐチャネ
ル量子ウェル１２およびＮチャネル量子ウェル１４は、
外部バイアスがないと、非ドーピング状態および非導通
状態である。
【００１８】異なる表面固定レベル(surface pinning l
evel) を有する他の半導体材料は、量子ウェルにおける
電荷密度を変える。さらに、ある半導体材料の極めて薄
い層が別の材料の上に形成されると、元の材料の一方の
固定位置と異なる固定位置が得られる。図４は、基板１
１’と、アンチモン化アルミニウムなどの材料からなる
広バンドギャップ・バッファ層１２’とを含む一例とし
ての構造を示す。砒化インジウム（ＩｎＡｓ）を含むｎ
チャネル量子ウェル１３’は、バッファ層１２’の上に
形成される。ＡｌＳｂなどの広バンドギャップ材料を含
む障壁層１４’は、ｎチャネル量子ウェル１３’の上に
形成される。ＩｎＡｓまたはＧａＳｂを含む薄いキャッ
プ層１６’は、障壁層１４’の上に形成される。ゲート
電極１７’は、キャップ層１６’の一部の上に形成され
る。さまざまな層のフェルミ準位の位置は、表面上の材
料によって決定される。表面層がＩｎＡｓからなる場
合、フェルミ準位はＩｎＡｓの伝導帯より上０．２ｅＶ
で固定される。表面層がＡｌＳｂの上の薄いＧａＳｂか
らなる場合、フェルミ準位固定は、ＡｌＳｂの伝導帯よ
り下約０．８５ｅＶであると実験的に観察される。厚い
ＧａＳｂのフェルミ準位は、ＧａＳｂの価電子帯より上
０．１ｅＶである。
evel) を有する他の半導体材料は、量子ウェルにおける
電荷密度を変える。さらに、ある半導体材料の極めて薄
い層が別の材料の上に形成されると、元の材料の一方の
固定位置と異なる固定位置が得られる。図４は、基板１
１’と、アンチモン化アルミニウムなどの材料からなる
広バンドギャップ・バッファ層１２’とを含む一例とし
ての構造を示す。砒化インジウム（ＩｎＡｓ）を含むｎ
チャネル量子ウェル１３’は、バッファ層１２’の上に
形成される。ＡｌＳｂなどの広バンドギャップ材料を含
む障壁層１４’は、ｎチャネル量子ウェル１３’の上に
形成される。ＩｎＡｓまたはＧａＳｂを含む薄いキャッ
プ層１６’は、障壁層１４’の上に形成される。ゲート
電極１７’は、キャップ層１６’の一部の上に形成され
る。さまざまな層のフェルミ準位の位置は、表面上の材
料によって決定される。表面層がＩｎＡｓからなる場
合、フェルミ準位はＩｎＡｓの伝導帯より上０．２ｅＶ
で固定される。表面層がＡｌＳｂの上の薄いＧａＳｂか
らなる場合、フェルミ準位固定は、ＡｌＳｂの伝導帯よ
り下約０．８５ｅＶであると実験的に観察される。厚い
ＧａＳｂのフェルミ準位は、ＧａＳｂの価電子帯より上
０．１ｅＶである。
【００１９】ＩｎＡｓのキャップ層を有する構造につい
て、伝導帯エネルギ（Ｅc ）および価電子帯エネルギ
（Ｅv ）を図５のバンド図に示す。ＩｎＡｓ量子ウェル
１３’の量子化エネルギ準位はＥe0と示される。この構
造では、量子化エネルギ準位はフェルミ準位よりも高
く、その結果、ＩｎＡｓ量子ウェルにおける電子密度は
極めて低い。
て、伝導帯エネルギ（Ｅc ）および価電子帯エネルギ
（Ｅv ）を図５のバンド図に示す。ＩｎＡｓ量子ウェル
１３’の量子化エネルギ準位はＥe0と示される。この構
造では、量子化エネルギ準位はフェルミ準位よりも高
く、その結果、ＩｎＡｓ量子ウェルにおける電子密度は
極めて低い。
【００２０】キャップ層がＧａＳｂの薄い層のとき、表
面フェルミ準位は図６に示すようにＡｌＳｂの伝導帯よ
り下０．８５ｅＶである。この構造では、フェルミ準位
はＩｎＡｓにおける量子化準位よりもはるかに高く、極
めて高い電子密度がＩｎＡｓ量子ウェルに生じる。デバ
イスの選択された領域において各半導体材料層（例えば
ＩｎＡｓまたはＧａＳｂ）を（選択的エッチングによ
り）露出することにより、適切なデバイス性能のために
必要なデバイスのこれらの領域におけるキャリア密度が
得られる。
面フェルミ準位は図６に示すようにＡｌＳｂの伝導帯よ
り下０．８５ｅＶである。この構造では、フェルミ準位
はＩｎＡｓにおける量子化準位よりもはるかに高く、極
めて高い電子密度がＩｎＡｓ量子ウェルに生じる。デバ
イスの選択された領域において各半導体材料層（例えば
ＩｎＡｓまたはＧａＳｂ）を（選択的エッチングによ
り）露出することにより、適切なデバイス性能のために
必要なデバイスのこれらの領域におけるキャリア密度が
得られる。
【００２１】本発明を具現する相補形ヘテロ接合デバイ
ス２０の簡略断面図を図７に示す。デバイス２０は、支
持基板２３と、バッファ層２４と、障壁層２５とを含む
支持基板構造２２の上に形成される。前に説明したよう
に、バッファ層２４は、その後の層が下の基板２３と整
合性があることを保証するために一般に用いられる。障
壁層２５は、適切な障壁またはエネルギ・ギャップを設
けて、キャリアがバッファ層２４に漏れることを防ぐた
めに用いられる。幅および材料を変更すると、若干異な
る基板構造が得られるが、その目的は概して同じである
ことが当業者に理解される。
ス２０の簡略断面図を図７に示す。デバイス２０は、支
持基板２３と、バッファ層２４と、障壁層２５とを含む
支持基板構造２２の上に形成される。前に説明したよう
に、バッファ層２４は、その後の層が下の基板２３と整
合性があることを保証するために一般に用いられる。障
壁層２５は、適切な障壁またはエネルギ・ギャップを設
けて、キャリアがバッファ層２４に漏れることを防ぐた
めに用いられる。幅および材料を変更すると、若干異な
る基板構造が得られるが、その目的は概して同じである
ことが当業者に理解される。
【００２２】半導体層２７は基板構造２２（障壁層２
５）の上面に形成され、障壁層２８は半導体層２７の上
面に形成され、第２半導体層２９は障壁層２８の上面に
形成される。次に、キャップ構造３０は、半導体層２９
の上面に形成される。キャップ構造３０は、本実施例で
は障壁層３２，第１キャップ層３３および第２キャップ
層３４を含む半導体材料の複数の選択された層で形成さ
れる。
５）の上面に形成され、障壁層２８は半導体層２７の上
面に形成され、第２半導体層２９は障壁層２８の上面に
形成される。次に、キャップ構造３０は、半導体層２９
の上面に形成される。キャップ構造３０は、本実施例で
は障壁層３２，第１キャップ層３３および第２キャップ
層３４を含む半導体材料の複数の選択された層で形成さ
れる。
【００２３】ゲート電極４０は、キャップ構造３０（第
２キャップ層３４）の上面に形成され、半導体層２９に
おいて伝導チャネル４３を有するトランジスタ４２を定
める領域４１に配置される。ゲート電極４０は、少なく
とも領域４１内と、本実施例ではデバイス全体２０にお
いて第２キャップ層３４をエッチングまたは除去するた
めのマスクとして用いられる。第２キャップ層３４の除
去により、ゲート電極４０ーの下以外で、デバイス全体
２０上の第１キャップ層３３が露出される。この好適な
実施例では、次に領域４１が周知の選択的エッチングお
よび／または被着方法によって保護され、ゲート電極４
５が第１キャップ層３３の上面に形成される。ゲート電
極４５は、領域４１から離間した領域４６に配置され、
半導体層２７に伝導チャネル４８を有するトランジスタ
４７を定める。ゲート上述のようにゲート電極４５を配
置し、領域４１を保護すると、第１キャップ層３３およ
び障壁層３２はエッチングまたは除去され、半導体層２
９の表面を露出する。
２キャップ層３４）の上面に形成され、半導体層２９に
おいて伝導チャネル４３を有するトランジスタ４２を定
める領域４１に配置される。ゲート電極４０は、少なく
とも領域４１内と、本実施例ではデバイス全体２０にお
いて第２キャップ層３４をエッチングまたは除去するた
めのマスクとして用いられる。第２キャップ層３４の除
去により、ゲート電極４０ーの下以外で、デバイス全体
２０上の第１キャップ層３３が露出される。この好適な
実施例では、次に領域４１が周知の選択的エッチングお
よび／または被着方法によって保護され、ゲート電極４
５が第１キャップ層３３の上面に形成される。ゲート電
極４５は、領域４１から離間した領域４６に配置され、
半導体層２７に伝導チャネル４８を有するトランジスタ
４７を定める。ゲート上述のようにゲート電極４５を配
置し、領域４１を保護すると、第１キャップ層３３およ
び障壁層３２はエッチングまたは除去され、半導体層２
９の表面を露出する。
【００２４】トランジスタ４２のソース電極５０および
ドレイン電極５１は、第１キャップ層３３の上面に選択
的に形成される。トランジスタ４７のソース電極５３お
よびドレイン電極５４は、半導体層２９の上面に選択的
に形成される。当技術分野で理解されるように、電極５
０，５１，５３，５４は、これらが配置された材料との
オーム接触を形成する。さらに、理解されるように、ソ
ース電極５０およびドレイン電極５１は、オーム接触に
よって第１キャップ層３３と障壁層３２とを介して半導
体層２９に電気的に結合される。また、ソース電極５３
およびドレイン電極５４は、オーム接触によって半導体
層２７に電気的に結合される。
ドレイン電極５１は、第１キャップ層３３の上面に選択
的に形成される。トランジスタ４７のソース電極５３お
よびドレイン電極５４は、半導体層２９の上面に選択的
に形成される。当技術分野で理解されるように、電極５
０，５１，５３，５４は、これらが配置された材料との
オーム接触を形成する。さらに、理解されるように、ソ
ース電極５０およびドレイン電極５１は、オーム接触に
よって第１キャップ層３３と障壁層３２とを介して半導
体層２９に電気的に結合される。また、ソース電極５３
およびドレイン電極５４は、オーム接触によって半導体
層２７に電気的に結合される。
【００２５】本実施例において、半導体層２９は、半導
体層２９の材料がｎ型材料となるように、伝導帯にある
フェルミ準位を有するように選択される。同様に、半導
体層２７は、半導体層２７の材料がｐ型材料となるよう
に、価電子帯にあるフェルミ準位を有するように選択さ
れる。もちろん、ｎ型材料およびｐ型材料は、必要に応
じて逆にしてもよい。また、本実施例は例示のため相補
形トランジスタを示すが、特殊な用途では１つのデバイ
スに１つまたはそれ以上の同様なトランジスタを形成す
ることが望ましい場合もあることが理解される。
体層２９の材料がｎ型材料となるように、伝導帯にある
フェルミ準位を有するように選択される。同様に、半導
体層２７は、半導体層２７の材料がｐ型材料となるよう
に、価電子帯にあるフェルミ準位を有するように選択さ
れる。もちろん、ｎ型材料およびｐ型材料は、必要に応
じて逆にしてもよい。また、本実施例は例示のため相補
形トランジスタを示すが、特殊な用途では１つのデバイ
スに１つまたはそれ以上の同様なトランジスタを形成す
ることが望ましい場合もあることが理解される。
【００２６】伝導チャネル４３におけるキャリア数が周
辺の半導体層２９におけるキャリア数よりも実質的に少
なくなるように、伝導チャネル４３の上にある表面材料
（すなわち、第２キャップ層３４）が伝導チャネル４３
にフェルミ準位を固定するため、キャップ構造３０（す
なわち、層および材料の数）は選択される。さらに、領
域４１における周辺の半導体層２９の上にある表面材料
（すなわち、第１キャップ層３３）が、領域４１におけ
る伝導チャネル４３を取りまく半導体層２９にフェルミ
準位を固定して、そこにおけるキャリア数を向上させる
ため、キャップ構造３０は選択され、領域４１において
エッチングされる。半導体層２９における向上されたキ
ャリアは、ソース電極５０およびドレイン電極５１を伝
導チャネル４３に接続する抵抗が低いアクセス領域とな
る。
辺の半導体層２９におけるキャリア数よりも実質的に少
なくなるように、伝導チャネル４３の上にある表面材料
（すなわち、第２キャップ層３４）が伝導チャネル４３
にフェルミ準位を固定するため、キャップ構造３０（す
なわち、層および材料の数）は選択される。さらに、領
域４１における周辺の半導体層２９の上にある表面材料
（すなわち、第１キャップ層３３）が、領域４１におけ
る伝導チャネル４３を取りまく半導体層２９にフェルミ
準位を固定して、そこにおけるキャリア数を向上させる
ため、キャップ構造３０は選択され、領域４１において
エッチングされる。半導体層２９における向上されたキ
ャリアは、ソース電極５０およびドレイン電極５１を伝
導チャネル４３に接続する抵抗が低いアクセス領域とな
る。
【００２７】同様に、伝導チャネル４８におけるキャリ
ア数が周辺の半導体層２７におけるキャリア数よりも実
質的に少なくなるように、伝導チャネル４８の上にある
表面材料（すなわち、第１キャップ層３３）が伝導チャ
ネル４８にフェルミ準位を固定するため、キャップ構造
３０は選択され、エッチングされる。さらに、領域４６
において周辺の半導体層２７の上にある表面材料（すな
わち、半導体層２９）が、領域４６において伝導チャネ
ル４８を取りまく半導体層２７にフェルミ準位を固定し
て、そこにおけるキャリア数を向上させるため、キャッ
プ構造３０は選択され、領域４６においてエッチングさ
れる。半導体層２７において向上されたキャリアは、ソ
ース電極５３およびドレイン電極５４を伝導チャネル４
８に接続する抵抗の低いアクセス領域となる。伝導チャ
ネル４３および伝導チャネル４８の両方において、キャ
リア数（ゲート電極４０，４５にバイアスを印加しない
とき）は、トランジスタ４２，４７それぞれにおいてソ
ース・ドレイン間電流を防ぐため十分小さい。通常バイ
アス電位がゲート電極４０，４５に印加されると、通常
電流が流れる。よって、伝導チャネル４３におけるソー
ス電極５０とドレイン電極５１との間の導通は、第１ゲ
ート電極４０によって制御可能であり、伝導チャネル４
８におけるソース電極５３とドレイン電極５４との間の
導通は、ゲート電極４５によって制御可能である。
ア数が周辺の半導体層２７におけるキャリア数よりも実
質的に少なくなるように、伝導チャネル４８の上にある
表面材料（すなわち、第１キャップ層３３）が伝導チャ
ネル４８にフェルミ準位を固定するため、キャップ構造
３０は選択され、エッチングされる。さらに、領域４６
において周辺の半導体層２７の上にある表面材料（すな
わち、半導体層２９）が、領域４６において伝導チャネ
ル４８を取りまく半導体層２７にフェルミ準位を固定し
て、そこにおけるキャリア数を向上させるため、キャッ
プ構造３０は選択され、領域４６においてエッチングさ
れる。半導体層２７において向上されたキャリアは、ソ
ース電極５３およびドレイン電極５４を伝導チャネル４
８に接続する抵抗の低いアクセス領域となる。伝導チャ
ネル４３および伝導チャネル４８の両方において、キャ
リア数（ゲート電極４０，４５にバイアスを印加しない
とき）は、トランジスタ４２，４７それぞれにおいてソ
ース・ドレイン間電流を防ぐため十分小さい。通常バイ
アス電位がゲート電極４０，４５に印加されると、通常
電流が流れる。よって、伝導チャネル４３におけるソー
ス電極５０とドレイン電極５１との間の導通は、第１ゲ
ート電極４０によって制御可能であり、伝導チャネル４
８におけるソース電極５３とドレイン電極５４との間の
導通は、ゲート電極４５によって制御可能である。
【００２８】さまざまな被覆層でフェルミ準位を固定す
るためキャップ構造３０を選択しエッチングすること
は、フェルミ準位を固定することがのぞまいしいエネル
ギ準位と、製造される特定のデバイスとによって決定さ
れる。フェルミ準位を所望のエネルギ準位に固定するた
めには、ＩｎＡｓの表面層は下の層のフェルミ準位をＩ
ｎＡｓの伝導帯より上約０．２の準位に固定させること
が実験により判明している。複合材料ＧａＳｂ／ＡｌＳ
ｂの二重層により、下の層におけるフェルミ準位はＡｌ
Ｓｂの伝導帯より下約０．８５の準位で固定される。Ｇ
ａＳｂの厚い表面層により、下の層におけるフェルミ準
位はＧａＳｂの価電子帯より上約０．１の準位で固定さ
れる。もちろん、他の複合材料や複合材料の組合せを利
用して、異なる結果が得られることが理解される。
るためキャップ構造３０を選択しエッチングすること
は、フェルミ準位を固定することがのぞまいしいエネル
ギ準位と、製造される特定のデバイスとによって決定さ
れる。フェルミ準位を所望のエネルギ準位に固定するた
めには、ＩｎＡｓの表面層は下の層のフェルミ準位をＩ
ｎＡｓの伝導帯より上約０．２の準位に固定させること
が実験により判明している。複合材料ＧａＳｂ／ＡｌＳ
ｂの二重層により、下の層におけるフェルミ準位はＡｌ
Ｓｂの伝導帯より下約０．８５の準位で固定される。Ｇ
ａＳｂの厚い表面層により、下の層におけるフェルミ準
位はＧａＳｂの価電子帯より上約０．１の準位で固定さ
れる。もちろん、他の複合材料や複合材料の組合せを利
用して、異なる結果が得られることが理解される。
【００２９】相補形デバイス２０で利用される材料の特
定の例として、基板構造２２において、基板２３をなす
材料はＧａＡｓまたはＩｎＰであり、バッファ層２４は
ＡｌＳｂであり、障壁層２５は約１００ÅのＡｌＳｂで
ある。半導体層２７は、約８０ÅのＧａＳｂであり、障
壁層２８は約４０ÅのＡｌＳｂであり、半導体層２９は
約１００ÅのＩｎＡｓａである。キャップ構造３０は、
約１００ÅのＡｌＳｂからなる障壁層３２と、約５０Å
のＧａＳｂからなる第１キャップ層３３と、約３０Åの
ＩｎＡｓからなる第２キャップ層３４とを含むように選
択される。
定の例として、基板構造２２において、基板２３をなす
材料はＧａＡｓまたはＩｎＰであり、バッファ層２４は
ＡｌＳｂであり、障壁層２５は約１００ÅのＡｌＳｂで
ある。半導体層２７は、約８０ÅのＧａＳｂであり、障
壁層２８は約４０ÅのＡｌＳｂであり、半導体層２９は
約１００ÅのＩｎＡｓａである。キャップ構造３０は、
約１００ÅのＡｌＳｂからなる障壁層３２と、約５０Å
のＧａＳｂからなる第１キャップ層３３と、約３０Åの
ＩｎＡｓからなる第２キャップ層３４とを含むように選
択される。
【００３０】線８−８，線９−９，線１０−１０からみ
た図７に示す構造のバンド図を図８，図９，図１０にそ
れぞれ示す。図８，図９、図１０は、線８−８，線９−
９，線１０−１０における表面材料に基づいて修正され
たフェルミ準位を示す。図８において、伝導帯４３にお
ける電子密度が低く、伝導帯４３の下にある半導体層２
７における正孔密度が比較的高くなるように、フェルミ
準位は第２キャップ層３４によって表面で固定されるこ
とがわかる。図９において、伝導チャネル４３に隣接す
る半導体層２９における電子密度が高く、その下の半導
体層２７における正孔密度が比較的低くなるように、フ
ェルミ準位は第１キャップ層３３によって表面で固定さ
れることがわかる。また、トランジスタ４７について、
表面材料が同様なため、伝導チャネル４８およびその下
の層におけるキャリア密度は図９に示すものと同様であ
る。図１０において、伝導チャネル４８に隣接する半導
体層２７における正孔密度が高く、その上の半導体層２
９における電子密度が比較的低くなるように、フェルミ
準位は半導体層２９によって表面で固定されることがわ
かる。
た図７に示す構造のバンド図を図８，図９，図１０にそ
れぞれ示す。図８，図９、図１０は、線８−８，線９−
９，線１０−１０における表面材料に基づいて修正され
たフェルミ準位を示す。図８において、伝導帯４３にお
ける電子密度が低く、伝導帯４３の下にある半導体層２
７における正孔密度が比較的高くなるように、フェルミ
準位は第２キャップ層３４によって表面で固定されるこ
とがわかる。図９において、伝導チャネル４３に隣接す
る半導体層２９における電子密度が高く、その下の半導
体層２７における正孔密度が比較的低くなるように、フ
ェルミ準位は第１キャップ層３３によって表面で固定さ
れることがわかる。また、トランジスタ４７について、
表面材料が同様なため、伝導チャネル４８およびその下
の層におけるキャリア密度は図９に示すものと同様であ
る。図１０において、伝導チャネル４８に隣接する半導
体層２７における正孔密度が高く、その上の半導体層２
９における電子密度が比較的低くなるように、フェルミ
準位は半導体層２９によって表面で固定されることがわ
かる。
【００３１】上記の特定の例では、相補形デバイス２０
は、ゲート電極４０，４５にバイアスを印加しない状態
で、次のような近似的なキャリア数を有することが判明
している。エンハンスメント・モードのｎ型導電性であ
る伝導チャネル４３は、１０9 ／ｃｍ2 の電子密度を有
し、領域４１における半導体層２９の周辺部分は１０12
／ｃｍ2 の電子密度を有する。エンハンスメント・モー
ドのｐ型導電性を有する伝導チャネル４８は、１０10／
ｃｍ2 の正孔密度を有し、領域４６における半導体層２
７の周辺部分は１０12／ｃｍ2 の電子密度を有する。従
って、伝導チャネル４３，４８には実質的に少ないキャ
リアしかないので、トランジスタ４２，４７は通常オフ
であることがわかる。さらに、半導体層２９，２７の周
辺部分それぞれは、実質的に多くのキャリアがあり、そ
のため、ソースおよびドレイン端子と接触するための抵
抗の低いアクセス領域となる。
は、ゲート電極４０，４５にバイアスを印加しない状態
で、次のような近似的なキャリア数を有することが判明
している。エンハンスメント・モードのｎ型導電性であ
る伝導チャネル４３は、１０9 ／ｃｍ2 の電子密度を有
し、領域４１における半導体層２９の周辺部分は１０12
／ｃｍ2 の電子密度を有する。エンハンスメント・モー
ドのｐ型導電性を有する伝導チャネル４８は、１０10／
ｃｍ2 の正孔密度を有し、領域４６における半導体層２
７の周辺部分は１０12／ｃｍ2 の電子密度を有する。従
って、伝導チャネル４３，４８には実質的に少ないキャ
リアしかないので、トランジスタ４２，４７は通常オフ
であることがわかる。さらに、半導体層２９，２７の周
辺部分それぞれは、実質的に多くのキャリアがあり、そ
のため、ソースおよびドレイン端子と接触するための抵
抗の低いアクセス領域となる。
【００３２】また、トランジスタ４２または４７におけ
る半導体層２７，２９の未使用部分のキャリア密度は、
不必要な電流が流れないようになっていることに留意さ
れたい。上の特定の実施例では、伝導チャネル４３の下
にある半導体層２７における正孔密度は約７ｘ１０11／
ｃｍ2 であり、周辺部分の正孔密度は約１０10／ｃｍ2
である。同様に、伝導チャネル４８の上にある半導体層
２９における電子密度は約１０12／ｃｍ2 であり、周辺
部分の電子密度は２ｘ１０7 ／ｃｍ2 である。
る半導体層２７，２９の未使用部分のキャリア密度は、
不必要な電流が流れないようになっていることに留意さ
れたい。上の特定の実施例では、伝導チャネル４３の下
にある半導体層２７における正孔密度は約７ｘ１０11／
ｃｍ2 であり、周辺部分の正孔密度は約１０10／ｃｍ2
である。同様に、伝導チャネル４８の上にある半導体層
２９における電子密度は約１０12／ｃｍ2 であり、周辺
部分の電子密度は２ｘ１０7 ／ｃｍ2 である。
【００３３】本発明を具現する相補形デバイス１２０の
別の実施例を図１１に示す。相補形デバイス１２０のほ
とんどは図７に示す相補形デバイスと同様であり、その
ため同様な部分は、異なる実施例であることを示すため
接頭番号「１」を付した同様な参照番号で表される。相
補形デバイス１２０において、ソースおよびドレイン・
オーム接触をデバイスの表面に単純に形成する代わり
に、ゲート電極１４０のいずれかの側に第１キャップ層
１３３および障壁層１３２を介して開口部をエッチング
し、半導体層１２９の部分を露出する。ソース端子１５
０およびドレイン端子１５１は、第１キャップ層１３３
と、開口部における半導体層１２９の露出部分とに形成
され、トランジスタ１４２において抵抗の低いアクセス
領域となる。同様に、ゲート電極１４５のいずれかの側
に半導体層１２９および障壁層１２８を介して開口部が
エッチングされ、半導体層１２７の部分を露出する。ソ
ース端子１５３およびドレイン端子１５４は、半導体層
１２９と、開口部における半導体層１２７の露出面とに
形成され、トランジスタ１４２において抵抗の低いアク
セス領域となる。また、ソース端子１５３は第１キャッ
プ層１３３上で上に向かって延長され、相補形トランジ
スタの場合に、トランジスタ１４２のドレイン端子１５
１に容易に直接接続できることを示す。
別の実施例を図１１に示す。相補形デバイス１２０のほ
とんどは図７に示す相補形デバイスと同様であり、その
ため同様な部分は、異なる実施例であることを示すため
接頭番号「１」を付した同様な参照番号で表される。相
補形デバイス１２０において、ソースおよびドレイン・
オーム接触をデバイスの表面に単純に形成する代わり
に、ゲート電極１４０のいずれかの側に第１キャップ層
１３３および障壁層１３２を介して開口部をエッチング
し、半導体層１２９の部分を露出する。ソース端子１５
０およびドレイン端子１５１は、第１キャップ層１３３
と、開口部における半導体層１２９の露出部分とに形成
され、トランジスタ１４２において抵抗の低いアクセス
領域となる。同様に、ゲート電極１４５のいずれかの側
に半導体層１２９および障壁層１２８を介して開口部が
エッチングされ、半導体層１２７の部分を露出する。ソ
ース端子１５３およびドレイン端子１５４は、半導体層
１２９と、開口部における半導体層１２７の露出面とに
形成され、トランジスタ１４２において抵抗の低いアク
セス領域となる。また、ソース端子１５３は第１キャッ
プ層１３３上で上に向かって延長され、相補形トランジ
スタの場合に、トランジスタ１４２のドレイン端子１５
１に容易に直接接続できることを示す。
【００３４】以上、複合半導体材料からＨＦＥＴ、特に
相補形ＨＦＥＴを製造する新規の改善された方法が開示
された。さらに、注入などを必要とせずに、複合半導体
材料からＨＦＥＴ、特に相補形ＨＦＥＴを製造する新規
の改善された方法が開示された。よって、材料肥大の問
題は解消される。さらに、本方法では、マスキングや他
のプロセス工程を最小限に抑えるために材料が選ばれ、
そのため相補形デバイスや、さらに複雑な集積回路の製
造を実質的に簡単にする。
相補形ＨＦＥＴを製造する新規の改善された方法が開示
された。さらに、注入などを必要とせずに、複合半導体
材料からＨＦＥＴ、特に相補形ＨＦＥＴを製造する新規
の改善された方法が開示された。よって、材料肥大の問
題は解消される。さらに、本方法では、マスキングや他
のプロセス工程を最小限に抑えるために材料が選ばれ、
そのため相補形デバイスや、さらに複雑な集積回路の製
造を実質的に簡単にする。
【００３５】本発明について、１つのＮチャネルおよび
１つのＰチャネルのデバイスを有する相補形構造の観点
から説明してきたが、さまざまな相補形および非相補形
構造もわずかな修正で提供できることが理解される。こ
れらの修正は、当業者によって容易に理解でき、本発明
の範囲に含まれるものとする。さらに、エンハンスメン
トおよび空乏デバイスの両方を垂直積層構造(verticall
y stacked structure)で製造できる。また、所望のデバ
イス機能を得るため、各層を任意の順番で設けることが
できる。
１つのＰチャネルのデバイスを有する相補形構造の観点
から説明してきたが、さまざまな相補形および非相補形
構造もわずかな修正で提供できることが理解される。こ
れらの修正は、当業者によって容易に理解でき、本発明
の範囲に含まれるものとする。さらに、エンハンスメン
トおよび空乏デバイスの両方を垂直積層構造(verticall
y stacked structure)で製造できる。また、所望のデバ
イス機能を得るため、各層を任意の順番で設けることが
できる。
【図１】デュアル・チャネルＨＦＥＴの一部分の簡略断
面図である。
面図である。
【図２】バイアスを印加していない状態の図１に示す構
造のバンド図である。
造のバンド図である。
【図３】量子ウェル厚さの関数として示される、Ｐチャ
ネル量子ウェルにおける第１正孔状態の量子化エネルギ
と、Ｎチャネル・ウェルにおける電子状態の量子化エネ
ルギとの間の関係のグラフである。
ネル量子ウェルにおける第１正孔状態の量子化エネルギ
と、Ｎチャネル・ウェルにおける電子状態の量子化エネ
ルギとの間の関係のグラフである。
【図４】デュアル・チャネルＨＦＥＴの一部分の簡略断
面図である。
面図である。
【図５】異なる表面層を有する図４に示す構造のバンド
図である。
図である。
【図６】異なる表面層を有する図４に示す構造のバンド
図である。
図である。
【図７】本発明を具現する相補形ヘテロ接合デバイスの
簡略断面図である。
簡略断面図である。
【図８】修正フェルミ準位を有する、線８−８からみた
図７に示す構造のバンド図である。
図７に示す構造のバンド図である。
【図９】修正フェルミ準位を有する、線９−９からみた
図７に示す構造のバンド図である。
図７に示す構造のバンド図である。
【図１０】修正フェルミ準位を有する、線１０−１０か
らみた図７に示す構造のバンド図である。
らみた図７に示す構造のバンド図である。
【図１１】本発明を具現する相補形ヘテロ接合デバイス
の別の実施例の簡略断面図である。
の別の実施例の簡略断面図である。
１１ 広バンドギャップ・バッファ層 １２ Ｐチャネル量子ウェル １３ 障壁層 １４ Ｎチャネル量子ウェル １６ 第２障壁層 １７ ゲート電極 １１’ 基板 １２’ 広バンドギャップ・バッファ層 １３’ ｎチャネル量子ウェル １４’ 障壁層 １６’ キャップ層 １７’ ゲート電極 ２０ 相補形ヘテロ接合デバイス ２２ 支持基板構造 ２３ 支持基板 ２４ バッファ層 ２５ 障壁層 ２７ 半導体層 ２８ 障壁層 ２９ 第２半導体層 ３０ キャップ構造 ３２ 障壁層 ３３ 第１キャップ層 ３４ 第２キャップ層 ４０ ゲート電極 ４１ 領域 ４２ トランジスタ ４３ 伝導チャネル ４５ ゲート電極 ４６ 領域 ４７ トランジスタ ４８ 伝導チャネル ５０ ソース電極 ５１ ドレイン電極 ５３ ソース電極 ５４ ドレイン電極 １２０ 相補形デバイス １２７ 半導体層 １２８ 障壁層 １２９ 半導体層 １３２ 障壁層 １３３ 第１キャップ層 １４０ ゲート電極 １４２ トランジスタ １４５ ゲート電極 １５０ ソース端子 １５１ ドレイン端子 １５３ ソース端子 １５４ ドレイン端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エクス・セオドア・ズー アメリカ合衆国アリゾナ州チャンドラー、 エヌ・コングレス・ドライヴ1351 (72)発明者 ハーバート・ゴロンキン アメリカ合衆国アリゾナ州テンピ、エス・ カッシーナ・ドライヴ8623 (72)発明者 ジュン・シェン アメリカ合衆国アリゾナ州フェニックス、 エス・トゥエンティーフィフス・プレイス 14654
Claims (4)
- 【請求項１】 ヘテロ接合デバイス（２０）を製造する
方法であって：支持面を定める支持基板構造（２２、す
なわち層２３，２４，２５）を設ける段階；前記基板構
造の前記支持面に第１半導体材料層（２７）を形成する
段階であって、前記第１半導体層は、伝導帯および価電
子帯を含み、それぞれが所定のエネルギ準位と、フェル
ミ準位とを有し、前記第１半導体層に第１型の導電性を
持たせる段階；前記第１半導体材料層に第１障壁層（２
８）を形成する段階；前記第１障壁層に第２半導体層
（２９）を形成する段階であって、前記第２半導体層
は、伝導帯および価電子帯を含み、それぞれが所定のエ
ネルギ準位と、フェルミ準位とを有し、前記第２半導体
層に前記第１型とは反対の第２型の導電性を持たせる段
階；前記第２半導体層にキャップ構造（３０）を形成す
る段階であって、前記キャップ構造は、半導体材料の複
数の選択された層（３２，３３，３４）を含む段階；第
１領域（４１）において前記キャップ構造に第１ゲート
電極（４０）を配置して、前記第２半導体層において第
２導電型の第１伝導チャネル（４３）を有する第１トラ
ンジスタを定める段階；前記第１ゲート電極をマスクと
して利用して、前記キャップ構造の第１部分をエッチン
グする段階であって、前記第１伝導チャネルにおけるキ
ャリア数が前記第２半導体層の周辺部分におけるキャリ
ア数よりも実質的に少なくなるように、前記第２半導体
層における第１伝導チャネルにフェルミ準位を固定する
ため、前記キャップ構造が選択され、エッチングされる
段階；前記第１ゲート電極の対置する側で前記キャップ
構造の前記第１部分に第１ソース電極（５０）および第
１ドレイン電極（５１）を形成し、かつ前記第１ソース
および第１ドレイン電極を前記第１伝導チャネルに電気
的に結合する段階；第２領域（４６）において前記キャ
ップ構造の前記第１部分に第２ゲート電極（４５）を配
置して、前記第１半導体層において前記第１導電型の第
２伝導チャネル（４８）を有する第２トランジスタ（４
７）を定める段階；前記第２ゲート電極をマスクとして
利用して、前記キャップ構造の第２部分をエッチングす
る段階であって、前記第２伝導チャネルにおけるキャリ
ア数が前記第１半導体層の周辺部分におけるキャリア数
よりも実質的に少なくなるように、前記第１半導体層に
おける前記第２伝導チャネルにフェルミ準位を固定する
ため、前記キャップ構造が選択され、エッチングされる
段階；および前記第２ゲート電極の対置する側で前記キ
ャップ構造の前記第２部分に第２ソース電極（５３）お
よび第２ドレイン電極（５４）を形成し、かつ前記第２
ソースおよび第２ドレイン電極を前記第２伝導チャネル
に電気的に結合する段階；によって構成されることを特
徴とする方法。 - 【請求項２】 相補形ヘテロ接合デバイス（２０）を製
造する方法であって：支持面を定める支持基板構造（２
２、すなわち層２３，２４，２５）を設ける段階；前記
基板構造の前記支持面に第１半導体材料層（２７）を形
成する段階であって、前記第１半導体層は、伝導帯およ
び価電子帯を有する半導体材料の第１層を含み、ぞれぞ
れが所定のエネルギ準位と、前記価電子帯においてフェ
ルミ準位とを有し、前記第１半導体層に第１型の導電性
を持たせる段階；前記第１半導体材料層に第１障壁層
（２８）を形成する段階；前記第１障壁層に第２半導体
層（２９）を形成する段階であって、前記第２半導体層
は、伝導帯および価電子帯を有する半導体材料の第２層
を含み、それぞれが所定のエネルギ準位と、前記伝導帯
においてフェルミ準位とを有し、前記第２半導体層に前
記第１型とは反対の第２型の導電性を持たせる段階；前
記第２半導体層にキャップ構造（３０）を形成する段階
であって、前記キャップ構造は、前記第２半導体層上に
配置された第２障壁層（３２）と、前記第２障壁層上に
配置された第１キャップ層（３３）と、前記第１キャッ
プ層上に配置された第２キャップ層（３４）とを含む段
階；第１導電型の第１相補形ヘテロ接合ＦＥＴ（４２）
の第１領域（４１）を選択し、前記第２キャップ層上に
第１ゲート電極（４０）を形成して、前記第２半導体層
において前記第１ヘテロ接合ＦＥＴの第１伝導チャネル
（４３）を定める段階；第１ゲート電極をマスクとして
利用して前記キャップ構造の前記第２キャップ層をエッ
チングし、前記第１キャップ層上で前記第１ゲート電極
の対置する側に第１ソース電極（５０）および第１ドレ
イン電極（５１）を形成する段階であって、前記第１伝
導チャネルにおけるキャリア数が前記第２半導体層の周
辺部分におけるキャリア数よりも実質的に少なくなるよ
うに、前記第１伝導チャネルにフェルミ準位を固定する
ため、前記第２および第１キャップ層は選択され、それ
により前記第１ソースおよび第１ドレイン電極は、前記
第１伝導チャネルに電気的に結合され、かつ前記第１伝
導チャネルにおける前記第１ソース電極と前記第１ドレ
イン電極との間の導通は、前記第１ゲート電極によって
制御可能である段階；前記第１導電型とは異なる第２導
電型の第２相補形ヘテロ接合ＦＥＴ（４７）のための、
前記第１領域から離間した第２領域（４６）を選択し、
前記第１キャップ層に第２ゲート電極（４５）を形成し
て、前記第２半導体層において前記第２ヘテロ接合ＦＥ
Ｔの第２伝導チャネル（４８）を定める段階；前記ゲー
ト電極をマスクとして利用して前記第２領域における前
記キャップ構造の前記キャップ層と前記キャップ構造の
前記第２障壁層とをエッチングし、前記第２半導体層上
の前記ゲート電極の対置する側に第２ソース電極（５
３）および第２ドレイン電極（５４）を形成する段階で
あって、前記第２伝導チャネルにおけるキャリア数が前
記第１半導体層の周辺部分おけるキャリア数よりも実質
的に少なくなるように、前記第２導通チャネルにフェル
ミ準位を固定するため、前記第１キャップ層は選択さ
れ、それにより前記第２ソースおよびドレイン電極は前
記第２伝導チャネルに電気的に結合され、かつ前記第２
伝導チャネルにおける前記第２ソース電極と前記第２ド
レイン電極との間の導通は第２ゲート電極によって制御
可能である段階；によって構成されることを特徴とする
方法。 - 【請求項３】 支持面を定める支持基板構造（２２）；
それぞれが所定のエネルギ準位と、フェルミ準位とを有
する伝導帯および価電子帯を有する第１半導体材料層
（２７）であって、前記基板構造の前記支持面に配置さ
れた第１半導体材料層（２７）；前記第１半導体層に配
置された第１障壁層（２８）；それぞれが所定のエネル
ギ準位と、フェルミ準位とを有する伝導帯および価電子
帯を有する第２半導体材料層（２９）であって、前記第
１障壁層上に配置された第２半導体材料層（２９）；前
記第２半導体層上に配置され、選択された半導体材料の
複数の層（３２，３３，３４）を含むキャップ構造（３
０）；および前記第２半導体層に伝導チャネルを有する
第１トランジスタ（４２）と、前記第１半導体層に伝導
チャネル（４８）を有する第２トランジスタ（４８）で
あって、各第１および第２トランジスタは、ゲート（４
０，４５），ソース（５０，５３）およびドレイン（５
１，５４）電極を有し、前記第１トランジスタの前記伝
導チャネルにおけるキャリア数が前記第２半導体層の周
辺部分におけるキャリア数よりも実質的に少なくなるよ
うに、前記第１トランジスタの前記伝導チャネルにフェ
ルミ準位を固定し、かつ前記第２トランジスタの前記伝
導チャネルにおけるキャリア数が前記第１半導体層の周
辺部分におけるキャリア数よりも実質的に少なくなるよ
うに、前記第２トランジスタの前記伝導チャネルにフェ
ルミ準位を固定するため、前記キャップ構造は選択さ
れ、エッチングされる、第１トランジスタ（４２）およ
び第２トランジスタ（４３）；によって構成されること
を特徴とするヘテロ接合デバイス（２６）。 - 【請求項４】 支持面を定める支持基板構造（２２）；
それぞれが所定のエネルギ準位と、フェルミ準位とを有
する伝導帯および価電子帯を有する第１導電型の第１半
導体材料層（２７）であって、前記基板構造の前記支持
面上に配置された第１半導体材料層（２７）；前記第１
半導体層上に配置された第１障壁層（２８）；前記第１
導電型とは反対の第２導電型の第２半導体材料層（２
９）であって、前記第２半導体層は、それぞれが所定の
エネルギ準位と、フェルミ準位とを有する伝導帯および
価電子帯を有し、前記第１障壁層上に配置された第２半
導体材料層（２９）；前記第２半導体層上に配置され、
異なる選択された半導体材料の障壁層（３２）と、第１
キャップ層（３３）と、第２キャップ層（３４）とを含
むキャップ構造（３０）；前記第２半導体層において第
１伝導チャネルを定める第１トランジスタ（４２）であ
って、前記第１トランジスタは、前記第１伝導チャネル
に対して上になる関係で前記キャップ構造の前記第２キ
ャップ層上に配置された第１ゲート端子（４０）と、前
記第１キャップ層上に配置され、かつ前記第１ゲート電
極のいずれかの側にさらに配置された第１ソース（５
０）および第２ドレイン（５１）電極とをさらに含む第
１トランジスタ（４２）；前記第１トランジスタから離
間され、かつ前記第１半導体層において第２伝導チャネ
ル（４８）を定める第２トランジスタ（４７）であっ
て、前記第２トランジスタは、前記第２伝導チャネルに
対して上になる関係で前記キャップ構造の前記第１キャ
ップ層上に配置された第２ゲート端子（４５）と、前記
第２半導体層上に配置され、かつ前記第２ゲート電極の
いずれかの側にさらに配置された第２ソース（５３）お
よび第２ドレイン（５４）電極とをさらに含む第２トラ
ンジスタ（４７）；および前記第１トランジスタの前記
伝導チャネルにおけるキャリア数が前記第２半導体層の
周辺部分におけるキャリア数よりも実質的に少なくなる
ように、前記第１トランジスタの前記伝導チャネルにフ
ェルミ準位を固定するため選択された前記キャップ構造
の前記障壁層，前記第１キャップ層および前記第２キャ
ップ層と、前記第２トランジスタの前記伝導チャネルに
おけるキャリア数が前記第１半導体層の周辺部分におけ
るキャリア数よりも実質的に少なくなるように、前記第
２トランジスタの前記伝導チャネルにフェルミ準位を固
定するため選択された前記第１キャップ構造の前記第１
キャップ層；によって構成されることを特徴とする相補
形ヘテロ接合デバイス（２０）。
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