JPH07105701B2

JPH07105701B2 - 負荷制御回路

Info

Publication number: JPH07105701B2
Application number: JP59002821A
Authority: JP
Inventors: 芳樹上山
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1984-01-11
Filing date: 1984-01-11
Publication date: 1995-11-13
Anticipated expiration: 2010-11-13
Also published as: JPS60146527A

Description

【発明の詳細な説明】産業上の利用分野本発明は負荷のオン・オフの制御に用いることができる
負荷制御回路に関するものである。

従来例の構成とその問題点近年、メカトロニクス化が進み、従来、制御素子を用い
ていなかった分野やリレーを用いていた分野にまで半導
体スイッチング素子の利用が期待されている。一方、半
導体スイッチング素子は負荷短絡や過負荷に弱く、限ら
れた分野だけで利用されたり、複雑な保護回路を並設し
て利用されている。

以下図面を参照しながら従来の半導体スイッチング素子
保護回路を備える負荷制御回路について説明する。第１
図は従来の負荷制御回路の回路図であり、１は制御入力
端子、２は半導体スイッチング素子としてのＮ型MOSFET
である。３はその負荷で、４はその電源である。５は温
度検出用のPN接合で、Ｎ型MOSFET2とPN接合５は熱的に
結合された系６の中にある。７は保護回路の電源、８は
定電流源、９と10は基準電圧発生用の分割抵抗、11は電
圧比較器である。12はNAND回路、13はリセット入力付Ｄ
型双安定回路、14と15は遅延用の反転器である。

以上のように構成された負荷制御回路についてその動作
を以下に説明する。

制御入力端子１に加えられる制御入力がローレベルのと
きはNAND回路12の出力はハイレベルになるので、Ｄ型双
安定回路13にリセットがかかり、この出力はローとな
り、半導体スイッチング素子２はオフになって、負荷３
には電流が流れない。次に制御入力がハイレベルになっ
た場合は系６の温度により２通りに分類できる。まず、
系６が通常の温度の場合、定電流源８からPN接合５に流
れて生じる順方向電圧が、分割抵抗９と10によって決定
される基準電圧より大きいようにこの基準電圧が設定さ
れているため、電圧比較器11の出力はハイレベルにな
り、制御入力もハイなのでNAND回路12の出力はローレベ
ルになり、Ｄ型双安定回路13にリセットはかからず、制
御入力の立上りから反転器14と15を通過する時間分遅れ
てＤ型双安定回路13のクロック入力が立上り、Ｄ入力の
ハイレベルをラッチしてＤ型双安定回路13の出力はハイ
レベルになり、半導体スイッチング素子２がオンになっ
て、電源４から負荷３に電流が流れる。次に負荷３が短
絡していたり過負荷の状態である場合、半導体スイッチ
ング素子２の温度が上昇し、系６の中にあるPN接合５の
順方向電圧が、分割抵抗９と10で決まる基準電圧より低
くなって電圧比較器11の出力がローレベルになり、NAND
回路12の出力がハイレベルになってＤ型双安定回路13に
リセットがかかり、半導体スイッチング素子２がオフに
なって保護される。このように制御入力がハイレベルに
もかかわらず半導体スイッチング素子２がオフである保
護状態は制御入力を一度ローにし、再びハイレベルにす
ることによってリセットできる。

しかしながら、上記のような構成においては、熱的に結
合された系６は同一チップ上にあることが望ましいが、
系６の端子数が４本となり、通常量産されている３端子
型のパッケージに入れることができないためコストが大
きく上がり、外付けの保護回路が必要なためさらにコス
トが上がるという問題点を有していた。また、たとえ保
護回路全体をワンチップ化したとしても保護回路の電源
端子が必要で、入力・出力・共通端子を含めてやはり４
端子構造となり、コストが上がるという問題点を有して
いた。

発明の目的本発明の目的は、保護回路内蔵型の半導体スイッチング
素子を単体のスイッチング素子と同様の３端子構造での
実現を可能とする半導体スイッチング素子の保護回路を
備える負荷制御回路を提供することにある。

発明の構成本発明の負荷制御回路は、入力を電源として働き、この
電源入力の立上がり時の状態が一定し、かつ異常の検出
によって反転する双安定回路からなる保護回路と、半導
体スイッチング素子を用いて構成したものであり、入力
を電源として働くために回路端子数が減少して３端子構
造とすることが可能になり、安価な３端子パッケージに
半導体スイッチング素子とともに実装でき、従来の半導
体スイッチング素子とそのまま置きかえ可能となって、
負荷異常に対し高信頼性を得ることができるものであ
る。

実施例の説明以下本発明の一実施例について、図面を参照しながら説
明する。第２図は本発明の一実施例における半導体スイ
ッチング素子保護回路を備える負荷制御回路の回路図を
示すものである。第２図において、101は制御入力、102
は半導体スイッチング素子としてのＮ型MOSFETである。
103はその負荷で、104はその電源である。105は温度検
出用のPN接合で、Ｎ型MOSFET102とPN接合105は熱的に結
合された系106の中にある。107は双安定回路、108は定
電流源、109と110は基準電圧発生用の分割抵抗、111は
電圧比較器である。112は電圧シフト用のダイオード、1
13はそのバイアス抵抗である。

以上のように構成された本実施例の負荷制御回路につい
て以下その動作を説明する。まず、制御入力101がロー
レベルの時は保護回路全体の電源が供給されないため双
安定回路107の出力はローレベルで、半導体スイッチン
グ素子102はオフとなり、負荷103には電流が流れない。
次に系106が通常温度という条件で制御入力101にハイレ
ベルが加えられた場合を考える。電圧シフト用ダイオー
ド112のシフト電圧を、保護回路全体の最低動作電圧か
ら、その最低動作電圧における双安定回路107の入力ス
レシホールド電圧を差引いた電圧より少し高めに選んで
あると、制御入力101の電圧立上り過渡期に双安定回路1
07のSET入力がローレベルと認識され、制御入力101が定
常のハイレベルの電圧になった時にはSET入力はハイレ
ベルと認識される。系106が通常の温度の場合、定電流
源108からPN接合105に流れて生じる順方向電圧が分割抵
抗109と110によって決定される基準電圧より大きいよう
にこの基準電圧が設定されているため、電圧比較器111
の出力はハイレベルになり、双安定回路107にはリセッ
トがかからず、一方SET入力は前記のように制御入力101
の立上りの過渡期に一度ローレベルになるので、双安定
回路107の出力はハイレベルになり、スイッチング素子1
02がオンになって電源104から負荷103に電流が流れる。
次に負荷103が短絡していたり過負荷の状態である場
合、スイッチング素子102の温度が上昇し、系106の中に
あるPN接合105の順方向電圧が、分割抵抗109と110で決
まる基準電圧より低くなって電圧比較器111の出力がロ
ーレベルになり、双安定回路107にリセットがかかって
半導体スイッチング素子102がオフになり、保護され
る。このように制御入力101がハイレベルにもかかわら
ず半導体スイッチング素子102がオフである保護状態は
制御入力101をローにすることにより保護回路の電源が
供給されなくなるのでリセットされる。

負荷異常の検出方法として、スイッチング素子102と同
一チップ上のPN接合105の順方向電圧を参照する方法
は、素子の温度を直接検出できるため素子の負荷に対す
る余裕度を測定することができ、また保護回路とスイッ
チング素子をワンチップ化するのに有利な方法と言え
る。

またMOS型FETには熱暴走がほとんどないので、この素子
を半導体スイッチング素子102として用いる方法はチッ
プ温度の検出により負荷に対する余裕度を測定しやすい
点と、制御入力電圧が比較的高いので、この電圧を電源
とした保護回路の回路設計がしやすい点で有利な方法と
言える。

なお、回路を安定に動作させるため電圧安定化回路を設
け、制御入力101から入力された制御電圧を安定化して
制御回路と異常検出回路の電源として利用してもよい。

また、異常検出回路にはPN接合電圧の温度依存性を利用
したが、これによらず半導体チップの温度を別の方法で
検出してもよい。また、負荷の短絡を検出する異常検出
回路としてもよい。これは例えば、負荷に接続した半導
体スイッチング素子のゲートにオン電圧を与えたときの
ドレイン−ソース間電圧が閾値以下にならないことなど
から検出できる。

また、以上に述べた実施例は共通グランド端子がマイナ
スの場合であったが、共通グランド端子がプラスの場合
にも半導体スイッチング素子にＰ型のMOS型FETを使用す
ることにより、保護回路を内蔵した３端子負荷制御回路
を構成できる。この場合には端子の一方がマイナス電源
に接続された負荷に対してプラス電圧をオンオフする制
御を行なうことができる。

さらに、Ｎ型のMOS型FETを使用して、チャージポンプ回
路などの電圧上昇回路を内蔵しゲートへの供給電圧をド
レイン電圧よりあげたソースフォロワとすることによ
り、負荷に対しプラス電圧をオンオフする負荷制御回路
を構成できるが、この場合においても同様に保護回路を
内蔵した３端子負荷制御回路を構成できる。

以上のように本実施例によれば、保護回路の電源を制御
入力からとるので、半導体スイッチング素子とその温度
検出用PN接合および保護回路をワンチップ上に乗せ同一
パッケージ内におさめることにより、半導体スイッチン
グ素子単体と同一の３端子のパッケージに入れることが
できるためコストを抑えることができ、外付の保護回路
を必要としないため、従来の保護回路のないスイッチン
グ回路の半導体スイッチング素子とそのまま置きかえ可
能であるという利点を有する。

発明の効果以上の説明から明らかなように本発明は、入力を電源と
して働き、この電源入力の立上がり時の状態が一定し、
かつ異常の検出によって反転する双安定回路からなる保
護回路と、半導体スイッチング素子を用いて構成してい
るので、保護回路に対して新たな電源を供給する必要が
なく回路の端子数を減少させることができ、また入力の
オフによって保護回路のリセットが本質的に行なえると
いう優れた効果が得られる。さらに半導体スイッチング
素子と同一チップ上のPN接合の順方向電圧を温度検出に
用い、半導体スイッチング素子としてMOS型FETを用いる
ことにより、半導体スイッチング素子と保護回路のワン
チップ化が容易になり、保護回路の回路設計も行ないや
すくなる。さらに制御入力を保護回路の電源として用い
る回路の端子数を減少させたことにより、保護回路を含
めた半導体スイッチング素子の３端子化が可能になる。
これは従来の半導体スイッチング素子単体と同一の３端
子のパッケージに入れることができるため、コストを抑
えることができ、外付けの保護回路を必要としないた
め、従来の保護回路のないスイッチング回路の半導体ス
イッチング素子とそのまま置きかえ可能という優れた効
果が得られる。一方、従来、半導体スイッチング素子を
使うことができなかったような温度条件や負荷条件の厳
しい分野まで保護回路を追加することなく半導体スイッ
チング素子を用いることができるという優れた効果も得
られる。

【図面の簡単な説明】

第１図は従来の負荷制御回路の回路図、第２図は本発明
の一実施例における負荷制御回路の回路図である。 101……制御入力、102……半導体スイッチング素子、10
3……負荷、104……電源、105……温度検出用PN接合、1
07……双安定回路、111……電圧比較器、112……電圧シ
フト用ダイオード。

Claims

【特許請求の範囲】

【請求項１】負荷に流れる電流を制御するMOS型FETと、
第１の端子を介して入力される電源入力を共通の電源入
力とし、前記MOS型FETの異常を検出する異常検出回路及
び、前記電源入力の立ち上がり時の状態が一定し、かつ
前記異常検出回路からの異常検出出力によって反転する
ことにより、前記MOS型FETを制御する双安定回路からな
る保護回路とがワンチップ化され、前記MOS型FETの出力
端子を第２の端子とし、前記MOS型FETおよび保護回路の
共通グランド端子を第３の端子としてなる負荷制御回
路。
【請求項２】MOS型FETと同一チップ上のPN接合の順方向
電圧を基準電圧と比較する電圧比較器を異常検出回路と
して用いたことを特徴とする特許請求の範囲第１項記載
の負荷制御回路。