JPH0710104B2 - 動きベクトル検出装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は画像信号を高能率に符号化する動き補償におけ
る動きベクトルを高速度に検出する動きベクトル検出装
置に関するものである。

従来の技術 画像データは大量の情報量を有し、画像伝送においては
伝送路のコストアップ要因となる。従って画像信号の情
報量を低減する方法として、動き補償フレーム間符号化
や間引いたフレームを動きベクトルを用いて内挿する動
き内挿などの技術がある。これらを実現するために動き
ベクトルを高速に検出する装置が開発されている。

第２図は、従来の動きベクトル検出装置のブロック図で
ある。第２図において、201は信号入力端子、202はアド
レスカウンタ、203はカウントアップ回路、204は第１カ
ウントラッチ、205は第１加算器、206は第２加算器、20
7はフレームメモリ、208は歪演算回路、209は最小歪検
出回路、210は第２カウントラッチ、211はアドレスラッ
チ、212は信号出力端子である。

以下、この第２図を用いて動作を説明する。信号入力端
子201に、画像信号の１フレームを既に複数個のブロッ
クに分割した信号が入力されると、アドレスカウンタ20
2は入力信号に応じたアドレス値を第２加算器206に出力
する。カウントアップ回路203は、水平方向と垂直方向
に各々３回、４カウントずつカウントアップを行なった
後に、同様に各々３回、２カウントずつカウントアップ
を行ない、更に各々３回、１カウントずつカウントアッ
プを行なって、それぞれカウントアップ値として第１加
算器205に出力する。第１カウントラッチ204は、信号入
力端子201に信号が入力された時に予め決められた第１
カウントラッチ値を出力し、第２カウントラッチ210か
らの第２カウントラッチ値を取り込むと、取り込まれた
第２カウントラッチ値を第１カウントラッチ値として第
１加算器205に出力する。第１加算器205は、カウントア
ップ回路203からのカウントアップ値と第１カウントラ
ッチ204からの第１カウントラッチ値を加算して、カウ
ントアドレス値として第２加算器206と第２カウントラ
ッチ210に出力する。第２加算器206は、第１加算器205
からのカウントアドレス値とアドレスカウンタ202から
のアドレス値を加算して、絶対アドレス値としてフレー
ムメモリ207とアドレスラッチ211に出力する。フレーム
メモリ207は、第２加算器206からの絶対アドレス値に応
じた画像信号を歪演算回路208に出力する。歪演算回路2
08は、信号入力端子201からの入力信号とフレームメモ
リ207からの画像信号との画素値ごとの差分の絶対値を
算出し、その合計を求める。最小歪検出回路209は、そ
の合計を順次比較し最小歪を与えると最小歪認識信号を
第２カウントラッチ210とアドレスラッチ211に出力す
る。第２カウントラッチ210は、最小歪検出回路209から
の最小歪認識信号を入力すると、第１加算器205からの
カウントアドレス値を読み込み、カウントアドレス値が
予め決められていた所定のカウント数と等しくなったと
きに読み込まれているカウントアドレス値を第２カウン
トラッチ値として第１カウントラッチ204に出力する。
アドレスラッチ211は、最小歪検出回路209からの最小歪
認識信号を入力すると、第２加算器206からの絶対アド
レス値を読み込み、絶対アドレス値が27回送られてきた
ときに、読み込まれている絶対アドレス値を動きベクト
ルとして信号出力端子212に出力する。

（例えば、トリケップス刊『画像伝送における高能率符
号化記述』第５章） 発明が解決しようとする課題 しかしながら上記の様な方法では、動きベクトル探索範
囲を全て探索しないために初めの動きベクトルを誤検出
すると、真の動きベクトルには到達できない。また更に
高速度の動きベクトル検出装置が求められている。

本発明は上記課題を鑑み、動きベクトル探索範囲内を全
て単なる画素値の大小の比較のみの比較演算で粗く探索
することにより、歪演算の処理を減少させて高速化を図
るものである。

課題を解決するための手段 上記課題を解決するために、本発明の動きベクトル検出
装置は、画像信号の１フレームを既に複数個のブロック
に分割した入力信号が加わる毎に、前記入力信号に応じ
たアドレス値から順々にカウントアップされるアドレス
値を出力する第１アドレスカウンタと、前フレームを記
憶していて前記第１アドレスカウンタからのアドレス値
に応じた画像信号を出力するフレームメモリと、前記フ
レームメモリからの画像信号が送られる毎に、前記入力
信号との比較を行ない、前記比較に応じた値の合計を求
め、比較合計を出力する比較演算回路と、前記比較演算
回路からの比較合計を予め決められた比較合計と順次比
較し、最も近似した前記比較合計を与えると比較近似認
識信号を出力する比較最小検出回路と、前記比較近似認
識信号を入力すると、前記第１アドレスカウンタからの
アドレス値を読み込み、アドレス値が予め決められてい
た所定のカウント数と等しくなったときに読み込まれて
いるアドレス値をアドレスラッチ値として出力する第１
アドレスラッチと、前記第１アドレスラッチがアドレス
ラッチ値を出力すると、予め決められていた所定のカウ
ント値を順次出力する第２アドレスカウンタと、前記第
１アドレスラッチの出力するアドレスラッチ値と前記第
２アドレスカウンタの出力するカウンタ値とを加算した
信号をアドレスカウンタ値として出力する加算器と、前
記フレームメモリが前記加算器からのアドレスカウンタ
値に応じた画像信号を出力すると、前記現フレーム内で
の入力信号の画素毎の差分の絶対値を算出し歪合計を求
める歪演算回路と、前記歪合計を順次比較し最小歪を与
えると最小歪認識信号を出力する最小歪検出回路と、前
記最小歪認識信号を入力すると前記加算器からのアドレ
スカウンタ値を読み込み、アドレスカウンタ値が予め決
められていた所定のカウント数を数え上げたときに読み
込まれているアドレスカウンタ値を動きベクトルとして
出力する第２アドレスラッチとを具備する様にしたもの
である。

作用 本発明は上記した構成により、ブロックマッチング時に
単なる大小の比較のみの比較演算で、動きベクトル探索
範囲内を粗く探索して、仮の動きベクトルを検出してか
ら次に画素毎の歪演算をすることにより、真の動きベク
トルを検出できる様にしたために、歪演算の処理を減少
させて高速化を図るものである。

実施例 以下本発明の一実施例の動きベクトル検出装置につい
て、図面を参照しながら説明する。

第１図は本発明の動きベクトル検出装置の一実施例を示
すブロック図である。第１図において、101は信号入力
端子、102は第１アドレスカウンタ、103はフレームメモ
リ、104は比較演算回路、105は比較最小検出回路、106
は第１アドレスラッチ、107は第２アドレスカウンタ、1
08は加算器、109は歪演算回路、110は最小歪検出回路、
111は第２アドレスラッチ、112は動きベクトル出力端子
である。

以上の様に構成された動きベクトル検出装置について以
下第１図を用いて動作を説明する。

信号入力端子101より入力された信号Ｓは、以下の様に
ブロックサイズ３×３のブロックに分割されている。

比較演算回路104に入力信号Ｓが送られてくると、第１
アドレスカウンタ102は、入力信号Ｓに応じたアドレス
値から順々にカウントアップされるアドレス値を16回送
出していく。フレームメモリ103はそのアドレス値を読
み込む毎に、前フレームの第３図の様に配置された信号
について以下の様な信号A₁から順に信号A₁₆までを比較
演算回路104に送出する。

比較演算回路104に信号A₁（ｉ＝1,2,3,……,16）が送ら
れると、以下の様な信号Ｂに置き換える。

そこで信号Ｂと信号入力端子101からの信号Ｓとで画素
毎に以下の様にして比較合計を求める。

ここで 求められた比較合計ｃを比較最小検出回路105に送る。
比較最小検出回路105は、同一信号Ｓで比較合計ｃがそ
れまでよりも０に近似した値が送られた場合には、その
比較合計ｃを読み込み、第１アドレスラッチ106に比較
近似認識信号を送り、それ以外には何も行なわない。第
１アドレスラッチ106は比較近似認識信号が送られると
第１アドレスカウンタ102からのアドレス値を読み込
み、アドレス値が予め決められていた所定のカウント数
と等しくなったときに読み込まれているアドレス値（3,
3）をアドレスラッチ値として加算器108に送る。加算器
108にアドレスラッチ値が送られると、第２アドレスカ
ウンタ107は予め決められていた所定のカウント値を９
種類出力する。加算器108は、第１アドレスラッチ106か
ら送られてきたアドレスラッチ値と第２アドレスカウン
タ107から順次送られてくるカウント値を加えてアドレ
スカウンタ値として送出していく。フレームメモリ103
は、加算器108から送られてくるアドレスカウンタ値を
読み込む毎に以下の様な信号A₁′から順にA₉′まで歪演
算回路109に出力する。

歪演算回路109に信号A₁′（ｉ＝1,2,3,……,9）が送ら
れると、以下の様な信号Ｂ′に置き換える。

そこで信号Ｂ′と、信号入力端子101からの信号Ｓとで
歪ｄを求める。

求められた歪ｄは最小歪検出回路110に送る。最小歪検
出回路110は、同一信号Ｓで歪ｄがそれまでよりも小さ
い歪ｄが送られた場合にはその歪ｄを読み込んで、第２
アドレスラッチ111に最小歪認識信号を送出し、それ以
外には何も行なわない。第２アドレスラッチ111は最小
歪認識信号が送られると加算器108からのアドレスカウ
ンタ値を読み込み、アドレスカウンタ値が予め決められ
ていた所定のカウント数と等しくなったときに読み込ま
れているアドレスカウンタ値を動きベクトルとして動き
ベクトル出力端子112に送出する。なお説明を簡略化す
るために信号入力端子101より入力された信号は３×３
のブロックに分割されていて、比較演算回路104では比
較を行なう際に、入力信号より大きい値の時＋１、等し
い時０、小さい時−１として、比較最小検出回路105に
は予め０が挿入されていることとしている。更に、第１
アドレスカウンタ102は16回アドレス値を送出して、第
２アドレスカウンタ107は９種類のカウンタ値を出力し
ていることとしているが、これにのみ限定されるもので
はない。

発明の効果 以上の様に本発明は、ブロックマッチング時に初めから
画素毎に歪を計算させるのではなく、大小の比較だけで
探索を行なうためにベクトル探索範囲を素早く絞り込む
ことができる。そして次に画素毎の歪演算をすることに
より、動きベクトルを的確に検出できる様にしたもので
ある。

【図面の簡単な説明】

第１図は本発明の一実施例による動きベクトル検出装置
の構成を示すブロック図、第２図は従来の動きベクトル
検出装置の構成を示すブロック図、第３図は実施例を説
明するための説明図である。 102……第１アドレスカウンタ、103……フレームメモ
リ、104……比較演算回路、105……比較最小検出回路、
106……第１アドレスラッチ、107……第２アドレスカウ
ンタ、108……加算器、109……歪演算回路、110……最
小歪検出回路、111……第２アドレスラッチ、112……動
きベクトル出力端子、202……アドレスカウンタ、203…
…カウントアップ回路、204……第１カウントラッチ、2
05……第１加算器、206……第２加算器、207……フレー
ムメモリ、208……歪演算回路、209……最小歪検出回
路、210……第２カウントラッチ、211……アドレスラッ
チ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】画像信号の１フレームを既に複数個のブロ
   ックに分割した入力信号が加わる毎に、前記入力信号に
   応じたアドレス値から順々にカウントアップされるアド
   レス値を出力する第１アドレスカウンタと、前フレーム
   を記憶していて前記第１アドレスカウンタからのアドレ
   ス値に応じた画像信号を出力するフレームメモリと、前
   記フレームメモリからの画像信号が送られる毎に、前記
   入力信号との比較を行ない、前記比較に応じた値の合計
   を求め、比較合計を出力する比較演算回路と、前記比較
   演算回路からの比較合計を予め決められた比較合計と順
   次比較し、最も近似した前記比較合計を与えると比較近
   似認識信号を出力する比較最小検出回路と、前記比較近
   似認識信号を入力すると、前記第１アドレスカウンタか
   らのアドレス値を読み込み、アドレス値が予め決められ
   ていた所定のカウント数と等しくなったときに読み込ま
   れているアドレス値をアドレスラッチ値として出力する
   第１アドレスラッチと、前記第１アドレスラッチがアド
   レスラッチ値を出力すると、予め決められていた所定の
   カウント値を順次出力する第２アドレスカウンタと、前
   記第１アドレスラッチの出力するアドレスラッチ値と前
   記第２アドレスカウンタの出力するカウンタ値とを加算
   した信号をアドレスカウンタ値として出力する加算器
   と、前記フレームメモリが前記加算器からのアドレスカ
   ウンタ値に応じた画像信号を出力すると、前記現フレー
   ム内での入力信号の画素毎の差分の絶対値を算出し歪合
   計を求める歪演算回路と、前記歪合計を順次比較し最小
   歪を与えると最小歪認識信号を出力する最小歪検出回路
   と、前記最小歪認識信号を入力すると前記加算器からの
   アドレスカウンタ値を読み込み、アドレスカウンタ値が
   予め決められていた所定のカウント数を数え上げたとき
   に読み込まれているアドレスカウンタ値を動きベクトル
   として出力する第２アドレスラッチとを具備することを
   特徴とする動きベクトル検出装置。