JPH0697462A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0697462A JPH0697462A JP24148792A JP24148792A JPH0697462A JP H0697462 A JPH0697462 A JP H0697462A JP 24148792 A JP24148792 A JP 24148792A JP 24148792 A JP24148792 A JP 24148792A JP H0697462 A JPH0697462 A JP H0697462A
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Abstract
(57)【要約】
【目的】 本発明では、充分に高い電流増幅率を有し、
かつ、充分に広い逆バイアス安全動作領域を有する半導
体装置を提供する。 【構成】 本発明は、ｎ+ 型メインソース領域６のそれ
ぞれの間の側方に位置するｐ型ゲート拡散領域５の表層
部の複数箇所に、ｎ+ 型メインソース領域６の形態と同
一の形態を成す長形状のｎ+ 型サブソース領域１２を直
交方向に設けるとともに、ｎ+ 型メインソース領域６及
びｎ+ 型サブソース領域１２のそれぞれの上面部にわた
って、所定のシート抵抗を有するポリシリコン層７を連
続的に設置し、さらに、ｎ+ 型サブソース領域１２のそ
れぞれの間に位置するｐ型ゲート拡散領域５の上面部の
複数箇所にはゲート・コンタクト部１３を、また、ｎ+
型メインソース領域６のそれぞれの間の上方に位置する
ポリシリコン層７の上面部の複数箇所にはソース・コン
タクト部１４をそれぞれ設けて成る。
かつ、充分に広い逆バイアス安全動作領域を有する半導
体装置を提供する。 【構成】 本発明は、ｎ+ 型メインソース領域６のそれ
ぞれの間の側方に位置するｐ型ゲート拡散領域５の表層
部の複数箇所に、ｎ+ 型メインソース領域６の形態と同
一の形態を成す長形状のｎ+ 型サブソース領域１２を直
交方向に設けるとともに、ｎ+ 型メインソース領域６及
びｎ+ 型サブソース領域１２のそれぞれの上面部にわた
って、所定のシート抵抗を有するポリシリコン層７を連
続的に設置し、さらに、ｎ+ 型サブソース領域１２のそ
れぞれの間に位置するｐ型ゲート拡散領域５の上面部の
複数箇所にはゲート・コンタクト部１３を、また、ｎ+
型メインソース領域６のそれぞれの間の上方に位置する
ポリシリコン層７の上面部の複数箇所にはソース・コン
タクト部１４をそれぞれ設けて成る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関するも
のであり、特に、複数の主電流路を有する静電誘導トラ
ンジスタ、静電誘導サイリスタ、バイポーラ・トランジ
スタなどの、いわゆる、電流駆動型の半導体装置に係わ
るものである。
のであり、特に、複数の主電流路を有する静電誘導トラ
ンジスタ、静電誘導サイリスタ、バイポーラ・トランジ
スタなどの、いわゆる、電流駆動型の半導体装置に係わ
るものである。
【０００２】
【従来の技術】例えば、静電誘導トランジスタ、静電誘
導サイリスタ、バイポーラ・トランジスタなどにより、
電力増幅用又はスイッチング用の半導体装置を構成する
場合、当然のことながら、それらの半導体装置には、高
耐圧化及び大電流容量化を図るための技術設計が施され
なければならない。以下、その高耐圧化及び大電流容量
化を図る手法について、静電誘導トランジスタの場合を
例に挙げて説明する。
導サイリスタ、バイポーラ・トランジスタなどにより、
電力増幅用又はスイッチング用の半導体装置を構成する
場合、当然のことながら、それらの半導体装置には、高
耐圧化及び大電流容量化を図るための技術設計が施され
なければならない。以下、その高耐圧化及び大電流容量
化を図る手法について、静電誘導トランジスタの場合を
例に挙げて説明する。
【０００３】図２は、従来例に係るｎ型チャネル構造を
採る静電誘導トランジスタの構成を示す図である。ただ
し、同図（ａ）は、その静電誘導トランジスタの内部構
造を示す縦断面図、同図（ｂ）は、その静電誘導トラン
ジスタの平面構造を示す上面透過図、同図（ｃ）は、そ
の静電誘導トランジスタの等価回路を示す図である。な
お、同図（ａ）は、同図（ｂ）に示す一点鎖線Ｘ−Ｘ′
における縦断面である。
採る静電誘導トランジスタの構成を示す図である。ただ
し、同図（ａ）は、その静電誘導トランジスタの内部構
造を示す縦断面図、同図（ｂ）は、その静電誘導トラン
ジスタの平面構造を示す上面透過図、同図（ｃ）は、そ
の静電誘導トランジスタの等価回路を示す図である。な
お、同図（ａ）は、同図（ｂ）に示す一点鎖線Ｘ−Ｘ′
における縦断面である。
【０００４】まず、同図（ａ）に示すように、この従来
例に係る静電誘導トランジスタにおいては、半導体基板
１の母材を構成する部位として、ｎ型不純物を高濃度に
含有して成るシリコン基板がｎ+ 型ドレイン領域２に充
てられており、さらに、このｎ+ 型ドレイン領域２を成
すシリコン基板の上面部にエピタキシャル成長を施すこ
とにより、そのｎ+ 型ドレイン領域２の上方には、ｎ型
不純物を低濃度に含有して成るｎ- 型エピタキシャル層
３が形成されている。そして、これら２層の半導体領域
から成る半導体基板１の上面部、すなわち、ｎ- 型エピ
タキシャル層３の上面部には、例えば、その全面の酸化
によってシリコン酸化膜（Ｓi Ｏ2 ）などの第１絶縁膜
４が形成され、以下、この第１絶縁膜４の部分除去と再
形成とを繰り返し行いながら、ｎ- 型エピタキシャル層
３の上層部及び表層部に対し、例えば、拡散法やイオン
打込み法などの手法を用いてｐ型不純物又はｎ型不純物
を選択的に導入することにより、この静電誘導トランジ
スタに各半導体領域が設けられる。
例に係る静電誘導トランジスタにおいては、半導体基板
１の母材を構成する部位として、ｎ型不純物を高濃度に
含有して成るシリコン基板がｎ+ 型ドレイン領域２に充
てられており、さらに、このｎ+ 型ドレイン領域２を成
すシリコン基板の上面部にエピタキシャル成長を施すこ
とにより、そのｎ+ 型ドレイン領域２の上方には、ｎ型
不純物を低濃度に含有して成るｎ- 型エピタキシャル層
３が形成されている。そして、これら２層の半導体領域
から成る半導体基板１の上面部、すなわち、ｎ- 型エピ
タキシャル層３の上面部には、例えば、その全面の酸化
によってシリコン酸化膜（Ｓi Ｏ2 ）などの第１絶縁膜
４が形成され、以下、この第１絶縁膜４の部分除去と再
形成とを繰り返し行いながら、ｎ- 型エピタキシャル層
３の上層部及び表層部に対し、例えば、拡散法やイオン
打込み法などの手法を用いてｐ型不純物又はｎ型不純物
を選択的に導入することにより、この静電誘導トランジ
スタに各半導体領域が設けられる。
【０００５】すなわち、同図（ａ）及び（ｂ）に示すよ
うに、ｎ- 型エピタキシャル層３の上層部には、上述の
手法を用いることにより、ｐ型不純物を所定の濃度に含
有して成るｐ型ゲート拡散領域５が、その主要部におい
て深度が浅く、かつ、周辺部において深度が深くなるよ
うに形成されており、さらに、そのｐ型ゲート拡散領域
５において深度が浅く形成されている領域の表層部の複
数箇所には、共にｎ型不純物を高濃度に含有して成る長
形状のｎ+ 型メインソース領域６（後の説明の便宜上、
「メイン」という語を付してある）が、ブロックごと
に、互いに所定の間隔をおきながら極めて浅い深度で並
列に形成されている。なお、ｎ+ 型メインソース領域６
の直下に位置するｐ型ゲート拡散領域５は、実質的に、
この静電誘導トランジスタの主電流路の一部を成すと同
時に、ｎ+ 型メインソース領域６に流れる主電流を制御
するチャネル領域（周辺の領域と区別するための符号は
特に付していない）を成している。
うに、ｎ- 型エピタキシャル層３の上層部には、上述の
手法を用いることにより、ｐ型不純物を所定の濃度に含
有して成るｐ型ゲート拡散領域５が、その主要部におい
て深度が浅く、かつ、周辺部において深度が深くなるよ
うに形成されており、さらに、そのｐ型ゲート拡散領域
５において深度が浅く形成されている領域の表層部の複
数箇所には、共にｎ型不純物を高濃度に含有して成る長
形状のｎ+ 型メインソース領域６（後の説明の便宜上、
「メイン」という語を付してある）が、ブロックごと
に、互いに所定の間隔をおきながら極めて浅い深度で並
列に形成されている。なお、ｎ+ 型メインソース領域６
の直下に位置するｐ型ゲート拡散領域５は、実質的に、
この静電誘導トランジスタの主電流路の一部を成すと同
時に、ｎ+ 型メインソース領域６に流れる主電流を制御
するチャネル領域（周辺の領域と区別するための符号は
特に付していない）を成している。
【０００６】次に、ｐ型ゲート拡散領域５の上面部に位
置する第１絶縁膜４の上面部を含むｎ+ 型メインソース
領域６のそれぞれの上面部には、例えば、ＣＶＤ法（化
学的気相堆積法）などの手法を用いてポリシリコン材料
を堆積させた後に不要部分を除去することにより、所定
のシート抵抗を有するバラスト抵抗としてのポリシリコ
ン層７（ドープト）がブロックごとに連続的に設置され
ている。なお、このポリシリコン層７にｎ型不純物を高
濃度に含有させてシート抵抗を設定する場合には、その
ｎ型不純物をドライブ処理によってｐ型ゲート拡散領域
５の表層部に導入させることにより、先のｎ+ 型メイン
ソース領域６を形成することも可能である。そして、こ
のポリシリコン層７の周縁部を含む第１絶縁膜４の上面
部には、例えば、先のＣＶＤ法などの手法を用いて酸化
シリコン材料（Ｓi Ｏ2 ）を堆積させた後に不要部分を
除去することにより、後述する半導体基板１の上方に設
置される各電極同士の絶縁を図るための第２絶縁膜８が
設置されている。
置する第１絶縁膜４の上面部を含むｎ+ 型メインソース
領域６のそれぞれの上面部には、例えば、ＣＶＤ法（化
学的気相堆積法）などの手法を用いてポリシリコン材料
を堆積させた後に不要部分を除去することにより、所定
のシート抵抗を有するバラスト抵抗としてのポリシリコ
ン層７（ドープト）がブロックごとに連続的に設置され
ている。なお、このポリシリコン層７にｎ型不純物を高
濃度に含有させてシート抵抗を設定する場合には、その
ｎ型不純物をドライブ処理によってｐ型ゲート拡散領域
５の表層部に導入させることにより、先のｎ+ 型メイン
ソース領域６を形成することも可能である。そして、こ
のポリシリコン層７の周縁部を含む第１絶縁膜４の上面
部には、例えば、先のＣＶＤ法などの手法を用いて酸化
シリコン材料（Ｓi Ｏ2 ）を堆積させた後に不要部分を
除去することにより、後述する半導体基板１の上方に設
置される各電極同士の絶縁を図るための第２絶縁膜８が
設置されている。
【０００７】すなわち、第２絶縁膜８が設置された半導
体基板１の上方には、例えば、その全面に真空蒸着法や
スパッタリング法などの手法を用いてアルミニウムなど
の金属の粒子を堆積させた後に不要部分を除去すること
により、ｐ型ゲート拡散領域５において深度が深く形成
されている領域の上面部に接触した状態のゲート電極９
と、ポリシリコン層７の上面部に接触した状態のソース
電極１０とがそれぞれ設置されている。一方、半導体基
板１の下方には、同じく、その全面に真空蒸着法やスパ
ッタリング法などの手法を用いて金属の粒子を堆積させ
ることにより、ｎ+ 型ドレイン領域２の下面部に接触し
た状態のドレイン電極１１が設置されている。
体基板１の上方には、例えば、その全面に真空蒸着法や
スパッタリング法などの手法を用いてアルミニウムなど
の金属の粒子を堆積させた後に不要部分を除去すること
により、ｐ型ゲート拡散領域５において深度が深く形成
されている領域の上面部に接触した状態のゲート電極９
と、ポリシリコン層７の上面部に接触した状態のソース
電極１０とがそれぞれ設置されている。一方、半導体基
板１の下方には、同じく、その全面に真空蒸着法やスパ
ッタリング法などの手法を用いて金属の粒子を堆積させ
ることにより、ｎ+ 型ドレイン領域２の下面部に接触し
た状態のドレイン電極１１が設置されている。
【０００８】そして、同図（ａ）及び（ｃ）に示すよう
に、ゲート電極９、ソース電極１０及びドレイン電極１
１からは、それぞれ、ゲート端子Ｇ、ソース端子Ｓ及び
ドレイン端子Ｄが引き出され、ここに、ｎ+ 型メインソ
ース領域６とソース電極１０（ソース端子Ｓ）との間に
位置するポリシリコン層７によって生じる抵抗ｒS を具
備して成るｎ型チャネル構造を採る静電誘導トランジス
タが得られるようになる。
に、ゲート電極９、ソース電極１０及びドレイン電極１
１からは、それぞれ、ゲート端子Ｇ、ソース端子Ｓ及び
ドレイン端子Ｄが引き出され、ここに、ｎ+ 型メインソ
ース領域６とソース電極１０（ソース端子Ｓ）との間に
位置するポリシリコン層７によって生じる抵抗ｒS を具
備して成るｎ型チャネル構造を採る静電誘導トランジス
タが得られるようになる。
【０００９】ここで、一般に、この静電誘導トランジス
タの高耐圧化を図ろうとする場合には、ｎ- 型エピタキ
シャル層３の層厚を厚めに形成すればよく、一方、その
大電流容量化を図ろうとする場合には、より多くのｎ+
型メインソース領域６を並列に形成して主電流路の一部
を成すチャネル領域の数を増加させればよい。なお、こ
の手法によって静電誘導トランジスタの大電流容量化を
図った場合には、結果的に、その電流増幅率も向上する
ようになる。
タの高耐圧化を図ろうとする場合には、ｎ- 型エピタキ
シャル層３の層厚を厚めに形成すればよく、一方、その
大電流容量化を図ろうとする場合には、より多くのｎ+
型メインソース領域６を並列に形成して主電流路の一部
を成すチャネル領域の数を増加させればよい。なお、こ
の手法によって静電誘導トランジスタの大電流容量化を
図った場合には、結果的に、その電流増幅率も向上する
ようになる。
【００１０】
【発明が解決しようとする課題】ところで、上述の手法
を採用しさえすれば、この静電誘導トランジスタの高耐
圧化及び大電流容量化は一応は図られるようにはなる
が、それらの手法を採用した際の電流増幅率の高低（大
小）に着目した場合、以下に説明するような不都合が生
じてしまう。
を採用しさえすれば、この静電誘導トランジスタの高耐
圧化及び大電流容量化は一応は図られるようにはなる
が、それらの手法を採用した際の電流増幅率の高低（大
小）に着目した場合、以下に説明するような不都合が生
じてしまう。
【００１１】すなわち、この静電誘導トランジスタの高
耐圧化を図るために、ｎ- 型エピタキシャル層３の層厚
を厚めに形成すればするほど、それにともない電流増幅
率が低下してしまい、一方、これを避けるために、チャ
ネル領域の数を増加させて電流増幅率を向上させようと
しても、半導体基板１にｎ+ 型メインソース領域６を並
列に形成することができる領域には限りがあるので、あ
る所定の値以上の電流増幅率を得ることは極めて困難な
こととなる。
耐圧化を図るために、ｎ- 型エピタキシャル層３の層厚
を厚めに形成すればするほど、それにともない電流増幅
率が低下してしまい、一方、これを避けるために、チャ
ネル領域の数を増加させて電流増幅率を向上させようと
しても、半導体基板１にｎ+ 型メインソース領域６を並
列に形成することができる領域には限りがあるので、あ
る所定の値以上の電流増幅率を得ることは極めて困難な
こととなる。
【００１２】また、仮に、より多くのｎ+ 型メインソー
ス領域６を半導体基板１に並列に形成することが可能で
あっても、その数を増やすに従って、ｐ型ゲート拡散領
域５を長めに形成する必要が生じることから、そのｐ型
ゲート拡散領域５の長手方向（ゲート電極９に沿う方
向）の拡散抵抗が大きくなり、その結果、この静電誘導
トランジスタの実動作時のｐ型ゲート拡散領域５におけ
る電流分布が著しく不均一な状態となってしまう。特
に、この静電誘導トランジスタをスイッチング用とした
場合には、その実動作時におけるスイッチングのターン
オフ時間を短縮させるために、入力側に大きな逆バイア
ス電流を流す操作が必要とされるが、このとき、ｐ型ゲ
ート拡散領域５の電流分布が不均一な状態となっていれ
ば、何れかのｎ+ 型メインソース領域６の中央部に順バ
イアス電流が偏りやすくなるので、その何れかのｎ+ 型
メインソース領域６の中央部がドレイン電流の集中によ
って破壊されやすくなり（ピンチイン効果）、結果的
に、この静電誘導トランジスタの逆バイアス安全動作領
域を低下させることになる。
ス領域６を半導体基板１に並列に形成することが可能で
あっても、その数を増やすに従って、ｐ型ゲート拡散領
域５を長めに形成する必要が生じることから、そのｐ型
ゲート拡散領域５の長手方向（ゲート電極９に沿う方
向）の拡散抵抗が大きくなり、その結果、この静電誘導
トランジスタの実動作時のｐ型ゲート拡散領域５におけ
る電流分布が著しく不均一な状態となってしまう。特
に、この静電誘導トランジスタをスイッチング用とした
場合には、その実動作時におけるスイッチングのターン
オフ時間を短縮させるために、入力側に大きな逆バイア
ス電流を流す操作が必要とされるが、このとき、ｐ型ゲ
ート拡散領域５の電流分布が不均一な状態となっていれ
ば、何れかのｎ+ 型メインソース領域６の中央部に順バ
イアス電流が偏りやすくなるので、その何れかのｎ+ 型
メインソース領域６の中央部がドレイン電流の集中によ
って破壊されやすくなり（ピンチイン効果）、結果的
に、この静電誘導トランジスタの逆バイアス安全動作領
域を低下させることになる。
【００１３】換言すれば、前述の高耐圧化の手法と大電
流容量化の手法との兼ね合いによって静電誘導トランジ
スタの電流増幅率を向上させようとしても、その一方
で、逆バイアス安全動作領域を低下させる結果となって
しまい、今までよりも充分に高い電流増幅率を有し、か
つ、充分に広い逆バイアス安全動作領域を有する静電誘
導トランジスタを得るためには、必然的に、何らかの別
な手法による技術設計が必要となってくる。無論、こう
した技術設計は、この種の静電誘導トランジスタに構成
及び動作が類似する静電誘導サイリスタやバイポーラ・
トランジスタなどの半導体装置についても必要とされ
る。
流容量化の手法との兼ね合いによって静電誘導トランジ
スタの電流増幅率を向上させようとしても、その一方
で、逆バイアス安全動作領域を低下させる結果となって
しまい、今までよりも充分に高い電流増幅率を有し、か
つ、充分に広い逆バイアス安全動作領域を有する静電誘
導トランジスタを得るためには、必然的に、何らかの別
な手法による技術設計が必要となってくる。無論、こう
した技術設計は、この種の静電誘導トランジスタに構成
及び動作が類似する静電誘導サイリスタやバイポーラ・
トランジスタなどの半導体装置についても必要とされ
る。
【００１４】本発明は、こうした実情に鑑みて為された
ものであり、その目的は、充分に高い電流増幅率を有
し、かつ、充分に広い逆バイアス安全動作領域を有する
半導体装置を提供することにある。
ものであり、その目的は、充分に高い電流増幅率を有
し、かつ、充分に広い逆バイアス安全動作領域を有する
半導体装置を提供することにある。
【００１５】
【課題を解決するための手段】本発明は、半導体基板の
表層部の複数箇所に、主電流路の一部を成す長形状の第
１半導体領域を互いに所定の間隔をおいて並列に設ける
とともに、第１半導体領域のそれぞれの下方から側方に
かけて、主電流路の一部を成すと同時に第１半導体領域
に流れる主電流を制御する第２半導体領域を連続的に設
けて成る半導体装置に適用されるものであり、第１半導
体領域のそれぞれの間の側方に位置する第２半導体領域
の表層部の複数箇所に、第１半導体領域の形態と同一の
形態を成す長形状の第３半導体領域を直列に設けるとと
もに、第１半導体領域及び第３半導体領域のそれぞれの
上面部にわたって、所定のシート抵抗を有するポリシリ
コン層を連続的に設置し、さらに、第３半導体領域のそ
れぞれの間に位置する第２半導体領域の上面部の複数箇
所に第１コンタクト部を、また、第１半導体領域のそれ
ぞれの間の上方に位置するポリシリコン層の上面部の複
数箇所に第２コンタクト部をそれぞれ設けて成ることを
特徴とするものである。
表層部の複数箇所に、主電流路の一部を成す長形状の第
１半導体領域を互いに所定の間隔をおいて並列に設ける
とともに、第１半導体領域のそれぞれの下方から側方に
かけて、主電流路の一部を成すと同時に第１半導体領域
に流れる主電流を制御する第２半導体領域を連続的に設
けて成る半導体装置に適用されるものであり、第１半導
体領域のそれぞれの間の側方に位置する第２半導体領域
の表層部の複数箇所に、第１半導体領域の形態と同一の
形態を成す長形状の第３半導体領域を直列に設けるとと
もに、第１半導体領域及び第３半導体領域のそれぞれの
上面部にわたって、所定のシート抵抗を有するポリシリ
コン層を連続的に設置し、さらに、第３半導体領域のそ
れぞれの間に位置する第２半導体領域の上面部の複数箇
所に第１コンタクト部を、また、第１半導体領域のそれ
ぞれの間の上方に位置するポリシリコン層の上面部の複
数箇所に第２コンタクト部をそれぞれ設けて成ることを
特徴とするものである。
【００１６】
【作用】本発明においては、これまでは非動作領域であ
った第２半導体領域の表層部の複数箇所に第３半導体領
域を形成することにより、ここに新たな動作領域が設け
られる。そして、第２半導体領域の上面部の複数箇所に
第１コンタクト部を設けることにより、第２半導体領域
の長手方向の見掛け上の拡散抵抗が小さくなり、装置の
実動作時の第２半導体領域における電流分布が均一化さ
れる。また、第１半導体領域及び第３半導体領域のそれ
ぞれの上面部にわたってポリシリコン層を連続的に設置
し、さらに、このポリシリコン層の上面部の複数箇所に
第２コンタクト部を設けることにより、装置の実動作時
の第１半導体領域及び第３半導体領域のそれぞれにおけ
る電流分布も均一化される。
った第２半導体領域の表層部の複数箇所に第３半導体領
域を形成することにより、ここに新たな動作領域が設け
られる。そして、第２半導体領域の上面部の複数箇所に
第１コンタクト部を設けることにより、第２半導体領域
の長手方向の見掛け上の拡散抵抗が小さくなり、装置の
実動作時の第２半導体領域における電流分布が均一化さ
れる。また、第１半導体領域及び第３半導体領域のそれ
ぞれの上面部にわたってポリシリコン層を連続的に設置
し、さらに、このポリシリコン層の上面部の複数箇所に
第２コンタクト部を設けることにより、装置の実動作時
の第１半導体領域及び第３半導体領域のそれぞれにおけ
る電流分布も均一化される。
【００１７】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は、本発明の実施例に係る
ｎ型マルチチャネル構造を採る静電誘導トランジスタの
構成を示す図である。ただし、同図（ａ）は、その静電
誘導トランジスタの内部構造を示す縦断面図、同図
（ｂ）は、その静電誘導トランジスタの平面構造を示す
上面透過図、同図（ｃ）は、その静電誘導トランジスタ
の等価回路を示す図である。なお、同図（ａ）は、同図
（ｂ）に示す一点鎖線Ｙ−Ｙ′における縦断面である。
また、本図においては、図２の従来例に示した部位と同
一又は同等な部位に関して同一の符号を付すものとし、
さらに、本図による本実施例の説明は、本発明に特徴的
な部分を中心に行うものとする。
ながら詳細に説明する。図１は、本発明の実施例に係る
ｎ型マルチチャネル構造を採る静電誘導トランジスタの
構成を示す図である。ただし、同図（ａ）は、その静電
誘導トランジスタの内部構造を示す縦断面図、同図
（ｂ）は、その静電誘導トランジスタの平面構造を示す
上面透過図、同図（ｃ）は、その静電誘導トランジスタ
の等価回路を示す図である。なお、同図（ａ）は、同図
（ｂ）に示す一点鎖線Ｙ−Ｙ′における縦断面である。
また、本図においては、図２の従来例に示した部位と同
一又は同等な部位に関して同一の符号を付すものとし、
さらに、本図による本実施例の説明は、本発明に特徴的
な部分を中心に行うものとする。
【００１８】まず、同図（ａ）及び（ｂ）に示すよう
に、この実施例に係る静電誘導トランジスタには、従来
例と同様に、半導体基板１に、ｎ+ 型ドレイン領域２、
ｎ- 型エピタキシャル層３、ｐ型ゲート拡散領域５及び
ｎ+ 型メインソース領域６の各半導体領域が設けられて
いることに加え、特に、ｐ型ゲート拡散領域５の表層部
に新たな半導体領域が設けられている。
に、この実施例に係る静電誘導トランジスタには、従来
例と同様に、半導体基板１に、ｎ+ 型ドレイン領域２、
ｎ- 型エピタキシャル層３、ｐ型ゲート拡散領域５及び
ｎ+ 型メインソース領域６の各半導体領域が設けられて
いることに加え、特に、ｐ型ゲート拡散領域５の表層部
に新たな半導体領域が設けられている。
【００１９】すなわち、ｎ+ 型メインソース領域６のそ
れぞれの間の側方に位置するｐ型ゲート拡散領域５の表
層部の複数箇所には、そのｎ+ 型メインソース領域６の
形態と同一の形態を成し、共にｎ型不純物を高濃度に含
有して成る長形状のｎ+ 型サブソース領域１２が極めて
浅い深度で直交方向に形成されている。また、このｎ +
型サブソース領域１２の直下に位置するｐ型ゲート拡散
領域５は、その部分がチャネル領域（従来例と同様に、
周辺の領域と区別するための符号は特に付していない）
として動作するように浅めに形成されている。なお、ｎ
+ 型サブソース領域１２の形成は、勿論、これと形態が
同一であるｎ+ 型メインソース領域６の形成と同時に行
うことが可能である。
れぞれの間の側方に位置するｐ型ゲート拡散領域５の表
層部の複数箇所には、そのｎ+ 型メインソース領域６の
形態と同一の形態を成し、共にｎ型不純物を高濃度に含
有して成る長形状のｎ+ 型サブソース領域１２が極めて
浅い深度で直交方向に形成されている。また、このｎ +
型サブソース領域１２の直下に位置するｐ型ゲート拡散
領域５は、その部分がチャネル領域（従来例と同様に、
周辺の領域と区別するための符号は特に付していない）
として動作するように浅めに形成されている。なお、ｎ
+ 型サブソース領域１２の形成は、勿論、これと形態が
同一であるｎ+ 型メインソース領域６の形成と同時に行
うことが可能である。
【００２０】次に、ｎ+ 型サブソース領域１２のそれぞ
れの間に位置するｐ型ゲート拡散領域５の上面部の複数
箇所には、第１絶縁膜４の部分除去（第２絶縁膜８の部
分除去を含む）により、ゲート電極９の下面部との接触
を図るためのゲート・コンタクト部１３が設けられてお
り、さらに、その第１絶縁膜４の上面部を含むｎ+ 型メ
インソース領域６及びｎ+ 型サブソース領域１２のそれ
ぞれの上面部にわたって、所定のシート抵抗を有するバ
ラスト抵抗としてのポリシリコン層７（ドープト）が連
続的に設置されている。また、ｎ+ 型メインソース領域
６のそれぞれの間の上方に位置するポリシリコン層７の
上面部の複数箇所には、第２絶縁膜８の部分除去によ
り、ソース電極１０の下面部との接触を図るためのソー
ス・コンタクト部１４が設けられており、しかも、１つ
のソース・コンタクト部１４から、その周囲に位置する
４つのｎ+ 型サブソース領域１２までのポリシリコン層
７のバラスト抵抗の値が、それぞれ互いに等しくなるよ
うに設定されている。なお、このポリシリコン層７のバ
ラスト抵抗の値の最適化を図る際には、不純物の含有量
によってシート抵抗を変更する一般的な手法以外に、例
えば、ポリシリコン層７の幅やソース・コンタクト部１
４の開口面積などを変更する手法を用いることも可能で
ある。ただし、以上のうちの何れの手法を用いる場合に
も、この静電誘導トランジスタの他の特性に悪影響を与
えることがないように、バラスト抵抗の値は数十オーム
程度に抑える必要がある。
れの間に位置するｐ型ゲート拡散領域５の上面部の複数
箇所には、第１絶縁膜４の部分除去（第２絶縁膜８の部
分除去を含む）により、ゲート電極９の下面部との接触
を図るためのゲート・コンタクト部１３が設けられてお
り、さらに、その第１絶縁膜４の上面部を含むｎ+ 型メ
インソース領域６及びｎ+ 型サブソース領域１２のそれ
ぞれの上面部にわたって、所定のシート抵抗を有するバ
ラスト抵抗としてのポリシリコン層７（ドープト）が連
続的に設置されている。また、ｎ+ 型メインソース領域
６のそれぞれの間の上方に位置するポリシリコン層７の
上面部の複数箇所には、第２絶縁膜８の部分除去によ
り、ソース電極１０の下面部との接触を図るためのソー
ス・コンタクト部１４が設けられており、しかも、１つ
のソース・コンタクト部１４から、その周囲に位置する
４つのｎ+ 型サブソース領域１２までのポリシリコン層
７のバラスト抵抗の値が、それぞれ互いに等しくなるよ
うに設定されている。なお、このポリシリコン層７のバ
ラスト抵抗の値の最適化を図る際には、不純物の含有量
によってシート抵抗を変更する一般的な手法以外に、例
えば、ポリシリコン層７の幅やソース・コンタクト部１
４の開口面積などを変更する手法を用いることも可能で
ある。ただし、以上のうちの何れの手法を用いる場合に
も、この静電誘導トランジスタの他の特性に悪影響を与
えることがないように、バラスト抵抗の値は数十オーム
程度に抑える必要がある。
【００２１】そして、同図（ａ）及び（ｃ）に示すよう
に、ゲート電極９、ソース電極１０及びドレイン電極１
１からは、従来例と同様に、それぞれ、ゲート端子Ｇ、
ソース端子Ｓ及びドレイン端子Ｄが引き出され、ここ
に、ｎ+ 型メインソース領域６及びｎ+ 型サブソース領
域１２とソース電極１０（ソース端子Ｓ）との間に位置
するポリシリコン層７によって生じる抵抗ＲS を具備し
て成り、充分に高い電流増幅率を有し、かつ、充分に広
い逆バイアス安全動作領域を有するｎ型マルチチャネル
構造を採る静電誘導トランジスタが得られるようにな
る。
に、ゲート電極９、ソース電極１０及びドレイン電極１
１からは、従来例と同様に、それぞれ、ゲート端子Ｇ、
ソース端子Ｓ及びドレイン端子Ｄが引き出され、ここ
に、ｎ+ 型メインソース領域６及びｎ+ 型サブソース領
域１２とソース電極１０（ソース端子Ｓ）との間に位置
するポリシリコン層７によって生じる抵抗ＲS を具備し
て成り、充分に高い電流増幅率を有し、かつ、充分に広
い逆バイアス安全動作領域を有するｎ型マルチチャネル
構造を採る静電誘導トランジスタが得られるようにな
る。
【００２２】ここで、以上のように構成された静電誘導
トランジスタの電流増幅率の向上が図られる原理と、そ
の逆バイアス安全動作領域の向上が図られる原理とにつ
いて説明すれば、以下のようになる。
トランジスタの電流増幅率の向上が図られる原理と、そ
の逆バイアス安全動作領域の向上が図られる原理とにつ
いて説明すれば、以下のようになる。
【００２３】すなわち、これまでは非動作領域であった
ｐ型ゲート拡散領域５の表層部の複数箇所にｎ+ 型サブ
ソース領域１２を直交方向に形成し、チャネル領域の数
を増加させて新たな動作領域を設けたことにより、ま
ず、この静電誘導トランジスタの電流増幅率が向上する
ようになる。そして、ｐ型ゲート拡散領域５の上面部の
複数箇所にゲート・コンタクト部１３を設けたことによ
り、ｐ型ゲート拡散領域５の長手方向（ゲート電極９に
沿う方向）の見掛け上の拡散抵抗が小さくなるので、こ
の静電誘導トランジスタの実動作時のｐ型ゲート拡散領
域５における電流分布が均一化され、その結果、この静
電誘導トランジスタの電流増幅率の向上を図りながら
も、その逆バイアス安全動作領域が向上するようにな
る。また、ｎ+型メインソース領域６及びｎ+ 型サブソ
ース領域１２のそれぞれの上面部にわたってポリシリコ
ン層７を連続的に設置し、さらに、このポリシリコン層
７の上面部の複数箇所にソース・コンタクト部１４を設
けたことにより、この静電誘導トランジスタの実動作時
のｎ+ 型メインソース領域６及びｎ+ 型サブソース領域
１２のそれぞれにおける電流分布も均一化され、その結
果、この静電誘導トランジスタの逆バイアス安全動作領
域が一層向上するようになる。
ｐ型ゲート拡散領域５の表層部の複数箇所にｎ+ 型サブ
ソース領域１２を直交方向に形成し、チャネル領域の数
を増加させて新たな動作領域を設けたことにより、ま
ず、この静電誘導トランジスタの電流増幅率が向上する
ようになる。そして、ｐ型ゲート拡散領域５の上面部の
複数箇所にゲート・コンタクト部１３を設けたことによ
り、ｐ型ゲート拡散領域５の長手方向（ゲート電極９に
沿う方向）の見掛け上の拡散抵抗が小さくなるので、こ
の静電誘導トランジスタの実動作時のｐ型ゲート拡散領
域５における電流分布が均一化され、その結果、この静
電誘導トランジスタの電流増幅率の向上を図りながら
も、その逆バイアス安全動作領域が向上するようにな
る。また、ｎ+型メインソース領域６及びｎ+ 型サブソ
ース領域１２のそれぞれの上面部にわたってポリシリコ
ン層７を連続的に設置し、さらに、このポリシリコン層
７の上面部の複数箇所にソース・コンタクト部１４を設
けたことにより、この静電誘導トランジスタの実動作時
のｎ+ 型メインソース領域６及びｎ+ 型サブソース領域
１２のそれぞれにおける電流分布も均一化され、その結
果、この静電誘導トランジスタの逆バイアス安全動作領
域が一層向上するようになる。
【００２４】なお、以上のような手法により、充分に広
い逆バイアス安全動作領域を有する静電誘導トランジス
タが得られれば、結果的に、その高耐圧化も同時に図ら
れるようになることから、従来例のように、ｎ- 型エピ
タキシャル層３の層厚を厚めに形成することによって静
電誘導トランジスタの高耐圧化を図る必要性がなくな
り、そのｎ- 型エピタキシャル層３を層厚を薄めに形成
することで、静電誘導トランジスタの電流増幅率の一層
の向上を図ることも可能となる。また、このことによ
り、充分に高い電流増幅率を有する静電誘導トランジス
タが極めて容易に得られるようになることから、実使用
時に必要とされる電流増幅率が充分に満足されるような
範囲であれば、この静電誘導トランジスタを構成する際
のチップ面積を縮小させることも可能となる。
い逆バイアス安全動作領域を有する静電誘導トランジス
タが得られれば、結果的に、その高耐圧化も同時に図ら
れるようになることから、従来例のように、ｎ- 型エピ
タキシャル層３の層厚を厚めに形成することによって静
電誘導トランジスタの高耐圧化を図る必要性がなくな
り、そのｎ- 型エピタキシャル層３を層厚を薄めに形成
することで、静電誘導トランジスタの電流増幅率の一層
の向上を図ることも可能となる。また、このことによ
り、充分に高い電流増幅率を有する静電誘導トランジス
タが極めて容易に得られるようになることから、実使用
時に必要とされる電流増幅率が充分に満足されるような
範囲であれば、この静電誘導トランジスタを構成する際
のチップ面積を縮小させることも可能となる。
【００２５】以上、本実施例においては、本発明をｎ型
マルチチャネル構造を採る静電誘導トランジスタに適用
した例によって説明したが、無論、本発明は、ｐ型マル
チチャネル構造を採る静電誘導トランジスタに対しても
適用が可能であり、その場合には、単に、図示の各半導
体領域の導電型を反対の導電型に変更するだけで足り
る。また、本実施例に示した静電誘導トランジスタの構
成を若干変更することにより、それに類似する静電誘導
サイリスタやバイポーラ・トランジスタにも本発明を容
易に適用することができ、例えば、本発明を静電誘導サ
イリスタに適用する場合には、図示のドレイン領域の下
方にアノード領域を新たに設ければよく、一方、本発明
をバイポーラ・トランジスタに適用する場合には、図示
の各半導体領域の不純物の濃度を適切な値に変更すれば
よい。
マルチチャネル構造を採る静電誘導トランジスタに適用
した例によって説明したが、無論、本発明は、ｐ型マル
チチャネル構造を採る静電誘導トランジスタに対しても
適用が可能であり、その場合には、単に、図示の各半導
体領域の導電型を反対の導電型に変更するだけで足り
る。また、本実施例に示した静電誘導トランジスタの構
成を若干変更することにより、それに類似する静電誘導
サイリスタやバイポーラ・トランジスタにも本発明を容
易に適用することができ、例えば、本発明を静電誘導サ
イリスタに適用する場合には、図示のドレイン領域の下
方にアノード領域を新たに設ければよく、一方、本発明
をバイポーラ・トランジスタに適用する場合には、図示
の各半導体領域の不純物の濃度を適切な値に変更すれば
よい。
【００２６】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、これまでは非動作領域であった第２半導体領域
の表層部の複数箇所に第３半導体領域を形成し、ここに
新たな動作領域を設けたことから、装置の電流増幅率が
向上するようになる。そして、第２半導体領域の上面部
の複数箇所に第１コンタクト部を設けたことから、第２
半導体領域の長手方向の見掛け上の拡散抵抗が小さくな
るので、装置の実動作時の第２半導体領域における電流
分布が均一化され、その結果、装置の電流増幅率の向上
を図りながらも逆バイアス安全動作領域が向上するよう
になる。また、第１半導体領域及び第３半導体領域のそ
れぞれの上面部にわたってポリシリコン層を連続的に設
置し、さらに、このポリシリコン層の上面部の複数箇所
に第２コンタクト部を設けたことから、装置の実動作時
の第１半導体領域及び第３半導体領域のそれぞれにおけ
る電流分布も均一化され、その結果、装置の逆バイアス
安全動作領域が一層向上するようになる。
よれば、これまでは非動作領域であった第２半導体領域
の表層部の複数箇所に第３半導体領域を形成し、ここに
新たな動作領域を設けたことから、装置の電流増幅率が
向上するようになる。そして、第２半導体領域の上面部
の複数箇所に第１コンタクト部を設けたことから、第２
半導体領域の長手方向の見掛け上の拡散抵抗が小さくな
るので、装置の実動作時の第２半導体領域における電流
分布が均一化され、その結果、装置の電流増幅率の向上
を図りながらも逆バイアス安全動作領域が向上するよう
になる。また、第１半導体領域及び第３半導体領域のそ
れぞれの上面部にわたってポリシリコン層を連続的に設
置し、さらに、このポリシリコン層の上面部の複数箇所
に第２コンタクト部を設けたことから、装置の実動作時
の第１半導体領域及び第３半導体領域のそれぞれにおけ
る電流分布も均一化され、その結果、装置の逆バイアス
安全動作領域が一層向上するようになる。
【００２７】なお、以上により、充分に広い逆バイアス
安全動作領域を有する装置が得られれば、その高耐圧化
も同時に図られるようになることから、エピタキシャル
層を層厚を薄めに形成することで、装置の電流増幅率の
一層の向上を図ることも可能となる。また、このことに
より、充分に高い電流増幅率を有する装置が極めて容易
に得られるようになることから、実使用時に必要とされ
る電流増幅率が充分に満足されるような範囲であれば、
装置を構成する際のチップ面積を縮小させることも可能
となる。
安全動作領域を有する装置が得られれば、その高耐圧化
も同時に図られるようになることから、エピタキシャル
層を層厚を薄めに形成することで、装置の電流増幅率の
一層の向上を図ることも可能となる。また、このことに
より、充分に高い電流増幅率を有する装置が極めて容易
に得られるようになることから、実使用時に必要とされ
る電流増幅率が充分に満足されるような範囲であれば、
装置を構成する際のチップ面積を縮小させることも可能
となる。
【図１】本発明の実施例に係るｎ型チャネル構造を採る
静電誘導トランジスタの構成を示す図であり、（ａ）は
その内部構造を示す縦断面図、（ｂ）はその平面構造を
示す上面透過図、（ｃ）はその等価回路を示す図であ
る。
静電誘導トランジスタの構成を示す図であり、（ａ）は
その内部構造を示す縦断面図、（ｂ）はその平面構造を
示す上面透過図、（ｃ）はその等価回路を示す図であ
る。
【図２】従来例に係るｎ型チャネル構造を採る静電誘導
トランジスタの構成を示す図であり（ａ）はその内部構
造を示す縦断面図、（ｂ）はその平面構造を示す上面透
過図、（ｃ）はその等価回路を示す図である。
トランジスタの構成を示す図であり（ａ）はその内部構
造を示す縦断面図、（ｂ）はその平面構造を示す上面透
過図、（ｃ）はその等価回路を示す図である。
１ 半導体基板 ２ ｎ+ 型ドレイン領域 ３ ｎ- 型エピタキシャル層 ４ 第１絶縁膜 ５ ｐ型ゲート拡散領域 ６ ｎ+ 型メインソース領域 ７ ポリシリコン層 ８ 第２絶縁膜 ９ ゲート電極 １０ ソース電極 １１ ドレイン電極 １２ ｎ+ 型サブソース領域 １３ ゲート・コンタクト部 １４ ソース・コンタクト部
Claims (1)
- 【請求項１】 半導体基板の表層部の複数箇所に、主電
流路の一部を成す長形状の第１半導体領域を互いに所定
の間隔をおいて設けるとともに、前記第１半導体領域の
それぞれの下方から側方にかけて、前記主電流路の一部
を成すとともに前記第１半導体領域に流れる主電流を制
御する第２半導体領域を連続的に設けて成る半導体装置
において、 前記第１半導体領域のそれぞれの間の側方に位置する前
記第２半導体領域の表層部の複数箇所に、長形状の第３
半導体領域を設けるとともに、前記第１半導体領域及び
前記第３半導体領域のそれぞれの上面部にわたって、所
定のシート抵抗を有するポリシリコン層を連続的に設置
し、さらに、前記第３半導体領域のそれぞれの間に位置
する前記第２半導体領域の上面部に第１コンタクト部
を、また、前記第１半導体領域のそれぞれの間の上方に
位置する前記ポリシリコン層の上面部の複数箇所に第２
コンタクト部をそれぞれ設けて成ることを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24148792A JPH0697462A (ja) | 1992-09-10 | 1992-09-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24148792A JPH0697462A (ja) | 1992-09-10 | 1992-09-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697462A true JPH0697462A (ja) | 1994-04-08 |
Family
ID=17075052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24148792A Withdrawn JPH0697462A (ja) | 1992-09-10 | 1992-09-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697462A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8328199B2 (en) | 2009-09-24 | 2012-12-11 | Eagle Industry Co., Ltd. | Seal device |
| US8419019B2 (en) | 2010-07-23 | 2013-04-16 | Chi-Yun Kung | Magnetic fluid shaft-sealing device |
-
1992
- 1992-09-10 JP JP24148792A patent/JPH0697462A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8328199B2 (en) | 2009-09-24 | 2012-12-11 | Eagle Industry Co., Ltd. | Seal device |
| US8419019B2 (en) | 2010-07-23 | 2013-04-16 | Chi-Yun Kung | Magnetic fluid shaft-sealing device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |