JPH0693600B2 - デイジタルフイルタ - Google Patents
デイジタルフイルタInfo
- Publication number
- JPH0693600B2 JPH0693600B2 JP2234584A JP2234584A JPH0693600B2 JP H0693600 B2 JPH0693600 B2 JP H0693600B2 JP 2234584 A JP2234584 A JP 2234584A JP 2234584 A JP2234584 A JP 2234584A JP H0693600 B2 JPH0693600 B2 JP H0693600B2
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- JP
- Japan
- Prior art keywords
- output
- shift register
- converter
- digital filter
- arithmetic unit
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Time-Division Multiplex Systems (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 ＜技術分野＞ 本発明はディジタルフィルタに関し、特に、左右２チャ
ンネルのディジタルフィルタ出力を１個のパラレル出力
に変換する装置に関する。
ンネルのディジタルフィルタ出力を１個のパラレル出力
に変換する装置に関する。
＜従来技術＞ ディジタルオーディオ機器において、有用な音声信号帯
域と有害な高調波成分帯域が近接しているためディジタ
ルフィルタの用いられることが多い。そして、このディ
ジタルフィルタは、ディスク等の記録装置から復調され
たディジタルフィルタ信号がD/A変換される直前に使用
される。従って、ディジタルフィルタは直ちにD/A変換
しうるように左右両チャンネルの信号が所定のサンプリ
ング周期で交互に、かつパラレルに出力されることが好
ましい。
域と有害な高調波成分帯域が近接しているためディジタ
ルフィルタの用いられることが多い。そして、このディ
ジタルフィルタは、ディスク等の記録装置から復調され
たディジタルフィルタ信号がD/A変換される直前に使用
される。従って、ディジタルフィルタは直ちにD/A変換
しうるように左右両チャンネルの信号が所定のサンプリ
ング周期で交互に、かつパラレルに出力されることが好
ましい。
第１図に、従来の一つのディジタルフィルタの回路構成
図を示し、第２図にその作用を説明するタイムチャート
を示す。
図を示し、第２図にその作用を説明するタイムチャート
を示す。
分配器１はシリアル入力を左右のチャンネルに分ける。
ディジタルフィルタ演算部２とディジタルフィルタ演算
部３は左右両チャンネルに分離された入力信号から有害
な高調波成分を除去するディジタルフィルタの中心部を
なすもので、第３図に示すように、複数個の遅延要素SR
が縦続接続されたシフトレジスタと、各遅延要素からの
出力信号χｉに所定の乗算計数αｉを乗ずる乗算器M1…
Mnと、各乗算出力を加算する加算器ADDを有し、乗算器
と加算器により積和演算をする方式のもの、或いは、第
４図に示すように、複数個の遅延要素SRが縦続接続され
たシフトレジスタと、各遅延要素からの出力信号χｉを
アドレスとするROMと、そのROM出力を加算処理するアキ
ュムレータを有し、上記積和演算と同等の演算処理を行
うROM演算方式が知られている。内部発振器４は入力の
サンプリング周波数の整数倍の周波数でディジタルフィ
ルタ2,3の演算結果を出力する。Ｍビットシフトレジス
タ５は演算部３の出力内容を一時遅延させ、切換スイッ
チ６は演算部２の出力内容と遅延された演算部３の出力
内容を交互にＮビットシフトレジスタより成るシリアル
パラレル変換器７へ導入する。このＮビットシフトレジ
スタ７の内容はパラレル出力されてＮビットラッチ８に
一時記憶されて、D/A変換器９へ出力される。
ディジタルフィルタ演算部２とディジタルフィルタ演算
部３は左右両チャンネルに分離された入力信号から有害
な高調波成分を除去するディジタルフィルタの中心部を
なすもので、第３図に示すように、複数個の遅延要素SR
が縦続接続されたシフトレジスタと、各遅延要素からの
出力信号χｉに所定の乗算計数αｉを乗ずる乗算器M1…
Mnと、各乗算出力を加算する加算器ADDを有し、乗算器
と加算器により積和演算をする方式のもの、或いは、第
４図に示すように、複数個の遅延要素SRが縦続接続され
たシフトレジスタと、各遅延要素からの出力信号χｉを
アドレスとするROMと、そのROM出力を加算処理するアキ
ュムレータを有し、上記積和演算と同等の演算処理を行
うROM演算方式が知られている。内部発振器４は入力の
サンプリング周波数の整数倍の周波数でディジタルフィ
ルタ2,3の演算結果を出力する。Ｍビットシフトレジス
タ５は演算部３の出力内容を一時遅延させ、切換スイッ
チ６は演算部２の出力内容と遅延された演算部３の出力
内容を交互にＮビットシフトレジスタより成るシリアル
パラレル変換器７へ導入する。このＮビットシフトレジ
スタ７の内容はパラレル出力されてＮビットラッチ８に
一時記憶されて、D/A変換器９へ出力される。
第２図に、内部発振周波数が入力サンプリング周波数の
２倍であって、Ｍ＝４ビット、Ｎ＝４ビットの場合の作
用をタイムチャートにより示す。
２倍であって、Ｍ＝４ビット、Ｎ＝４ビットの場合の作
用をタイムチャートにより示す。
第５図に、従来のもう一つのディジタルフィルタの回路
構成図を示し、第６図にその作用を説明するタイムチャ
ートを示す。この従来例には内部発振器がなく、ディジ
タルフィルタ演算部2,3の演算結果は入力データの伝送
クロック信号により出力される。２個のシリアルパラレ
ル変換器12,13はいずれもラッチ８と同じビット容量を
もっており、シフトレジスタ11はその半分のビット容量
をもっている。切換スイッチ10はシフトレジスタ11の全
ビットのシフト時間と同期して作動する。第６図に、Ｎ
＝４ビット、Ｌ＝２ビットの場合のタイムチャートを示
す。
構成図を示し、第６図にその作用を説明するタイムチャ
ートを示す。この従来例には内部発振器がなく、ディジ
タルフィルタ演算部2,3の演算結果は入力データの伝送
クロック信号により出力される。２個のシリアルパラレ
ル変換器12,13はいずれもラッチ８と同じビット容量を
もっており、シフトレジスタ11はその半分のビット容量
をもっている。切換スイッチ10はシフトレジスタ11の全
ビットのシフト時間と同期して作動する。第６図に、Ｎ
＝４ビット、Ｌ＝２ビットの場合のタイムチャートを示
す。
前述した従来例においては、内部発振器が必要であり、
しかも、パラレルデータの出力周期に対応する周波数よ
りも高いか等しい周波数にする必要がある。
しかも、パラレルデータの出力周期に対応する周波数よ
りも高いか等しい周波数にする必要がある。
また、後述した従来例においても、パラレル出力のすべ
てをＮビットレジスタの出力と同期して一斉に切換える
切換器とその配線が必要になる欠点がある。
てをＮビットレジスタの出力と同期して一斉に切換える
切換器とその配線が必要になる欠点がある。
＜発明の目的＞ 本発明の目的は、従来の欠点を解消し、内部発振器が不
要でしかも多数回路の切換器を必要としない、構成が簡
単なディジタルフィルタを提供することにある。
要でしかも多数回路の切換器を必要としない、構成が簡
単なディジタルフィルタを提供することにある。
＜発明の構成＞ 上記の目的を達成するための構成を、実施例図面である
第７図を参照しつつ説明すると、本発明のディジタルフ
ィルタは、分配器１により分配されたシリアルデータを
それぞれ入力して、その入力データの伝送クロック信号
により演算結果を出力する第１及び第２のディジタルフ
ィルタ演算部２及び３と、第１及び第２のシリアルパラ
レル変換器24及び25と、その第１及び第２の変換器24及
び25のビット数の合計以上のビット数を持ち、これら各
変換器のパラレル出力を一時的に記憶するラッチ回路８
と、第１の演算部２の出力を入力する第１のシフトレジ
スタ21と、第２の演算部３の出力を入力する第２のシフ
トレジスタ22と、その第２のシフトレジスタ22の出力を
入力する第３のシフトレジスタ23と、第１の演算部２の
出力及び第２のシフトレジスタ22の出力を入力して、そ
のいずれかを選択的に第２の変換器25に導入する第１の
切換器26と、第１のシフトレジスタ21の出力及び第３の
シフトレジスタ23の出力を入力して、そのいずれかを選
択的に第１の変換器24に導入する第２の切換器27とを有
し、上記各シフトレジスタおよび各変換器のビット数は
互いに等しく、かつ、第１及び第２の切換器26及び27
は、第１のシフトレジスタの出力に第１の演算部２から
のLSB位置のデータが現れた時点で、当該第１のシフト
レジスタ21の出力が第１の変換器24に導入されると同時
に、第１の演算部２の出力が第２の変換器25に導入さ
れ、また、第３のシフトレジスタ23の出力に第２の演算
部３からのLSB位置のデータが現れた時点で、当該第３
のシフトレジスタ23の出力が上記第１の変換器24に導入
されると同時に、第２のシフトレジスタ22の出力が第２
の変換器25に導入されるよう、それぞれ切り換えられる
ように構成されていることによって特徴づけられる。
第７図を参照しつつ説明すると、本発明のディジタルフ
ィルタは、分配器１により分配されたシリアルデータを
それぞれ入力して、その入力データの伝送クロック信号
により演算結果を出力する第１及び第２のディジタルフ
ィルタ演算部２及び３と、第１及び第２のシリアルパラ
レル変換器24及び25と、その第１及び第２の変換器24及
び25のビット数の合計以上のビット数を持ち、これら各
変換器のパラレル出力を一時的に記憶するラッチ回路８
と、第１の演算部２の出力を入力する第１のシフトレジ
スタ21と、第２の演算部３の出力を入力する第２のシフ
トレジスタ22と、その第２のシフトレジスタ22の出力を
入力する第３のシフトレジスタ23と、第１の演算部２の
出力及び第２のシフトレジスタ22の出力を入力して、そ
のいずれかを選択的に第２の変換器25に導入する第１の
切換器26と、第１のシフトレジスタ21の出力及び第３の
シフトレジスタ23の出力を入力して、そのいずれかを選
択的に第１の変換器24に導入する第２の切換器27とを有
し、上記各シフトレジスタおよび各変換器のビット数は
互いに等しく、かつ、第１及び第２の切換器26及び27
は、第１のシフトレジスタの出力に第１の演算部２から
のLSB位置のデータが現れた時点で、当該第１のシフト
レジスタ21の出力が第１の変換器24に導入されると同時
に、第１の演算部２の出力が第２の変換器25に導入さ
れ、また、第３のシフトレジスタ23の出力に第２の演算
部３からのLSB位置のデータが現れた時点で、当該第３
のシフトレジスタ23の出力が上記第１の変換器24に導入
されると同時に、第２のシフトレジスタ22の出力が第２
の変換器25に導入されるよう、それぞれ切り換えられる
ように構成されていることによって特徴づけられる。
＜実施例＞ 第７図に本発明の実施例を示す。分配器１、ディジタル
フィルタ演算部２と３、及びＮビットのラッチ回路８は
従来例と同じである。ディジタルフィルタ演算部２の出
力は第１のシフトレジスタ21に導入されたのち第２の切
換器27を経てＩビットのシフトレジスタである第１のシ
リアルパラレル変換器24に導入され、ことれと並列に第
１の切換器26を経て同じくＩビットのシフトレジスタで
ある第２のシリアルパラレル変換器25に導入される。
フィルタ演算部２と３、及びＮビットのラッチ回路８は
従来例と同じである。ディジタルフィルタ演算部２の出
力は第１のシフトレジスタ21に導入されたのち第２の切
換器27を経てＩビットのシフトレジスタである第１のシ
リアルパラレル変換器24に導入され、ことれと並列に第
１の切換器26を経て同じくＩビットのシフトレジスタで
ある第２のシリアルパラレル変換器25に導入される。
一方、ディジタルフィルタ演算部３の出力は第２のシフ
トレジスタ22、第３のシフトレジスタ23、第２の切換器
27を経て第１のシリアルパラレル変換器24に導入され、
これと並列に第２のシフトレジスタの出力後、第１の切
換器26を経て第２のシリアルパラレル変換器25へ導入さ
れる。検出器28は点Ｘに最小ビット（LSB）位置のデー
タが現れた時点を検出し、この検出により切換器26を１
側へ、切換器27を３側へ切換える。検出器29は点Ｙに最
小ビット（LSB）位置のデータが現れた時点を検出し、
この検出により切換器26を２側へ、切換器27を４側へ切
換える。第１及び第２のシリアルパラレル変換器24,25
のパラレル出力はＮビットのラッチ回路８に入力され、
このラッチ回路８のパラレル出力はD/A変換器９に入力
される。ここで、第１〜第３のシフトレジスタ21〜23の
ビット数は、第１及び第２のシリアルパラレル変換器24
及び25と同様にＩビットであり、また、ラッチ回路８の
ビット数Ｎとは、 ２×Ｉ＝Ｎ の関係にある。
トレジスタ22、第３のシフトレジスタ23、第２の切換器
27を経て第１のシリアルパラレル変換器24に導入され、
これと並列に第２のシフトレジスタの出力後、第１の切
換器26を経て第２のシリアルパラレル変換器25へ導入さ
れる。検出器28は点Ｘに最小ビット（LSB）位置のデー
タが現れた時点を検出し、この検出により切換器26を１
側へ、切換器27を３側へ切換える。検出器29は点Ｙに最
小ビット（LSB）位置のデータが現れた時点を検出し、
この検出により切換器26を２側へ、切換器27を４側へ切
換える。第１及び第２のシリアルパラレル変換器24,25
のパラレル出力はＮビットのラッチ回路８に入力され、
このラッチ回路８のパラレル出力はD/A変換器９に入力
される。ここで、第１〜第３のシフトレジスタ21〜23の
ビット数は、第１及び第２のシリアルパラレル変換器24
及び25と同様にＩビットであり、また、ラッチ回路８の
ビット数Ｎとは、 ２×Ｉ＝Ｎ の関係にある。
次に、説明を簡単にするため、Ｉ＝２ビット、Ｎ＝４ビ
ットの実施例について作用を説明する。
ットの実施例について作用を説明する。
シリアル入力データA1〜A4及びB1〜B4は分配器１により
振り分けられ、シリアル伝送クロックに従いディジタル
フィルタ演算部2,3にて演算処理される。この部分につ
いては第６図に示されているシリアル伝送クロック、入
力データ、ディジタルフィルタ演算部２の入力データ、
ディジタルフィルタ演算部３の入力データ、ディジタル
フィルタ演算部２の出力データ、ディジタルフィルタ演
算部３の出力データのタイムチャートと同じである。
振り分けられ、シリアル伝送クロックに従いディジタル
フィルタ演算部2,3にて演算処理される。この部分につ
いては第６図に示されているシリアル伝送クロック、入
力データ、ディジタルフィルタ演算部２の入力データ、
ディジタルフィルタ演算部３の入力データ、ディジタル
フィルタ演算部２の出力データ、ディジタルフィルタ演
算部３の出力データのタイムチャートと同じである。
以下、ディジタルフィルタ演算部の出力データが最小ビ
ットA1，B1から順に出力される推移を図面とともに説明
する。第８図（ａ）図は最小ビットA1，B1がシフトレジ
スタ21と22にそれぞれ入力された状態を示している。次
に第８図（ｂ）図に示すように（A2A1）と（B2B1）の各
ビットが転送される。最小ビットが点Ｘに検出される切
換器26,27がそれぞれ１側と３側に接続される。両ディ
ジタルフィルタ演算部が第３ビットまで出力すると、第
８図（ｃ）図に示すように収容される。つづいて第４ビ
ットまで出力されると第８図（ｄ）図に示す通り、第１
及び第２のシリアルパラレル変換器24,25の全ビットに
第１のディジタルフィルタ演算部２の全ビット（A4，
A3，A2，A1）が満たされ、これがラッチ回路８に取り込
まれる。最小ビットが点Ｙに検出されると切換器26,27
がそれぞれ２側と４側に切換えられる。両ディジタルフ
ィルタ演算部2,3が最大ビットA4，B4を出力した後、つ
づけて最小ビットA1，B1を出力すると、第８図（ｅ）図
に示すように転送が進み、つづいてディジタルフィルタ
演算部が第２ビットまで出力すると、第８図（ｆ）図に
示すように、第１及び第２のシリアルパラレル変換器2
4,25の全ビットに第２のディジタルフィルタ演算部３の
全ビット（B4，B3，B2，B1）が満たされ、これがラッチ
回路８に取り込まれる。最小ビットがＸ点に検出された
ので次に切換器26,27が再び１側と３側に切換わり、第
８図（ｃ）図の状態に戻り、以後、（ｃ）（ｄ）（ｅ）
（ｆ）各図の状態がくり返される。第９図に各部のタイ
ムチャートを示す。上記の説明から明らかなように、２
ビットタイムごとに４ビットのラッチ回路８が（A4〜
A1）と（B4〜B1）に交互に入れ替わりパラレル出力する
ことができる。
ットA1，B1から順に出力される推移を図面とともに説明
する。第８図（ａ）図は最小ビットA1，B1がシフトレジ
スタ21と22にそれぞれ入力された状態を示している。次
に第８図（ｂ）図に示すように（A2A1）と（B2B1）の各
ビットが転送される。最小ビットが点Ｘに検出される切
換器26,27がそれぞれ１側と３側に接続される。両ディ
ジタルフィルタ演算部が第３ビットまで出力すると、第
８図（ｃ）図に示すように収容される。つづいて第４ビ
ットまで出力されると第８図（ｄ）図に示す通り、第１
及び第２のシリアルパラレル変換器24,25の全ビットに
第１のディジタルフィルタ演算部２の全ビット（A4，
A3，A2，A1）が満たされ、これがラッチ回路８に取り込
まれる。最小ビットが点Ｙに検出されると切換器26,27
がそれぞれ２側と４側に切換えられる。両ディジタルフ
ィルタ演算部2,3が最大ビットA4，B4を出力した後、つ
づけて最小ビットA1，B1を出力すると、第８図（ｅ）図
に示すように転送が進み、つづいてディジタルフィルタ
演算部が第２ビットまで出力すると、第８図（ｆ）図に
示すように、第１及び第２のシリアルパラレル変換器2
4,25の全ビットに第２のディジタルフィルタ演算部３の
全ビット（B4，B3，B2，B1）が満たされ、これがラッチ
回路８に取り込まれる。最小ビットがＸ点に検出された
ので次に切換器26,27が再び１側と３側に切換わり、第
８図（ｃ）図の状態に戻り、以後、（ｃ）（ｄ）（ｅ）
（ｆ）各図の状態がくり返される。第９図に各部のタイ
ムチャートを示す。上記の説明から明らかなように、２
ビットタイムごとに４ビットのラッチ回路８が（A4〜
A1）と（B4〜B1）に交互に入れ替わりパラレル出力する
ことができる。
なお、ラッチ回路８のビット数Ｎについては、上記した
実施例ではＮ＝２×Ｉとしたが、このラッチ回路８が第
１及び第２のシリアルパラレル変換器24及び25からのパ
ラレル出力を一時記憶するためのものである関係上、２
×Ｉ以上であれば任意のビット数でよいことは勿論であ
る。
実施例ではＮ＝２×Ｉとしたが、このラッチ回路８が第
１及び第２のシリアルパラレル変換器24及び25からのパ
ラレル出力を一時記憶するためのものである関係上、２
×Ｉ以上であれば任意のビット数でよいことは勿論であ
る。
＜発明の効果＞ 本発明によれば、入力データの伝送クロックをそのまま
利用して各シフト動作等を制御することができるので内
部発振器を省くことができ、それだけ構成が簡単化され
消費電力が低減する。また、内部発振器が要らないの
で、内部クロックと外部クロックの同期をとる必要がな
い。
利用して各シフト動作等を制御することができるので内
部発振器を省くことができ、それだけ構成が簡単化され
消費電力が低減する。また、内部発振器が要らないの
で、内部クロックと外部クロックの同期をとる必要がな
い。
第１図は従来例を示す回路ブロック図、第２図は第１図
の作用を説明するタイムチャート、第３図と第４図は第
１図のディジタルフィルタ演算部の内部構成を例示する
回路構成図、第５図は他の従来例を示す回路ブロック
図、第６図は第５図の作用を説明するタイムチャートで
ある。第７図は本発明の実施例を示す回路ブロック図、
第８図（ａ）図ないし（ｆ）図は第７図の作用を説明す
る図、第９図は第７図の作用を説明するタイムチャート
である。 １…分配器、 2,3…ディジタルフィルタ演算部 ８…ラッチ回路 21,22,23…シフトレジスタ 24,25…シリアルパラレル変換器 26,27…切換器 28,29…検出器
の作用を説明するタイムチャート、第３図と第４図は第
１図のディジタルフィルタ演算部の内部構成を例示する
回路構成図、第５図は他の従来例を示す回路ブロック
図、第６図は第５図の作用を説明するタイムチャートで
ある。第７図は本発明の実施例を示す回路ブロック図、
第８図（ａ）図ないし（ｆ）図は第７図の作用を説明す
る図、第９図は第７図の作用を説明するタイムチャート
である。 １…分配器、 2,3…ディジタルフィルタ演算部 ８…ラッチ回路 21,22,23…シフトレジスタ 24,25…シリアルパラレル変換器 26,27…切換器 28,29…検出器
Claims (1)
- 【請求項１】分配器により分配されたシリアルデータを
それぞれ入力して、その入力データの伝送クロック信号
により演算結果を出力する第１及び第２のディジタルフ
ィルタ演算部と、第１及び第２のシリアルパラレル変換
器と、その第１及び第２の変換器のビット数の合計ビッ
ト数以上のビット数を持ち、これら各変換器のパラレル
出力を一時的に記憶するラッチ回路と、上記第１の演算
部の出力を入力する第１のシフトレジスタと、上記第２
の演算部の出力を入力する第２のシフトレジスタと、そ
の第２のシフトレジスタの出力を入力する第３のシフト
レジスタと、上記第１の演算部の出力及び上記第２のシ
フトレジスタの出力を入力して、そのいずれかを選択的
に上記第２の変換器に導入する第１の切換器と、上記第
１のシフトレジスタの出力及び上記第３のシフトレジス
タの出力を入力して、そのいずれかを選択的に上記第１
の変換器に導入する第２の切換器とを有し、上記各シフ
トレジスタおよび各変換器のビット数は互いに等しく、
かつ、上記第１及び第２の切換器は、上記第１のシフト
レジスタの出力に上記第１の演算部からのLSB位置のデ
ータが現れた時点で、当該第１のシフトレジスタの出力
が上記第１の変換器に導入されると同時に、上記第１の
演算部の出力が上記第２の変換器に導入され、また、上
記第３のシフトレジスタの出力に上記第２の演算部から
のLSB位置のデータが現れた時点で、当該第３のシフト
レジスタの出力が上記第１の変換器に導入されると同時
に、上記第２のシフトレジスタからの出力が上記第２の
変換器に導入されるよう、それぞれ切り換えられるよう
に構成されたディジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2234584A JPH0693600B2 (ja) | 1984-02-08 | 1984-02-08 | デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2234584A JPH0693600B2 (ja) | 1984-02-08 | 1984-02-08 | デイジタルフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60165824A JPS60165824A (ja) | 1985-08-29 |
| JPH0693600B2 true JPH0693600B2 (ja) | 1994-11-16 |
Family
ID=12080084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2234584A Expired - Fee Related JPH0693600B2 (ja) | 1984-02-08 | 1984-02-08 | デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693600B2 (ja) |
-
1984
- 1984-02-08 JP JP2234584A patent/JPH0693600B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60165824A (ja) | 1985-08-29 |
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