JPH0691622B2 - Synchronous control circuit - Google Patents
Synchronous control circuitInfo
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- JPH0691622B2 JPH0691622B2 JP13021891A JP13021891A JPH0691622B2 JP H0691622 B2 JPH0691622 B2 JP H0691622B2 JP 13021891 A JP13021891 A JP 13021891A JP 13021891 A JP13021891 A JP 13021891A JP H0691622 B2 JPH0691622 B2 JP H0691622B2
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- counter
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Landscapes
- Synchronizing For Television (AREA)
Description
【0001】[0001]
【産業上の利用分野】本発明は、液晶テレビジョン受像
機などに用いられる同期制御回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronous control circuit used in a liquid crystal television receiver or the like.
【0002】[0002]
【従来の技術】近年、液晶表示パネルを用いた液晶テレ
ビジョン受像機が実用化されている。この種、液晶テレ
ビジョン受像機では、液晶表示パネルの駆動タイミング
を映像信号の同期信号に同期させるため、同期分離回路
から垂直同期信号を基に表示駆動制御を行なっている。
しかして、液晶テレビジョン受像機は携帯して持運ぶこ
とが多いため、電波状態が不安定になりやすい。一般の
テレビにおいては映像信号が乱れている以上、画面が乱
れてもしかたがないともいえるが、チャンネルやボリュ
ーム等を画面に表示している場合は、電波状態が悪いと
チャンネルやボリュームまで乱れてしまう。そこで、内
部で疑似的に同期信号を発生し、電波状態が悪い時はこ
の内部同期信号を基に表示駆動制御を行なうようにして
いる。2. Description of the Related Art In recent years, a liquid crystal television receiver using a liquid crystal display panel has been put into practical use. In this type of liquid crystal television receiver, in order to synchronize the drive timing of the liquid crystal display panel with the sync signal of the video signal, display drive control is performed from the sync separation circuit based on the vertical sync signal.
Since the liquid crystal television receiver is often carried around, the radio wave condition tends to be unstable. It can be said that there is no help even if the screen is disturbed as long as the video signal is disturbed on a general television, but when the channel, volume, etc. are displayed on the screen, the channel and volume are disturbed if the radio wave condition is bad. I will end up. Therefore, a pseudo sync signal is internally generated, and when the radio wave condition is bad, display drive control is performed based on this internal sync signal.
【0003】[0003]
【発明が解決しようとする課題】しかしながら、電波状
態が悪い時に内部同期信号を基に表示駆動制御を行なっ
ていると、実際の映像信号の同期信号との位相がどんど
んずれてしまうことがある。又、電波状態が良い時に映
像信号の同期信号を基に表示駆動制御を行なっている
と、液晶テレビジョン受像機のような携帯型の場合、頻
繁に同期信号の欠落があり、画面が乱れやすい。However, when the display drive control is performed based on the internal synchronizing signal when the radio wave condition is bad, the phase of the actual video signal and the synchronizing signal may gradually shift. Also, when the display drive control is performed based on the sync signal of the video signal when the radio wave condition is good, in the case of a portable type such as a liquid crystal television receiver, the sync signal is frequently missing and the screen is easily disturbed. .
【0004】本発明は上記実情に鑑みてなされたもの
で、電波状態が良い時でも悪い時でも表示の乱れを最小
限に抑えることのできる同期制御回路を提供することを
目的とする。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a synchronization control circuit capable of minimizing display disturbance even when the radio wave condition is good or bad.
【0005】[0005]
【課題を解決するための手段】本発明は上記目的を達成
するために、テレビ信号から同期信号を分離する同期分
離手段と、基準クロック信号を基に上記同期信号と同一
周波数の内部同期信号を発生する内部同期信号発生手段
と、上記同期信号と上記内部同期信号の一致回数をカウ
ントする一致検出手段と、上記同期信号と上記内部同期
信号の不一致回数をカウントする不一致検出手段と、上
記一致検出手段が所定回数一致をカウントした時にセッ
トされ、上記不一致検出手段が不一致を所定回数カウン
トした時にリセットされるセットリセット手段と、上記
セットリセット手段がセットされている時は上記内部同
期信号に従って表示制御動作を行ない、上記セットリセ
ット手段がリセットされている時は上記同期信号と内部
同期信号のオア加算信号に従って表示制御動作を行なう
表示制御手段と、上記同期信号と上記内部同期信号との
位相のずれを修正する手段とを具備したことを特徴とす
るものである。In order to achieve the above object, the present invention provides a sync separation means for separating a sync signal from a television signal and an internal sync signal having the same frequency as the sync signal based on a reference clock signal. An internal synchronization signal generating means for generating, a coincidence detecting means for counting the number of coincidences of the synchronizing signal and the internal synchronizing signal, a disagreement detecting means for counting the number of disagreements of the synchronizing signal and the internal synchronizing signal, and the coincidence detecting Set reset means which is set when the means counts a predetermined number of matches and is reset when the mismatch detection means counts a predetermined number of mismatches, and display control according to the internal synchronization signal when the set reset means is set When the set resetting means is reset, the OR signal of the synchronizing signal and the internal synchronizing signal is added. Display control means for performing display control operation in accordance with signals, and the synchronizing signal and the internal synchronization signal
And a means for correcting a phase shift .
【0006】[0006]
【作用】上記のように構成することにより、同期信号と
内部同期信号の一致回数を所定回数以上カウントして電
波状態の良いと判断された時は、同期信号と内部同期信
号がほとんど一致しているので内部同期信号のみを基に
表示駆動制御を行ない、同期信号と内部同期信号の不一
致回数を所定回数以上カウントして電波状態が悪いと判
断された時は、同期信号と内部同期信号が相当ずれてい
るので、同期信号と内部同期信号のオア加算信号を基に
表示駆動制御を行なうことによって内部同期信号と同期
信号との位相がずれるのを防止して、安定した画像を得
ることができる。With the above configuration, when the number of coincidences between the synchronization signal and the internal synchronization signal is counted a predetermined number of times or more and it is determined that the radio wave condition is good, the synchronization signal and the internal synchronization signal almost coincide with each other. Therefore, the display drive control is performed based on only the internal sync signal, and when the number of mismatches between the sync signal and the internal sync signal is counted a predetermined number of times or more and it is determined that the radio wave condition is bad, the sync signal and the internal sync signal are equivalent. Since they are deviated, the display drive control is performed based on the OR addition signal of the sync signal and the internal sync signal, so that the phases of the internal sync signal and the sync signal are prevented from being deviated, and a stable image can be obtained. .
【0007】[0007]
【実施例】以下図面を参照して本発明の一実施例を説明
する。まず、図1により本発明の外観構成について説明
する。図1において、11はケースで、その前面には映
像表示部12、チャンネル表示部13、音量表示部14
が設けられている。上記映像表示部12、チャンネル表
示部13、音量表示部14は、例えば1枚の表示パネル
15上に一体化して構成されるが、ケース11の前面に
形成した表示窓によってそれぞれ分離して表示されるよ
うになっている。そして、上記チャンネル表示部13に
は、ケース11上の両側部においてVHF、UHFのチ
ャンネルを示す数値が印刷等により表示されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. First, the external structure of the present invention will be described with reference to FIG. In FIG. 1, 11 is a case, and a video display section 12, a channel display section 13, and a volume display section 14 are provided on the front surface thereof
Is provided. The video display unit 12, the channel display unit 13, and the volume display unit 14 are integrally formed on, for example, one display panel 15, but are separately displayed by a display window formed on the front surface of the case 11. It has become so. Then, on the channel display portion 13, numerical values indicating channels of VHF and UHF are displayed by printing or the like on both sides of the case 11.
【0008】又、上記ケース11の前面には、チューニ
ング用のアップキー16a及びダウンキー16bが設け
られると共に、音量調整用のアップキー17a及びダウ
ンキー17bが設けられる。更に、ケース11には、オ
ート/マニュアル切換スイッチ18、VHF/UHF切
換スイッチ19、電源スイッチ20が設けられると共
に、ケース11上の上部にロッドアンテナ21が設けら
れる。On the front surface of the case 11, there are provided an up key 16a and a down key 16b for tuning, and an up key 17a and a down key 17b for volume adjustment. Further, the case 11 is provided with an auto / manual switch 18, a VHF / UHF switch 19, and a power switch 20, and a rod antenna 21 is provided on the upper part of the case 11.
【0009】次に上記ケース11内に設けられる電子回
路の構成について図2により説明する。アンテナ21に
より受信した電波は、電子同調チューナ22に供給され
る。この電子同調チューナ22は、受信電波の中から所
望の電波を選局して中間周波数Aに変換し、テレビリニ
ア回路23へ出力する。このテレビリニア回路23は、
中間周波増幅回路及び映像回路、同期分離回路等からな
り、音声信号を音声回路(図示せず)へ出力すると共
に、映像信号B、中間周波信号D、同期信号Eを出力す
る。上記テレビリニア回路23から出力される映像信号
Bは、A/D変換器24へ送られる。このA/D変換器
24は、テレビリニア回路23からの映像信号Bを4ビ
ットのディジタル信号Cに変換して液晶駆動回路25へ
送り、表示パネル15における映像表示部12を表示駆
動する。Next, the structure of the electronic circuit provided in the case 11 will be described with reference to FIG. The radio wave received by the antenna 21 is supplied to the electronic tuning tuner 22. The electronic tuning tuner 22 selects a desired radio wave from the received radio waves, converts it into an intermediate frequency A, and outputs it to the television linear circuit 23. This television linear circuit 23,
It is composed of an intermediate frequency amplifier circuit, a video circuit, a sync separation circuit, etc., and outputs an audio signal to an audio circuit (not shown) and outputs a video signal B, an intermediate frequency signal D, and a synchronization signal E. The video signal B output from the television linear circuit 23 is sent to the A / D converter 24. The A / D converter 24 converts the video signal B from the television linear circuit 23 into a 4-bit digital signal C and sends it to the liquid crystal drive circuit 25 to drive the video display unit 12 in the display panel 15 for display.
【0010】また、上記テレビリニア回路23から出力
される中間周波信号Dは周波数検出回路26へ送られ、
同期信号Eは制御回路27へ送られる。上記周波数検出
回路26は、テレビリニア回路23から入力される中間
周波信号を弁別し、H(High )あるいはL(Low)の
2種のパルス信号を出力し、制御回路27へ与える。ま
た、この制御回路27には、上記A/D変換器24から
4ビットのディジタル信号Cが入力されると共に、キー
入力部28からキーデータが入力される。このキー入力
部28は、上記図1におけるチューニング用のアップキ
ー16a、ダウンキー16b、音量調整用のアップキー
17a、ダウンキー17bと共に、オート/マニュアル
切換スイッチ18、VHF/UHF切換スイッチ19、
電源スイッチ20を備えている。The intermediate frequency signal D output from the television linear circuit 23 is sent to the frequency detection circuit 26,
The synchronization signal E is sent to the control circuit 27. The frequency detection circuit 26 discriminates the intermediate frequency signal input from the television linear circuit 23, outputs two kinds of pulse signals of H (High) or L (Low), and supplies them to the control circuit 27. The control circuit 27 receives the 4-bit digital signal C from the A / D converter 24 and the key data from the key input unit 28. The key input unit 28 includes an up / down key 16a for tuning, a down key 16b for tuning, an up key 17a for volume adjustment, and a down key 17b in FIG. 1, an auto / manual switch 18, a VHF / UHF switch 19,
A power switch 20 is provided.
【0011】しかして、上記制御回路27は、電子同調
チューナ22に対し、キー入力部28からのチューニン
グ用のアップキー16a及びダウンキー16bの操作に
従ってチューナ同調電圧制御回路29へ同調制御信号を
出力し、このチューナ同調電圧制御回路29から電子同
調チューナ22へチューニング信号Vtを出力する。こ
の場合、制御回路27は、上記チューニング動作が行な
われている間、つまり、次の局が選択されるまでの間、
音声回路にミュート信号を出力して音声出力を禁止して
いる。The control circuit 27 outputs a tuning control signal to the tuner tuning voltage control circuit 29 for the electronic tuning tuner 22 in accordance with the operation of the tuning up key 16a and the down key 16b from the key input section 28. Then, the tuner tuning voltage control circuit 29 outputs the tuning signal Vt to the electronic tuning tuner 22. In this case, the control circuit 27 maintains the tuning operation, that is, until the next station is selected.
A mute signal is output to the audio circuit to prohibit audio output.
【0012】また、上記制御回路27は、キー入力部2
8からの音量調整用のアップキー17a、ダウンキー1
7bの操作に従って、上記音声回路に音量調整信号を出
力する。さらに、上記制御回路27には、上記キー入力
部28における各キー操作に従って音量表示信号及びチ
ャンネル表示信号Fを出力すると共に、テレビリニア回
路23から同期信号Eに従って液晶駆動回路25に表示
タイミング信号を出力する。この液晶駆動回路25は、
A/D変換器24及び制御回路27からの信号に従って
表示パネル15に於ける映像表示部12、チャンネル表
示部13、音量表示部14をそれぞれ表示駆動する。The control circuit 27 has a key input unit 2
Up key 17a and down key 1 for volume adjustment from 8
According to the operation of 7b, a volume adjustment signal is output to the audio circuit. Further, a volume display signal and a channel display signal F are output to the control circuit 27 in accordance with each key operation in the key input section 28, and a display timing signal is output from the television linear circuit 23 to the liquid crystal drive circuit 25 in accordance with a synchronization signal E. Output. This liquid crystal drive circuit 25
In accordance with signals from the A / D converter 24 and the control circuit 27, the image display section 12, the channel display section 13, and the volume display section 14 in the display panel 15 are driven to display.
【0013】次に上記図2における各部の詳細について
説明する。図3は、電子同調チューナ22の詳細を示す
もので、アンテナ結合回路221、高周波結合回路22
2、混合回路223、局部発振回路224からなってい
る。そして、上記アンテナ結合回路221にアンテナ2
1からの受信信号が入力され、局部発振回路224にチ
ューナ同調電圧制御回路29からのチューニング信号V
tが入力される。この局部発振回路224は、チューナ
同調電圧制御回路29からのチューニング信号Vtに応
じて局部発振周波数が変化する。この局部発振周波数の
変化に従って混合回路223から受信局との間における
中間周波信号Aが出力され、テレビリニア回路23へ送
られる。Next, details of each part in FIG. 2 will be described. FIG. 3 shows details of the electronic tuning tuner 22. The antenna coupling circuit 221 and the high frequency coupling circuit 22 are shown in FIG.
2, a mixing circuit 223 and a local oscillation circuit 224. Then, the antenna 2 is connected to the antenna coupling circuit 221.
1 is input, and the tuning signal V from the tuner tuning voltage control circuit 29 is input to the local oscillation circuit 224.
t is input. The local oscillation circuit 224 changes its local oscillation frequency according to the tuning signal Vt from the tuner tuning voltage control circuit 29. In accordance with the change in the local oscillation frequency, the mixing circuit 223 outputs the intermediate frequency signal A to and from the receiving station and sends it to the television linear circuit 23.
【0014】図4は、テレビリニア回路23の詳細を示
すもので、中間周波増幅回路231、検波回路232、
映像増幅回路233、同期分離回路234からなり、中
間周波増幅回路231に電子同調チューナ22から中間
周波信号Aが入力される。上記中間周波増幅回路231
は、入力された中間周波信号Aを増幅し、音声回路へ出
力すると共に、検波回路232を介して映像増幅回路2
33へ出力する。そして、この映像増幅回路233から
出力される映像信号BがA/D変換器24へ送られると
共に、同期分離回路234へ送られる。この同期分離回
路234は、映像増幅回路233からの映像信号中に含
まれる水平同期信号φh及び垂直同期信号φvを分離
し、制御回路27へ出力する。FIG. 4 shows the details of the television linear circuit 23, which includes an intermediate frequency amplifier circuit 231, a detection circuit 232.
The video amplifier circuit 233 and the sync separation circuit 234 are provided, and the intermediate frequency signal A is input from the electronic tuning tuner 22 to the intermediate frequency amplifier circuit 231. The intermediate frequency amplifier circuit 231
Amplifies the input intermediate frequency signal A and outputs the amplified intermediate frequency signal A to the audio circuit.
Output to 33. The video signal B output from the video amplifier circuit 233 is sent to the A / D converter 24 and the sync separation circuit 234. The sync separation circuit 234 separates the horizontal sync signal φh and the vertical sync signal φv included in the video signal from the video amplifier circuit 233 and outputs them to the control circuit 27.
【0015】図5は周波数検出回路26の詳細を示すも
ので、周波数弁別器261、コンパレータ262、26
3からなり、上記テレビリニア回路23から送られてく
る中間周波信号Dが周波数弁別器261に入力される。
そして、周波数弁別器261の出力がコンパレータ26
2の「+」端子に入力されると共に、コンパレータ26
3の「−」端子に入力される。また、コンパレータ26
2の「−」端子及びコンパレータ263の「+」端子に
は、基準電源264、265がそれぞれ接続されてい
る。そして、コンパレータ262、263の出力がオー
トチューニングコントロール信号L、Hとして出力さ
れ、制御回路27へ送られる。FIG. 5 shows the details of the frequency detection circuit 26. The frequency discriminator 261 and the comparators 262 and 26 are shown in FIG.
3, the intermediate frequency signal D sent from the television linear circuit 23 is input to the frequency discriminator 261.
The output of the frequency discriminator 261 is the comparator 26
2 is input to the "+" terminal and the comparator 26
3 is input to the "-" terminal. In addition, the comparator 26
The reference power sources 264 and 265 are connected to the “−” terminal of No. 2 and the “+” terminal of the comparator 263, respectively. Then, the outputs of the comparators 262 and 263 are output as the auto tuning control signals L and H and sent to the control circuit 27.
【0016】上記周波数弁別器261は、図6に示すよ
うに入力周波数が設定周波数fpより低ければ正、高く
なると負の弁別信号を出力する。そして、この弁別信号
が基準電圧V1 より高くなると、その間コンパレータ2
62から信号Lが出力され、上記弁別信号が基準電圧V
2 より低くなると、その間コンパレータ263から信号
Hが出力される。そして、上記コンパレータ262、2
63の出力信号L、Hが制御回路27へ送られてオート
チューニング処理が行なわれる。As shown in FIG. 6, the frequency discriminator 261 outputs a positive discrimination signal when the input frequency is lower than the set frequency fp, and outputs a negative discrimination signal when the input frequency becomes higher than the set frequency fp. When this discrimination signal becomes higher than the reference voltage V1, the comparator 2
A signal L is output from 62, and the discrimination signal is the reference voltage V.
When it becomes lower than 2, the signal H is output from the comparator 263 during that time. Then, the comparators 262 and 2
The output signals L and H of 63 are sent to the control circuit 27 and an auto tuning process is performed.
【0017】図7は制御回路27の詳細を示すもので、
270はパワーオンクリア回路で、電源投入時にパワー
オンクリア信号POCを各回路に出力する。また、27
1は水晶発振素子271aを備えた基準クロック発生回
路で、基準クロックパルスφ1 、φ2 、φ3 、φ4 を発
生する。上記クロックパルスφ1 、φ2 、φ3 は、水平
同期信号φhの2倍の周波数を持つ3相のクロックであ
り、クロックパルスφ4 は、クロックパルスφ1 を4分
周したものである。FIG. 7 shows the details of the control circuit 27.
A power-on clear circuit 270 outputs a power-on clear signal POC to each circuit when the power is turned on. Also, 27
Reference numeral 1 is a reference clock generation circuit having a crystal oscillation element 271a, which generates reference clock pulses φ1, φ2, φ3, φ4. The clock pulses .phi.1, .phi.2, .phi.3 are three-phase clocks having twice the frequency of the horizontal synchronizing signal .phi.h, and the clock pulse .phi.4 is the clock pulse .phi.1 divided by four.
【0018】また、272aはキー制御回路で、キー入
力部28からのキー入力を判断してディジタルチューニ
ング制御回路273へ出力する。このディジタルチュー
ニング制御回路273には、周波数検出回路26からの
AFT(AUTO FrequencyTuning )信号L、Hが入
力されている。上記ディジタルチューニング制御回路2
73は、AFT信号L、Hに従って動作し、詳細を後述
する同期検出回路274へチャンネル一致信号CHを出
力する。また、上記ディジタルチューニング制御回路2
73には、同調電圧カウンタ275に対して制御パルス
φB、アップ/ダウン指令U/Dを出力する。この同調
電圧カウンタ275は、ディジタルチューニング制御回
路273からの信号によってカウントアップ動作する
が、そのカウントデータをメモリ276に書込むと共
に、同調電圧パルス変調波作成回路277及び音量表示
回路/チャンネル表示回路278へ出力する。A key control circuit 272a determines a key input from the key input unit 28 and outputs it to the digital tuning control circuit 273. AFT (AUTO Frequency Tuning) signals L and H from the frequency detection circuit 26 are input to the digital tuning control circuit 273. Digital tuning control circuit 2
73 operates according to the AFT signals L and H, and outputs a channel coincidence signal CH to a synchronization detection circuit 274 whose details will be described later. Further, the digital tuning control circuit 2
A control pulse φB and an up / down command U / D are output to the tuning voltage counter 275 at 73. The tuning voltage counter 275 counts up in response to a signal from the digital tuning control circuit 273. The count data is written in the memory 276, and the tuning voltage pulse modulated wave creating circuit 277 and the volume display circuit / channel display circuit 278 are also provided. Output to.
【0019】上記同調電圧パルス変調波作成回路277
は、同調電圧カウンタ275のカウント値に応じて同調
電圧パルス幅変調波を発生し、チューナ同調電圧制御回
路29へ出力する。上記同期検出回路274は、ディジ
タルチューニング制御回路273からの制御信号及びテ
レビリニア回路23からの垂直同期信号φv、水平同期
信号φhに従って動作し、同期信号を表示制御用回路2
79、リセット信号R及び同期有無信号Mをディジタル
チューニング制御回路273へ出力する。上記表示制御
用回路279は、コモン制御用タイミング信号を液晶駆
動回路25に出力すると共に、セグメント制御用タイミ
ング信号を液晶駆動回路25及び音量表示回路/チャン
ネル表示回路278へ出力する。The tuning voltage pulse modulated wave generation circuit 277.
Generates a tuning voltage pulse width modulated wave according to the count value of the tuning voltage counter 275 and outputs it to the tuner tuning voltage control circuit 29. The sync detection circuit 274 operates according to the control signal from the digital tuning control circuit 273 and the vertical sync signal φv and the horizontal sync signal φh from the television linear circuit 23, and outputs the sync signal to the display control circuit 2.
79, the reset signal R and the synchronization presence / absence signal M are output to the digital tuning control circuit 273. The display control circuit 279 outputs the common control timing signal to the liquid crystal drive circuit 25 and outputs the segment control timing signal to the liquid crystal drive circuit 25 and the volume display circuit / channel display circuit 278.
【0020】また、272bはキー制御回路で、音量調
整用のアップキー17a、ダウンキー17bが操作され
た際にそのキー入力を4ビットカウンタ2710に出力
する。この4ビットカウンタ2710は、上記アップキ
ー17a、ダウンキー17bの操作に応じてアップカウ
ントあるいはダウンカウントし、そのカウント値を上記
音量表示回路/チャンネル表示回路278及びD/A変
換器2711へ出力する。このD/A変換器2711
は、4ビットカウンタ2710のカウント値をアナログ
信号に変換し、音量制御回路(図示せず)へ音量レベル
設定信号として出力する。そして、上記音量表示回路/
チャンネル表示回路278は、4ビットカウンタ271
0及び同調電圧カウンタ275のカウント出力に応じて
液晶駆動回路25に対し、チャンネル表示部13及び音
量表示部14のセグメント駆動用信号を出力する。A key control circuit 272b outputs the key input to the 4-bit counter 2710 when the volume adjusting up key 17a or down key 17b is operated. The 4-bit counter 2710 counts up or down according to the operation of the up key 17a and the down key 17b, and outputs the count value to the volume display circuit / channel display circuit 278 and the D / A converter 2711. . This D / A converter 2711
Converts the count value of the 4-bit counter 2710 into an analog signal and outputs it to a volume control circuit (not shown) as a volume level setting signal. Then, the volume display circuit /
The channel display circuit 278 is a 4-bit counter 271.
According to the count output of 0 and the tuning voltage counter 275, the segment drive signal of the channel display unit 13 and the volume display unit 14 is output to the liquid crystal drive circuit 25.
【0021】また、2712はオートレベルコントロー
ル回路で、A/D変換器24からの4ビット入力される
と共に表示制御用回路279からフレーム信号φfが入
力され、4ビットデータに応じてレベルコントロール信
号を出力する。このD/A変換回路2712から出力さ
れるレベルコントロール信号は、D/A変換回路271
3によりアナログ信号に変換されてリファレンス電圧作
成回路(図示せず)へ送られ、このリファレンス電圧作
成回路により図2のA/D変換器24に対してレベルコ
ントロールが行なわれる。Reference numeral 2712 denotes an auto level control circuit, which receives 4 bits from the A / D converter 24 and a frame signal φf from the display control circuit 279 and outputs a level control signal in accordance with the 4 bit data. Output. The level control signal output from the D / A conversion circuit 2712 is the D / A conversion circuit 271.
The signal is converted into an analog signal by 3 and sent to a reference voltage generating circuit (not shown), and the reference voltage generating circuit controls the level of the A / D converter 24 of FIG.
【0022】次に同期検出回路274の詳細につい図8
により説明する。図8において、31は不一致カウンタ
で、カウント値が「64」になった時に出力端から
“1”信号を出力する。32は一致カウンタで、出力端
子01 、02 を備え、カウント値が「2」の時に出力端
子01 から“1”信号を出力し、カウント値が「4」の
時に出力端子02 から“1”信号を出力する。33は5
25進カウンタで、出力端子01 、02 を備え、出力端
子01 からはカウント内容を出力し、出力端子02 から
はカウント値が「525」になった時に“1”信号を出
力する。34は同期検出カウンタで、出力端子01 、0
2 を備え、カウント値が「7」の時に出力端子01 から
“1”信号を出力し、カウント値が「8」の時に出力端
子02 から“1”信号を出力する。Next, details of the synchronization detection circuit 274 are shown in FIG.
Will be described. In FIG. 8, reference numeral 31 is a mismatch counter, which outputs a "1" signal from the output terminal when the count value becomes "64". A coincidence counter 32 has output terminals 0 1 and 0 2 and outputs a “1” signal from the output terminal 0 1 when the count value is “2” and outputs from the output terminal 0 2 when the count value is “4”. Output a "1" signal. 33 is 5
25 binary counter, an output terminal 0 1, 0 2, and outputs the count contents from the output terminal 0 1, from the output terminal 0 2 count value and outputs "1" signal when it is "525" . 34 is a sync detection counter, which has output terminals 0 1 , 0
2 , the output terminal 0 1 outputs a “1” signal when the count value is “7”, and the output terminal 0 2 outputs a “1” signal when the count value is “8”.
【0023】しかして、図3の同期分離回路234から
送られてくる垂直同期信号φvは、オア回路35及びラ
ッチ回路36を介して不一致カウンタ31のクロック端
子CK、アンド回路37を介して一致カウンタ32のク
ロック端子CK及び不一致カウンタ31のリセット端子
R、ノア回路38を介して同期検出カウンタ34のクロ
ック端子CKにそれぞれ入力される。また、上記525
進カウンタ33のクロック端子CKには、水平同期信号
φhの2倍の周波数をもつ基準クロックパルスφ1 が入
力される。上記ラッチ回路36は、ノア回路361、ア
ンド回路362及びインバータ363からなり、アンド
回路362に入力されるクロックパルス〜φ1 (φ1 の
反転信号)によってセットされ、上記オア回路35の出
力によりリセットされる。The vertical sync signal φv sent from the sync separation circuit 234 shown in FIG. 3 is supplied to the clock terminal CK of the non-coincidence counter 31 via the OR circuit 35 and the latch circuit 36, and to the coincidence counter via the AND circuit 37. It is input to the clock terminal CK of 32, the reset terminal R of the mismatch counter 31, and the clock terminal CK of the synchronization detection counter 34 via the NOR circuit 38, respectively. In addition, the above 525
A reference clock pulse φ1 having a frequency twice that of the horizontal synchronizing signal φh is input to the clock terminal CK of the advance counter 33. The latch circuit 36 includes a NOR circuit 361, an AND circuit 362, and an inverter 363. The latch circuit 36 is set by a clock pulse ~ φ1 (an inverted signal of φ1) input to the AND circuit 362 and reset by the output of the OR circuit 35. .
【0024】そして、上記カウンタ31の出力は、オア
回路39を介して一致カウンタ32のリセット端子Rに
入力されると共に、ラッチ回路41にリセット信号とし
て入力される。このラッチ回路41の出力は、同期信号
の有無信号Mとしてディジタルチューニング制御回路2
73へ送られると共に、ノア回路42を介してナンド回
路43に入力される。上記ラッチ回路41は、ナンド回
路411、アンド回路412及びインバータ413から
なり、一致カウンタ32からインバータ44を介してア
ンド回路412に入力される信号によってリセットされ
る。The output of the counter 31 is input to the reset terminal R of the coincidence counter 32 via the OR circuit 39 and also to the latch circuit 41 as a reset signal. The output of the latch circuit 41 is used as the presence / absence signal M of the synchronization signal, and the digital tuning control circuit 2
Along with being sent to 73, it is inputted to the NAND circuit 43 via the NOR circuit 42. The latch circuit 41 includes a NAND circuit 411, an AND circuit 412 and an inverter 413, and is reset by a signal input from the coincidence counter 32 to the AND circuit 412 via the inverter 44.
【0025】また、上記ナンド回路43には、同期分離
回路234から送られてくる垂直同期信号φvがオア回
路45及びナンド回路46を介して入力される。さら
に、上記ナンド回路46には、インバータ413の出力
が入力される。そして、上記ナンド回路43の同期検出
回路274の出力信号φVとして表示制御用回路279
へ送られると共に、525進カウンタ33のリセット端
子Rに入力される。この525進カウンタ33の出力端
子02 から出力される信号は、フリップフロップ47へ
送られる。このフリップフロップ47は、クロックパル
スφ2 に同期して525進カウンタ33の出力を読込
み、ナンド回路42、オア回路45、アンド回路37に
入力すると共に、インバータ48を介してオア回路35
に入力する。Further, the vertical synchronizing signal φv sent from the sync separating circuit 234 is inputted to the NAND circuit 43 via the OR circuit 45 and the NAND circuit 46. Further, the output of the inverter 413 is input to the NAND circuit 46. The display control circuit 279 is output as the output signal φV of the synchronization detection circuit 274 of the NAND circuit 43.
And is input to the reset terminal R of the 525-ary counter 33. Signal output from the output terminal 0 2 of the 525-ary counter 33 is sent to the flip-flop 47. The flip-flop 47 reads the output of the 525-ary counter 33 in synchronization with the clock pulse φ 2 and inputs the output to the NAND circuit 42, the OR circuit 45, and the AND circuit 37, and the OR circuit 35 via the inverter 48.
To enter.
【0026】また、525進カウンタ33の出力端子0
1 から出力されるカウント内容は、デコーダ49により
デコードされた後、クロックパルスφn2に同期してフリ
ップフロップ50に読込まれる。このクロックパルスφ
n2は液晶駆動回路25で1Hの表示データをラッチする
クロックである。そして、このフリップフロップ50に
保持されたデータが表示制御用回路279へ垂直走査を
開始させる信号として送られる。The output terminal 0 of the 525-ary counter 33
The count content output from 1 is decoded by the decoder 49 and then read into the flip-flop 50 in synchronization with the clock pulse φ n2 . This clock pulse φ
n2 is a clock for latching the 1H display data in the liquid crystal drive circuit 25. Then, the data held in the flip-flop 50 is sent to the display control circuit 279 as a signal for starting vertical scanning.
【0027】また一方、ディジタルチューニング制御回
路273から送られてくるチャンネル一致信号CHは、
フリップフロップ51に入力される。上記フリップフロ
ップ51は、入力データをクロックパルスφ1 に同期し
て読込んでフリップフロップ52及びアンド回路53に
入力する。上記フリップフロップ52は、入力データを
クロックパルスφ2 に同期して読込み、クロックパルス
φ1 に同期して出力する。このフリップフロップ52の
出力は、アンド回路53及びオア回路39を介して一致
カウンタ32のリセット端子Rに入力される。On the other hand, the channel coincidence signal CH sent from the digital tuning control circuit 273 is
It is input to the flip-flop 51. The flip-flop 51 reads the input data in synchronization with the clock pulse φ1 and inputs it to the flip-flop 52 and the AND circuit 53. The flip-flop 52 reads the input data in synchronization with the clock pulse φ2 and outputs it in synchronization with the clock pulse φ1. The output of the flip-flop 52 is input to the reset terminal R of the coincidence counter 32 via the AND circuit 53 and the OR circuit 39.
【0028】また、上記チャンネル一致信号CHは、イ
ンバータ54を介して同期検出カウンタ34のリセット
端子Rに入力される。この同期検出カウンタ34は、キ
ャリー出力がノア回路38を介して自己のクロック端子
CKに入力され、カウント出力がインバータ55及びノ
ア回路56を介して図7におけるディジタルチューニン
グ制御回路273へリセット信号Rとして送られる。さ
らに、上記チャンネル一致信号CHは、フリップフロッ
プ57のリセット端子及びアンド回路58に入力され
る。また、上記フリップフロップ57のセット端子に
は、上記一致カウンタ32の出力端子01 から出力され
る信号がインバータ59を介して入力される。そして、
フリップフロップ57の出力はアンド回路58を介して
取出され、ノア回路56に入力されると共に、音声回路
へミュート信号MUとして送られる。The channel coincidence signal CH is input to the reset terminal R of the synchronization detection counter 34 via the inverter 54. The carry output of the synchronization detection counter 34 is input to its own clock terminal CK via the NOR circuit 38, and the count output is supplied as a reset signal R to the digital tuning control circuit 273 in FIG. 7 via the inverter 55 and the NOR circuit 56. Sent. Further, the channel coincidence signal CH is input to the reset terminal of the flip-flop 57 and the AND circuit 58. The signal output from the output terminal 0 1 of the coincidence counter 32 is input to the set terminal of the flip-flop 57 via the inverter 59. And
The output of the flip-flop 57 is taken out via the AND circuit 58, input to the NOR circuit 56, and sent to the audio circuit as a mute signal MU.
【0029】次に上記図7におけるディジタルチューニ
ング制御回路273の詳細について図9により説明す
る。キー制御回路272aからチューニング用のアップ
キー16aの操作信号UPは、フリップフロップ61の
セット端子Sに入力され、ダウンキー16bの操作信号
DOWNはフリップフロップ61のリセット端子Rに入
力される。そして、上記フリップフロップ61の出力
は、EXオア回路62を介してアップ/ダウン信号U/
Dとして同調電圧カウンタ275へ送られる。Next, details of the digital tuning control circuit 273 in FIG. 7 will be described with reference to FIG. The operation signal UP of the tuning up key 16a from the key control circuit 272a is input to the set terminal S of the flip-flop 61, and the operation signal DOWN of the down key 16b is input to the reset terminal R of the flip-flop 61. The output of the flip-flop 61 is supplied to the up / down signal U / via the EX OR circuit 62.
D is sent to the tuning voltage counter 275.
【0030】そして、上記チューニングアップキー入力
UP及びダウンキー入力DOWNは、ノア回路63及び
ナンド回路64を介してフリップフロップ65に入力さ
れる。さらに、このフリップフロップ65には、ディジ
タルチューニング制御回路273からマニュアルキーが
操作されたことを示す信号が上記ナンド回路64を介し
て入力される。上記フリップフロップ65は、垂直同期
信号φvに同期して入力信号を読込むもので、その出力
はオア回路66を介して4進カウンタのリセット端子R
に入力されると共に、さらに、オア回路68を介してア
ンド回路69に入力される。The tuning up key input UP and the down key input DOWN are input to the flip-flop 65 via the NOR circuit 63 and the NAND circuit 64. Further, a signal indicating that the manual key has been operated is input from the digital tuning control circuit 273 to the flip-flop 65 via the NAND circuit 64. The flip-flop 65 reads the input signal in synchronization with the vertical synchronizing signal φv, and the output thereof is the reset terminal R of the quaternary counter via the OR circuit 66.
To the AND circuit 69 via the OR circuit 68.
【0031】また、上記4進カウンタ67のリセット端
子Rには、同期検出回路274からのリセット信号Rが
オア回路66を介して入力される。そして、上記周波数
検出回路26からの信号H、Lは、それぞれクロックド
インバータ71、72を介してアンド回路73、74に
入力されると共に、クロックドインバータ75、76を
介して互いに他方のアンド回路72、71に入力され
る。上記クロックドインバータ71、72は、上記61
の出力によってゲート制御され、クロックドインバータ
75、76は、インバータ77を介して入力されるフリ
ップフロップ61の出力によってゼート制御される。Further, the reset signal R from the synchronization detection circuit 274 is input to the reset terminal R of the quaternary counter 67 via the OR circuit 66. The signals H and L from the frequency detection circuit 26 are input to the AND circuits 73 and 74 via the clocked inverters 71 and 72, respectively, and the other AND circuit via the clocked inverters 75 and 76. 72 and 71. The clocked inverters 71 and 72 are
The gated inverters 75 and 76 are gate-controlled by the output of the flip-flop 61 and the output of the flip-flop 61 input via the inverter 77.
【0032】そして、上記アンド回路73、74の出力
は、オア回路78を介して4進カウンタ67のクロック
端子に入力される。この4進カウンタ67のカウント内
容は、デコーダ79でデコードされ、「0」カウント時
の出力はオア回路80を介してアンド回路74に入力さ
れ、「1」カウント時の出力はアンド回路73に入力さ
れる。The outputs of the AND circuits 73 and 74 are input to the clock terminal of the quaternary counter 67 via the OR circuit 78. The count content of the quaternary counter 67 is decoded by the decoder 79, the output at the time of “0” count is input to the AND circuit 74 via the OR circuit 80, and the output at the time of “1” count is input to the AND circuit 73. To be done.
【0033】さらに、デコーダ79の「2」カウント時
の出力は、ノア回路62、アンド回路81、オア回路8
0、82に入力され、「3」カウント出力は、キー制御
回路272aからマニュアルモード信号MANUと共に
ノア回路83を介してオア回路68に入力される。ま
た、デコーダ79の「3」カウント時の出力は、64進
カウンタ84のリセット端子R、フリップフロップ8
6、アンド回路87に入力される。そして、上記ノア回
路82には、同期検出回路274からの同期有無信号M
がアンド回路88を介して入力されると共に、キー制御
回路272aからのマニュアルキー有り信号がインバー
タ89及びアンド回路88を介して入力される。Further, the output of the decoder 79 at the time of counting "2" is the NOR circuit 62, the AND circuit 81, and the OR circuit 8.
The count output of "3" is input to the OR circuit 68 from the key control circuit 272a via the NOR circuit 83 together with the manual mode signal MANU. The output of the decoder 79 at the time of counting “3” is the reset terminal R of the 64-bit counter 84 and the flip-flop 8
6, input to the AND circuit 87. Then, the NOR circuit 82 is provided with the synchronization presence / absence signal M from the synchronization detection circuit 274.
Is input via the AND circuit 88, and the manual key presence signal from the key control circuit 272a is input via the inverter 89 and the AND circuit 88.
【0034】そして、上記オア回路82の出力は、クロ
ックドインバータ90のゲート端子に入力されると共
に、クロックドインバータ91のゲート端子にインバー
タ92を介して入力される。上記インバータ90、91
には、クロックパルスφ4 、クロックパルスφ3 がそれ
ぞれ入力されており、その出力が64進カウンタ84の
クロック端子に入力される。そして、この64進カウン
タ84のアンド回路69、81に入力され、このアンド
回路69の出力がクロックパルスφBとして、また、ア
ンド回路81の出力がラッチタイミング信号φAとして
それぞれ同調電圧カウンタ275へ送られる。The output of the OR circuit 82 is input to the gate terminal of the clocked inverter 90 and the gate terminal of the clocked inverter 91 via the inverter 92. The inverters 90 and 91
, A clock pulse φ4 and a clock pulse φ3 are input to the respective terminals, and the output thereof is input to the clock terminal of the 64-ary counter 84. Then, it is input to the AND circuits 69 and 81 of the 64-ary counter 84, the output of the AND circuit 69 is sent to the tuning voltage counter 275 as the clock pulse φB, and the output of the AND circuit 81 is sent to the tuning voltage counter 275, respectively. .
【0035】また、上記フリップフロップ86は、水平
同期信号φhに同期して入力私語を読込み、その保持デ
ータをアンド回路87を介して同期検出回路274にチ
ャンネル一致信号CHとして出力する。上記ディジタル
チューニング制御回路273は、パワーオンクリア回路
270からのパワーオンクリア信号POCにより、タイ
ミング信号φCを同調電圧カウンタ275にロード信号
として出力する。The flip-flop 86 reads the input private language in synchronization with the horizontal synchronizing signal φh, and outputs the held data to the synchronization detecting circuit 274 via the AND circuit 87 as the channel coincidence signal CH. The digital tuning control circuit 273 outputs the timing signal φC to the tuning voltage counter 275 as a load signal in response to the power-on-clear signal POC from the power-on-clear circuit 270.
【0036】次に上記実施例の動作を説明する。図2に
おいて、アンテナ21に誘起したテレビ信号は、電子同
調チューナ22によって選局及び周波数変換された後、
テレビリニア回路23によって帯域増幅及び映像検波さ
れて映像信号Bとして取出される。この映像信号は、A
/D変換器24において4ビットのディジタル信号Cに
変換され、液晶駆動回路25へ送られて映像表示部12
に表示される。また、上記テレビリニア回路23からは
音声信号が出力され、音声回路へ送られる。この音声回
路は、テレビリニア回路23からの音声信号を増幅し、
スピーカより出力する。Next, the operation of the above embodiment will be described. In FIG. 2, the television signal induced in the antenna 21 is tuned and frequency-converted by the electronic tuning tuner 22,
Bandwidth amplification and video detection are performed by the television linear circuit 23, and the video signal B is extracted. This video signal is A
The signal is converted into a 4-bit digital signal C in the / D converter 24 and sent to the liquid crystal drive circuit 25 to be sent to the video display unit 12.
Is displayed in. An audio signal is output from the television linear circuit 23 and sent to the audio circuit. This audio circuit amplifies the audio signal from the television linear circuit 23,
Output from the speaker.
【0037】さらに、上記テレビリニア回路23は、内
部の中間周波増幅回路231で増幅した中間周波信号D
を周波数検出回路26へ出力すると共に、同期分離回路
234で分離した垂直同期信号φv及び水平同期信号φ
hを制御回路27へ出力する。しかして、上記周波数検
出回路26は、テレビリニア回路23からの中間周波信
号Dを周波数弁別器261に入力して周波数変化を電圧
変化に変換し、コンパレータ262、263によりオー
トチューニング用のAFT信号H、Lを作成する。現
在、日本では、受信電波の信号よりも局部発振周波数の
方が高い上側へテロダイン方式が使用されている。従っ
て、局部発振周波数は必ず受信チャンネルの映像搬送波
よりも中間周波数だけ高くなる。Further, the television linear circuit 23 has the intermediate frequency signal D amplified by the internal intermediate frequency amplifier circuit 231.
Is output to the frequency detection circuit 26, and the vertical synchronization signal φv and the horizontal synchronization signal φ separated by the synchronization separation circuit 234 are output.
It outputs h to the control circuit 27. Then, the frequency detection circuit 26 inputs the intermediate frequency signal D from the television linear circuit 23 to the frequency discriminator 261 to convert the frequency change into a voltage change, and the comparators 262 and 263 use the AFT signal H for auto tuning. , L are created. At present, in Japan, the upper heterodyne method, in which the local oscillation frequency is higher than that of the received radio wave signal, is used. Therefore, the local oscillation frequency is always higher than the image carrier of the reception channel by the intermediate frequency.
【0038】そして、チューナ同調電圧を高くしていく
と、それにつれて局部発振周波数も徐々に高くなる。こ
れにより局部発振周波数と受信映像周波数との差である
中間周波数も徐々に高くなる。このときの中間周波数を
横軸にして周波数弁別器261の出力電圧の変化を示し
たものが図6である。上記周波数弁別器261の出力が
基準電圧V1 以上の時“1”レベルを与えるAFT信号
Lをコンパレータ262で作成する。Then, as the tuner tuning voltage is increased, the local oscillation frequency is gradually increased accordingly. As a result, the intermediate frequency, which is the difference between the local oscillation frequency and the received video frequency, also gradually increases. FIG. 6 shows changes in the output voltage of the frequency discriminator 261 with the horizontal axis representing the intermediate frequency at this time. When the output of the frequency discriminator 261 is equal to or higher than the reference voltage V1, the AFT signal L which gives "1" level is generated by the comparator 262.
【0039】同様に周波数弁別器261の出力が基準電
圧V2 以下の時“1”レベルを与えるAFT信号Hをコ
ンパレータ263で作成する。そして、周波数検出回路
26から上記AFT信号がL−Hの順に出力されたチュ
ーナ同調電圧を固定させれば、中間周波数を所定の周波
数例えば58.57MHzに正しく設定することができ
る。Similarly, the AFT signal H which gives a "1" level when the output of the frequency discriminator 261 is equal to or lower than the reference voltage V 2 is generated by the comparator 263. Then, by fixing the tuner tuning voltage output from the frequency detection circuit 26 in the order of the AFT signal LH, the intermediate frequency can be correctly set to a predetermined frequency, for example, 58.57 MHz.
【0040】また、反対にチューナ同調電圧を下げてい
くと、中間周波数は徐々に低くなっていくので、AFT
信号がH−Lの順に周波数検出回路26から出力された
時にチューナ同調電圧を固定させれば、上記の場合と同
様に中間周波数を正しく設定することができる。しかし
て、上記周波数検出回路26から出力されるAFT信号
L,Hは制御回路27へ送られ、この制御回路27にお
いて上記したようなチューナ同調電圧の制御が行なわれ
るが、その詳細については後述する。On the contrary, when the tuner tuning voltage is lowered, the intermediate frequency is gradually lowered.
If the tuner tuning voltage is fixed when the signals are output from the frequency detection circuit 26 in the order of HL, the intermediate frequency can be set correctly as in the above case. Then, the AFT signals L and H output from the frequency detection circuit 26 are sent to the control circuit 27, and the control of the tuner tuning voltage as described above is performed in the control circuit 27. The details will be described later. .
【0041】一方、制御回路27においては、テレビリ
ニア回路23からの同期信号φv、φhを検出して映像
表示部12に対する走査制御を行なっている。On the other hand, the control circuit 27 detects the synchronizing signals φv and φh from the television linear circuit 23 and controls the scanning of the video display section 12.
【0042】まず、制御回路27内の同期検出回路27
4における同期信号の検出処理について、図10のフロ
ーチャート及び図11のタイミングチャートを参照して
説明する。同期検出回路274は、電源スイッチ20が
オンされた時に図10のステップA1に示すように不一
致カウンタ31、一致カウンタ32、ラッチ回路41が
セットされる。ラッチ回路41がリセットされると、イ
ンバータ413の出力が“1”となってナンド回路46
に入力される。First, the synchronization detection circuit 27 in the control circuit 27.
The detection processing of the synchronization signal in No. 4 will be described with reference to the flowchart of FIG. 10 and the timing chart of FIG. In the synchronization detection circuit 274, when the power switch 20 is turned on, the mismatch counter 31, the match counter 32, and the latch circuit 41 are set as shown in step A1 of FIG. When the latch circuit 41 is reset, the output of the inverter 413 becomes “1” and the NAND circuit 46 is output.
Entered in.
【0043】この状態で同期分離回路234から図11
に示す垂直同期信号φvが与えられると、ナンド回路4
6の出力が“0”となり、ナンド回路43から“1”信
号が出力されてステップA2に示すように525進カウ
ンタ33がリセットされる。この525進カウンタ33
は、その後、水平同期信号φhの2倍の周波数を持つク
ロックパルスφ1 をカウントして、そのカウント値が
「525」になると、出力端子02 から“1”信号を出
力する。この525進カウンタ33の出力は、クロック
パルスφ2 に同期してフリップフロップ47に読込まれ
る。この結果、フリップフロップ47の出力が“1”と
なり、アンド回路37に入力されると共に、インバータ
48によりを“0”信号に反転されてされてオア回路3
5に入力され、これによりステップA3に示すように垂
直同期信号φvの有無が判断される。すなわち、次の垂
直同期信号φvが正常に受信されていれば、アンド回路
37の出力が“1”になり、ステップA4に示すように
一致カウンタ32が「+1」されると共に、ステップA
5に示すように不一致カウンタ31がリセットされる。In this state, the sync separation circuit 234 operates as shown in FIG.
When the vertical synchronizing signal φv shown in FIG.
The output of 6 becomes "0", the "1" signal is output from the NAND circuit 43, and the 525-ary counter 33 is reset as shown in step A2. This 525-base counter 33
After that, it counts clock pulses φ 1 having a frequency twice that of the horizontal synchronizing signal φh, and when the count value becomes “525”, it outputs a “1” signal from the output terminal 0 2 . The output of the 525-ary counter 33 is read by the flip-flop 47 in synchronization with the clock pulse φ 2. As a result, the output of the flip-flop 47 becomes "1", which is input to the AND circuit 37, and is inverted by the inverter 48 into the "0" signal, so that the OR circuit 3
5 is input, and the presence / absence of the vertical synchronizing signal φv is determined based on this as shown in step A3. That is, if the next vertical synchronizing signal φv is normally received, the output of the AND circuit 37 becomes "1", the coincidence counter 32 is incremented by "+1" as shown in step A4, and the step A
The mismatch counter 31 is reset as shown in FIG.
【0044】その後、ステップA6において、一致カウ
ンタ32のカウント値が「4」であるか否かの判断が行
なわれ、「4」であれば出力端子02 から“1”信号が
出力される。これによりステップA7に示すようにラッ
チ回路41がセットされ、その後、ステップA8にすす
む。また、上記ステップA6において、一致カウンタ3
2のカウント値が「4」になっていなければ、ステップ
A8に進み、ラッチ回路41がセットされているか、リ
セットされているかを判断する。ラッチ回路41がセッ
トされている場合は、その出力が“1”となってナンド
回路42に入力されるので、ステップA9に示すように
フリップフロップ47に保持されて525進カウンタ3
3の出力がナンド回路42から出力される。この結果、
ナンド回路42の出力が“0”、ナンド回路43の出力
が“1”となり、このナンド回路43の出力が垂直同期
信号φvとして液晶駆動回路25へ送られる。[0044] Thereafter, in step A6, the match count value of the counter 32 determines whether it is "4" is performed, "4" in case when the output terminal 0 2 from "1" signal is output. As a result, the latch circuit 41 is set as shown in step A7, and then the process proceeds to step A8. In step A6, the coincidence counter 3
If the count value of 2 is not "4", the process proceeds to step A8 to determine whether the latch circuit 41 is set or reset. When the latch circuit 41 is set, its output becomes "1" and is input to the NAND circuit 42. Therefore, as shown in step A9, it is held in the flip-flop 47 and the 525-ary counter 3
The output of No. 3 is output from the NAND circuit 42. As a result,
The output of the NAND circuit 42 becomes “0”, the output of the NAND circuit 43 becomes “1”, and the output of the NAND circuit 43 is sent to the liquid crystal drive circuit 25 as the vertical synchronizing signal φv.
【0045】上記垂直同期信号φvにより、液晶駆動回
路25において、図11に示すようにフレーム信号φf
が作成される。また、上記ラッチ回路41がリセットさ
れている場合は、インバータ413の出力が“1”とな
ってナンド回路46に入力される。このためステップA
10に示すように、同期分離回路234からの垂直同期
信号φvとフリップフロップ47に保持されている52
5進カウンタ33とのオア回路45がナンド回路46よ
り出力される。この結果、ナンド回路46の出力が
“0”、ナンド回路43の出力が“1”となり、このナ
ンド回路43の出力が垂直同期信号φvとして液晶駆動
回路25へ送られる。その後、ステップA2へ戻り、ナ
ンド回路43の出力により525進カウンタ33をリセ
ットし、上記した動作を繰り返して行なう。The vertical synchronizing signal φv causes the frame signal φf in the liquid crystal drive circuit 25 as shown in FIG.
Is created. When the latch circuit 41 is reset, the output of the inverter 413 becomes "1" and is input to the NAND circuit 46. Therefore, step A
As shown in FIG. 10, the vertical sync signal φv from the sync separation circuit 234 and 52 held in the flip-flop 47.
The OR circuit 45 with the quinary counter 33 is output from the NAND circuit 46. As a result, the output of the NAND circuit 46 becomes "0" and the output of the NAND circuit 43 becomes "1", and the output of the NAND circuit 43 is sent to the liquid crystal drive circuit 25 as the vertical synchronizing signal φv. Then, the process returns to step A2, the 525-ary counter 33 is reset by the output of the NAND circuit 43, and the above-described operation is repeated.
【0046】しかして、上記ステップA3において、5
25進カウンタ33の出力がフリップフロップ47に読
込まれた際、例えば受信状態の悪化等により次の垂直同
期信号φvが与えられなかった場合は、オア回路35の
出力が“0”となってラッチ回路36がセットされる。
これによりラッチ回路36の出力が“1”となり、ステ
ップA11に示すように不一致カウンタ31の内容が
「+1」される。In step A3, 5
When the output of the 25-ary counter 33 is read into the flip-flop 47, for example, when the next vertical synchronizing signal φv is not given due to deterioration of the reception state, the output of the OR circuit 35 becomes “0” and latches. Circuit 36 is set.
As a result, the output of the latch circuit 36 becomes "1" and the content of the mismatch counter 31 is incremented by "1" as shown in step A11.
【0047】次いで、ステップA12に示すように不一
致カウンタ31のカウント値が「64」に達しているか
否かを判断し、「64」に達していなければ不一致カウ
ンタ31の出力が“0”であるので、直ちにステップA
8に示すようにラッチ回路41のラッチ状態を判断して
次ぎの動作に進む。また、不一致カウンタ31のカウン
ト値が「64」に達していれば、不一致カウンタ31か
ら“1”信号が出力され、ステップA13に示すように
一致カウンタ32がリセットされると共に、ステップA
14に示すようにラッチ回路41がリセットされる。Next, as shown in step A12, it is judged whether or not the count value of the non-coincidence counter 31 has reached "64". If the counter value has not reached "64", the output of the non-coincidence counter 31 is "0". So immediately step A
As shown in FIG. 8, the latched state of the latch circuit 41 is judged and the operation proceeds to the next operation. If the count value of the disagreement counter 31 has reached "64", the "1" signal is output from the disagreement counter 31, the coincidence counter 32 is reset as shown in step A13, and at the same time, step A
As shown in 14, the latch circuit 41 is reset.
【0048】その後、ステップA8に示すようにラッチ
回路41がセットされているか、リセットされているか
を判断する。ラッチ回路41がセットされている場合
は、ステップA9に示すようにフリップフロップ47に
保持している525進カウンタ33の出力を、ナンド回
路42、43を介して垂直同期信号φvとして液晶駆動
回路25へ出力する。また、ラッチ回路41がリセット
されている場合は、ステップA10に示すように同期分
離回路234からの垂直同期信号φvと525進カウン
タ33の出力信号のオア出力をナンド回路46、43を
介して液晶駆動回路25に出力する。After that, as shown in step A8, it is determined whether the latch circuit 41 is set or reset. When the latch circuit 41 is set, the output of the 525-base counter 33 held in the flip-flop 47 is set as the vertical synchronizing signal φv via the NAND circuits 42 and 43 as the liquid crystal drive circuit 25 as shown in step A9. Output to. When the latch circuit 41 is reset, the vertical synchronizing signal φv from the sync separating circuit 234 and the OR output of the output signal of the 525-ary counter 33 are supplied to the liquid crystal through the NAND circuits 46 and 43 as shown in step A10. Output to the drive circuit 25.
【0049】また、不一致カウンタ31のカウント値が
「64」に達するまでに同期分離回路234から垂直同
期信号φvが与えられれば、一致カウンタ32を「+
1」すると共に、不一致カウンタ31をクリアして通常
の状態動作に戻る。また一方、不一致カウンタ31は、
そのカウント値が「525」に達する毎にデコーダ49
でデコードされ、クロックφn2に同期してフリップフロ
ップ50に読込まれる。そして、このフリップフロップ
50の出力が図11に示すように垂直走査スタート信号
Dout として液晶駆動回路25へ送られる。If the vertical synchronizing signal φv is given from the sync separation circuit 234 before the count value of the non-coincidence counter 31 reaches "64", the coincidence counter 32 is set to "+".
"1", the mismatch counter 31 is cleared, and the normal state operation is resumed. On the other hand, the mismatch counter 31
Each time the count value reaches “525”, the decoder 49
Is decoded by and is read by the flip-flop 50 in synchronization with the clock φ n2 . The output of the flip-flop 50 is sent to the liquid crystal drive circuit 25 as a vertical scanning start signal Dout as shown in FIG.
【0050】次ぎに図7、図8及び図9について示す制
御回路27のオートチューニング動作について説明す
る。オートチューニングでは、オートモードとマニュア
ルモードの2種がある。オートモードでは、周波数検出
回路26を用いて自動的にチャンネルを選択する。マニ
ュアルモードでは、キー操作によりチューナ同調電圧の
掃引を行なう。まず、オートモードにおけるチューニン
グ動作について、図12,図13のフローチャートを参
照して説明する。オートモードでは、前記したようにチ
ューニング用のアップキー16aが押された場合は、周
波数検出回路26よりL−Hの順で、また、ダウンキー
16bが押された場合は、H−Lの順でAFT信号を出
力する。しかして、制御回路27では、図12のステッ
プB1に示すようにチューニング用のキーが操作された
か否かを判断しており、キー入力が無ければそのまま待
機する。Next, the automatic tuning operation of the control circuit 27 shown in FIGS. 7, 8 and 9 will be described. There are two types of auto tuning: auto mode and manual mode. In the auto mode, the frequency detection circuit 26 is used to automatically select a channel. In manual mode, the tuner tuning voltage is swept by key operation. First, the tuning operation in the auto mode will be described with reference to the flowcharts of FIGS. In the auto mode, as described above, when the tuning up key 16a is pressed, the frequency detection circuit 26 performs L-H order, and when the down key 16b is pressed, H-L order. Outputs the AFT signal. Then, the control circuit 27 determines whether or not the tuning key has been operated as shown in step B1 of FIG. 12, and if there is no key input, it waits as it is.
【0051】図9に示すディジタルチューニング制御回
路273は、所定のチャンネルが選択されて正常にテレ
ビ信号が受信されている状態では、4進カウンタ67の
カウント値が「3」となっており、デコーダ79の出力
端子「3」から“1”信号が出力されて64進カウンタ
84がリセット状態に保持されている。また、上記デコ
ーダ79の出力端子「3」から“1”信号が出力されて
いる場合、ノア回路83の出力が“0”となり、アンド
回路69のゲートを閉じている。In the digital tuning control circuit 273 shown in FIG. 9, when the predetermined channel is selected and the television signal is normally received, the count value of the quaternary counter 67 is "3" and the decoder The “1” signal is output from the output terminal “3” of 79, and the 64-base counter 84 is held in the reset state. When the "1" signal is output from the output terminal "3" of the decoder 79, the output of the NOR circuit 83 becomes "0" and the gate of the AND circuit 69 is closed.
【0052】この状態でチューニングキーが操作される
と、ステップB2に示すように4進カウンタ67をリセ
ットし、次いで、ステップB3において操作キーがアッ
プキー16aであるか否かを判断し、アップキー16a
が操作された場合であれば、ステップB4に示すように
制御回路273から同調電圧カウンタ275にカウント
アップ信号を送り、同調電圧カウンタ275の内容を
「+8」する。これは、確実に現チャンネルを抜け出す
ためである。すなわち、アップキー16aが操作された
場合、キー制御回路272aから1ショットのアップキ
ー信号UP(ハイレベル)が出力され、フリップフロッ
プ61がセットされる。このフリップフロップ61のセ
ット出力はEXオア回路62よりカウントアップ指令と
して同調電圧カウンタ275に送られる。さらに、上記
フリップフロップ61の出力によりクロックドインバー
タ71、72が選択され、周波数検出回路26からAF
T信号H、Lがアンド回路73、74に入力可能な状態
になる。When the tuning key is operated in this state, the quaternary counter 67 is reset as shown in step B2. Then, in step B3, it is determined whether or not the operation key is the up key 16a. 16a
If is operated, a count-up signal is sent from the control circuit 273 to the tuning voltage counter 275 as shown in step B4, and the content of the tuning voltage counter 275 is "+8". This is to ensure that the current channel is exited. That is, when the up key 16a is operated, the one-shot up key signal UP (high level) is output from the key control circuit 272a, and the flip-flop 61 is set. The set output of the flip-flop 61 is sent from the EX OR circuit 62 to the tuning voltage counter 275 as a count-up command. Further, the clocked inverters 71 and 72 are selected by the output of the flip-flop 61, and the frequency detection circuit 26 outputs the AF signal.
The T signals H and L are ready to be input to the AND circuits 73 and 74.
【0053】また、上記アップキー信号UPは、ノア回
路63、ナンド回路64を介してフリップフロップ65
に入力される。このフリップフロップ65は、垂直同期
信号φvに同期して入力信号を読込み、垂直同期信号φ
vの1周期(約く16ms)の間保持してアンド回路6
9のゲートを開くと共に4進カウンタ67をリセット状
態に保持する。この4進カウンタ67がリセットされる
と、デコーダ79の出力端子「3」からの出力が“0”
となり、64進カウンタ84のリセット状態が解除され
る。この時64進カウンタ84には、クロックドインバ
ータ91を介してクロックパルスφ3 が入力されてい
る。Further, the up-key signal UP is supplied to the flip-flop 65 via the NOR circuit 63 and the NAND circuit 64.
Entered in. The flip-flop 65 reads the input signal in synchronization with the vertical synchronizing signal φv and outputs the vertical synchronizing signal φv.
Hold for 1 cycle of v (about 16 ms) and AND circuit 6
The gate 9 is opened and the quaternary counter 67 is held in the reset state. When the quaternary counter 67 is reset, the output from the output terminal "3" of the decoder 79 is "0".
Then, the reset state of the 64-base counter 84 is released. At this time, the clock pulse φ 3 is input to the 64-ary counter 84 via the clocked inverter 91.
【0054】従って、64進カウンタ84は、クロック
パルスφ3 によりカウントアップし、上記降り降り65
の出力が“1”となっている間に、つまり、垂直同期信
号φvの1周期間に8発のパルス信号を出力する。この
64進カウンタ84の出力はアンド回路69を介してク
ロックパルス信号φBとして同調電圧カウンタ275へ
送られる。これにより同調電圧カウンタ275の内容が
「+8」され、そのカウント値が変調波作成回路277
へ送られる。Therefore, the 64-base counter 84 counts up by the clock pulse φ3, and then descends and descends 65.
8 is output, that is, eight pulse signals are output during one period of the vertical synchronizing signal φv. The output of the 64-ary counter 84 is sent to the tuning voltage counter 275 as a clock pulse signal φB via the AND circuit 69. As a result, the content of the tuning voltage counter 275 is "+8", and the count value is the modulated wave creating circuit 277.
Sent to.
【0055】この変調波作成回路277は、同調電圧カ
ウンタ275のカウント値をパルス幅に変調し、図2に
示すチューナ同調電圧制御回路29へ出力する。このチ
ューナ同調電圧制御回路29は、上記変調波作成回路2
77からの変調波を積分回路により積分し、その後、増
幅してチューナ同調電圧に変換し、電子同調チューナ2
2に与えて局部発振周波数を変化させる。The modulated wave generation circuit 277 modulates the count value of the tuning voltage counter 275 into a pulse width and outputs it to the tuner tuning voltage control circuit 29 shown in FIG. The tuner tuning voltage control circuit 29 uses the modulated wave generation circuit 2 described above.
The modulated wave from 77 is integrated by an integrating circuit, then amplified and converted into a tuner tuning voltage, and the electronic tuning tuner 2
2 to change the local oscillation frequency.
【0056】その後、次の垂直同期信号φvが与えられ
ると、フリップフロップ65に“0”が読込まれ、4進
カウンタ67のリセット状態が解除される。また、この
時点では上記したようにデコーダ79の出力端子「3」
から出力される信号が“0”となっているので、ノア回
路83の出力が“1”となってアンド回路69のゲート
が開かれた状態に保持される。そして、この状態でステ
ップB5に示すように周波数検出回路26から信号Lが
出力されているか否かを判断する。すなわち、上記4進
カウンタ67がリセットされた場合、デコーダ79の出
力端子「0」から“1”信号が出力され、オア回路80
を介してアンド回路74に入力される。このためアンド
回路74のゲートが開かれ、AFT信号Lが受入れられ
る状態になる。Then, when the next vertical synchronizing signal φv is applied, "0" is read into the flip-flop 65 and the reset state of the quaternary counter 67 is released. Further, at this time, as described above, the output terminal "3" of the decoder 79 is set.
Since the signal output from the AND circuit is "0", the output of the NOR circuit 83 becomes "1" and the gate of the AND circuit 69 is held open. Then, in this state, as shown in step B5, it is determined whether or not the signal L is output from the frequency detection circuit 26. That is, when the quaternary counter 67 is reset, a “1” signal is output from the output terminal “0” of the decoder 79 and the OR circuit 80.
Is input to the AND circuit 74 via. Therefore, the gate of the AND circuit 74 is opened and the AFT signal L is received.
【0057】このときAFT信号Lが送られてきていな
ければ、64進カウンタ84のカウントアップ動作を継
続してその出力により、ステップB6に示すように同調
電圧カウンタ275を「+1」し、電子同調チューナ2
2の受信周波数を高くする。上記ステップB5、B6の
処理は、周波数検出回路26からAFT信号Lが出力さ
れるまで繰返して行なう。そして、周波数検出回路26
からAFT信号Lが送られてくると、この信号Lはイン
バータ72、アンド回路74、オア回路78を介して4
進カウンタ67に入力される。この結果、4進カウンタ
67の内容がステップB7に示すように「1」カウント
アップされ、デコーダ79の出力端子「1」から“1”
信号が出力される。また、この間64進カウンタ84の
カウント動作は継続され、その出力によりステップB8
に示すように同調電圧カウンタ275が「+1」され
る。At this time, if the AFT signal L has not been sent, the count-up operation of the 64-base counter 84 is continued and the output thereof outputs "+1" to the tuning voltage counter 275 as shown in step B6 to perform electronic tuning. Tuner 2
Increase the reception frequency of 2. The processes of steps B5 and B6 are repeated until the AFT signal L is output from the frequency detection circuit 26. Then, the frequency detection circuit 26
When the AFT signal L is sent from the AFT signal L, the signal L is sent through the inverter 72, the AND circuit 74, and the OR circuit 78.
It is input to the advance counter 67. As a result, the content of the quaternary counter 67 is incremented by "1" as shown in step B7, and the output terminal "1" of the decoder 79 is changed to "1".
The signal is output. Further, during this time, the counting operation of the 64-base counter 84 is continued, and the output thereof causes step B8.
The tuning voltage counter 275 is incremented by "+1" as shown in FIG.
【0058】そして、上記デコーダ79の出力端子
「1」から出力されている“1”信号は、アンド回路7
3に入力されてそのゲートを開き、AFT信号Hを受入
れる状態となる。この結果、アンド回路73の出力から
ステップB9に示すように周波数検出回路26からAF
T信号Hが出力されたか否かを判断でき、信号Hが出力
されていなければステップB8に示すように64進カウ
ンタ84の出力により同調電圧カウンタ275を「+
1」する。The "1" signal output from the output terminal "1" of the decoder 79 is the AND circuit 7
3, the gate is opened and the AFT signal H is received. As a result, from the output of the AND circuit 73, the frequency detection circuit 26 outputs the AF signal as shown in step B9.
It is possible to determine whether or not the T signal H is output. If the signal H is not output, the tuning voltage counter 275 is set to "+" by the output of the 64-base counter 84 as shown in step B8.
1 ”.
【0059】上記ステップB6、ステップB9の処理
は、周波数検出回路26からAFT信号Hが出力される
まで繰返して行なう。そして、周波数検出回路26から
AFT信号Hが送られてくると、この信号Hはインバー
タ71、アンド回路73、オア回路78を介して出力さ
れ、ステップB10に示すように4進カウンタ67を
「2」にカウントアップする。この結果、デコーダ79
の出力端子「2」から“1”信号が出力され、アンド回
路74、81のゲートが開かれる。また、上記デコーダ
79の出力端子「2」から“1”信号が出力されると、
クロックドインバータ91のゲートが閉じると共にクロ
ックドインバータ90のゲートが開き、ステップB11
に示すようにクロックパルスφ3 に変わって周波数の低
いクロックパルスφ4 が64進カウンタ84に入力され
て、64進カウンタ84のカウントアップ動作が遅くな
る。The processes of steps B6 and B9 are repeatedly performed until the AFT signal H is output from the frequency detection circuit 26. Then, when the AFT signal H is sent from the frequency detection circuit 26, this signal H is output via the inverter 71, the AND circuit 73, and the OR circuit 78, and the quaternary counter 67 is set to "2" as shown in step B10. To count up. As a result, the decoder 79
The "1" signal is output from the output terminal "2" of the AND circuit, and the gates of the AND circuits 74 and 81 are opened. When a "1" signal is output from the output terminal "2" of the decoder 79,
The gate of the clocked inverter 91 is closed and the gate of the clocked inverter 90 is opened, and Step B11
As shown in FIG. 5, the clock pulse φ4 having a low frequency instead of the clock pulse φ3 is input to the 64-ary counter 84, and the count-up operation of the 64-ary counter 84 is delayed.
【0060】さらに、上記デコーダ79の出力端子
「2」から“1”信号が出力されると、EXオア回路6
2の出力が“0”となってステップB12に示すように
同調電圧カウンタ275にダウン指令が送られる。従っ
て、その後、64進カウンタ84の出力がアンド回路6
9を介して同調電圧カウンタ275へ送られると、ステ
ップB13に示すように同調電圧カウンタ275の内容
が「−1」される。さらに、上記64進カウンタ84の
出力は、アンド回路81を介してメモリ276にラッチ
タイミングφBが送られ、同調電圧カウンタ275の内
容がメモリ276にラッチされる。Further, when a "1" signal is output from the output terminal "2" of the decoder 79, the EX OR circuit 6
The output of 2 becomes "0", and a down command is sent to the tuning voltage counter 275 as shown in step B12. Therefore, thereafter, the output of the 64-base counter 84 is the AND circuit 6
When it is sent to the tuning voltage counter 275 via 9, the content of the tuning voltage counter 275 is decremented by "-1" as shown in step B13. Further, the output of the 64-bit counter 84 is sent to the memory 276 at the latch timing φB via the AND circuit 81, and the content of the tuning voltage counter 275 is latched in the memory 276.
【0061】また、上記したようにデコーダ79の出力
端子「2」から“1”信号が出力された場合、アンド回
路74のゲートが開かれ、ステップB14に示すように
AFT信号Lの有無が判定される。AFT信号Lが送ら
れてきていなければ、ステップB13に戻って同調電圧
カウンタ275が「−1」される。そして、この同調電
圧カウンタ275のカウントアップ処理によって周波数
検出回路26からAFT信号Lが送られてくると、ステ
ップB15に示すように4進カウンタ67が「+1」さ
れてそのカウント値が「3」になる。このためデコーダ
79の出力端子「3」から“1”信号が出力され、ノア
回路83の出力が“0”となってアンド回路69のゲー
トが閉じ、同調電圧カウンタ275へのクロックパルス
φBの出力を禁止する。When the "1" signal is output from the output terminal "2" of the decoder 79 as described above, the gate of the AND circuit 74 is opened, and it is determined whether or not the AFT signal L is present as shown in step B14. To be done. If the AFT signal L has not been sent, the process returns to step B13 and the tuning voltage counter 275 is decremented by "-1". When the AFT signal L is sent from the frequency detection circuit 26 by the count-up process of the tuning voltage counter 275, the quaternary counter 67 is incremented by "+1" and the count value is "3" as shown in step B15. become. Therefore, a "1" signal is output from the output terminal "3" of the decoder 79, the output of the NOR circuit 83 becomes "0", the gate of the AND circuit 69 is closed, and the clock pulse φB is output to the tuning voltage counter 275. Prohibit
【0062】また、上記デコーダ79の出力端子「3」
から“1”信号が出力されると、64進カウンタ84が
リセットされると共に、フリップフロップ86及びアン
ド回路87によってワンショットパルスが出力される。
このワンショットパルスは、ステップB16に示すよう
にチャンネル一致信号CHとして同期検出回路274へ
出力される。また、このときアンド回路81の出力が
“0”となり、ステップB17に示すように同調電圧カ
ウンタ275からメモリ276に書込んだデータをその
まま固定保持させる。このメモリ276は、電源をオフ
した場合でも動作電圧が供給され、記憶内容が保護され
るようになっている。The output terminal "3" of the decoder 79
When the "1" signal is output from, the 64-base counter 84 is reset, and the flip-flop 86 and the AND circuit 87 output a one-shot pulse.
This one-shot pulse is output to the synchronization detection circuit 274 as the channel coincidence signal CH as shown in step B16. At this time, the output of the AND circuit 81 becomes "0", and the data written from the tuning voltage counter 275 to the memory 276 is fixed and held as it is, as shown in step B17. This memory 276 is supplied with an operating voltage even when the power is turned off, and the stored contents are protected.
【0063】そして、上記メモリ276の記憶内容は、
次に電源をオンしたときにタイミング信号φCにより同
調電圧カウンタ275にロードし、同調電圧カウンタ2
75のカウント値が電源オフ前と同じ値に保持する。こ
れにより電源をオンした際、電源オフ時と同チャンネル
が選択される。The contents stored in the memory 276 are as follows.
Next, when the power is turned on, the tuning voltage counter 275 is loaded with the timing signal φC, and the tuning voltage counter 2 is loaded.
The count value of 75 is maintained at the same value as before the power was turned off. As a result, when the power is turned on, the same channel as when the power is turned off is selected.
【0064】一方、図8に示す同期検出回路274は、
ディジタルチューニング制御回路273からチャンネル
一致信号CHが送られてくると、ステップB18に示す
ように同期検出カウンタ34をリセットすると共に、ス
テップB19に示すように一致カウンタ32をリセット
する。すなわち、上記チャンネル一致信号CHは、イン
バータ54を介して同期検出カウンタ34のリセット端
子Rに入力されると共に、フリップフロップ51、5
2、アンド回路53により一定幅のパルス信号に波形整
形され、オア回路39を介して一致カウンタ32のリセ
ット端子Rに入力される。これにより同期検出カウンタ
34及び一致カウンタ32がリセットされる。On the other hand, the synchronization detection circuit 274 shown in FIG.
When the channel matching signal CH is sent from the digital tuning control circuit 273, the synchronization detection counter 34 is reset as shown in step B18, and the matching counter 32 is reset as shown in step B19. That is, the channel coincidence signal CH is input to the reset terminal R of the synchronization detection counter 34 via the inverter 54, and the flip-flops 51, 5 are connected.
2. The waveform is shaped into a pulse signal having a constant width by the AND circuit 53, and is input to the reset terminal R of the coincidence counter 32 via the OR circuit 39. This resets the synchronization detection counter 34 and the coincidence counter 32.
【0065】その後、図13のステップB21に示すよ
うに同期分離回路234から垂直同期信号φvが送られ
てきているか否かを判断し、垂直同期信号φvが送られ
てくるまで525進カウンタ33をカウントアップす
る。そして、垂直同期信号φvが送られてくると、この
垂直同期信号φvはノア回路38を介して同期検出カウ
ンタ34に入力され、ステップB22に示すように同期
検出カウンタ34が「+1」される。After that, as shown in step B21 of FIG. 13, it is judged whether or not the vertical synchronizing signal φv is sent from the sync separation circuit 234, and the 525-base counter 33 is operated until the vertical synchronizing signal φv is sent. Count up. When the vertical synchronization signal φv is sent, the vertical synchronization signal φv is input to the synchronization detection counter 34 via the NOR circuit 38, and the synchronization detection counter 34 is incremented by “+1” as shown in step B22.
【0066】次いでステップB23に示すように一致カ
ウンタ32のカウント値が「2」であるか否か、つま
り、同期分離回路234から送られてくる垂直同期信号
φvが正しい周期のものであるか否かを判断する。正し
い周期の垂直同期信号φvであれば、一致カウンタ32
がカウントアップされるので、そのカウント値が「2」
となった時にその出力端子01 から“1”信号が出力さ
れ、インバータ59を介してフリップフロップ57へ送
られ、ステップB24に示すように同期有りラッチ、つ
まり、フリップフロップ57がセットされる。その後、
ステップB25に示すように同期検出カウンタ34の内
容が「7」であるか否かを判断する。Next, as shown in step B23, it is determined whether or not the count value of the coincidence counter 32 is "2", that is, whether or not the vertical synchronization signal φv sent from the synchronization separation circuit 234 has a correct cycle. To judge. If the vertical synchronizing signal φv has a correct cycle, the coincidence counter 32
Is counted up, the count value is "2"
Then, a "1" signal is output from its output terminal 01 and sent to the flip-flop 57 through the inverter 59, and the latch with synchronization, that is, the flip-flop 57 is set as shown in step B24. afterwards,
As shown in step B25, it is determined whether or not the content of the synchronization detection counter 34 is "7".
【0067】また、上記ステップB23において、一致
カウンタ32の内容が「2」に達していない場合は、直
ちにステップB25に進んで同期検出カウンタ34の内
容が「7」になったか否かを判断する。同期検出カウン
タ34の内容が「7」に達していなければ、ステップB
21に戻って同様の処理を繰返す。そして、同期検出カ
ウンタ34の内容が「7」になると、ステップB26に
示すようにフリップフロップ57がセットされているか
否か、つまり、同期検出カウンタ34のカウント値が
「7」になるまでに一致カウンタ32のカウント値が
「2」になったか否かを判断する。If the content of the coincidence counter 32 has not reached "2" in step B23, the process immediately goes to step B25 to determine whether or not the content of the synchronization detection counter 34 has become "7". . If the content of the synchronization detection counter 34 has not reached "7", step B
Returning to step 21, the same processing is repeated. Then, when the content of the synchronization detection counter 34 becomes "7", it is determined whether or not the flip-flop 57 is set as shown in step B26, that is, the count value of the synchronization detection counter 34 becomes "7". It is determined whether or not the count value of the counter 32 has become "2".
【0068】上記同期検出カウンタ34は、そのカウン
ト値が「7」になると出力端子01 から“1”信号が出
力され、インバータ55で“0”が反転されてノア回路
56に入力される。この時フリップフロップ57がセッ
トされていれば、その出力信号“1”がアンド回路58
を介してノア回路56に入力されるので、ノア回路56
から出力されるリセット信号は、“0”状態に保持され
る。また、この時上記アンド回路58の同期有出力は、
ステップB27に示すようにミュート信号MUとして音
声回路へ送られる。音声回路は、ミュート信号MUが
“0”の場合に音声出力を禁止し、ミュート信号MUが
“1”になると、音声の出力動作を再開する。When the count value of the synchronization detection counter 34 becomes "7", a "1" signal is output from the output terminal 0 1 , and "0" is inverted by the inverter 55 and input to the NOR circuit 56. At this time, if the flip-flop 57 is set, its output signal "1" is output from the AND circuit 58.
Is input to the NOR circuit 56 via
The reset signal output from is held in the "0" state. At this time, the synchronous output of the AND circuit 58 is
As shown in step B27, the mute signal MU is sent to the audio circuit. The audio circuit prohibits audio output when the mute signal MU is "0", and resumes the audio output operation when the mute signal MU becomes "1".
【0069】その後、同期検出カウンタ34のカウント
値が「8」になると、出力端子02 から“1”信号が出
力されてノア回路38に入力され、同期検出カウンタ3
4のクロック入力が禁止される。以上は垂直同期信号φ
vが正常に受信されていると判定された場合で、このと
きディジタルチューニング制御回路273は同調電圧カ
ウンタ275のクロックを止めてそのカウント値を固定
し、チューニング動作を終了する。[0069] Thereafter, when the count value of the synchronous detection counter 34 becomes "8", the output from the terminal 0 2 "1" signal is outputted is inputted to the NOR circuit 38, the synchronization detection counter 3
4 clock input is prohibited. The above is the vertical synchronization signal φ
When it is determined that v is normally received, the digital tuning control circuit 273 stops the clock of the tuning voltage counter 275 at this time, fixes the count value, and ends the tuning operation.
【0070】また、正常な受信状態とならず、同期検出
カウンタ34のカウント値が「7」になるまでに一致カ
ウンタ32のカウント値が「2」に達しなかった場合
は、フリップフロップ57がセットされないので、アン
ド回路58の出力は“0”状態に保持される。この状態
で同期検出カウンタ34のカウント値が「7」になって
出力端子01 から“1”信号が出力されると、インバー
タ55で“0”に反転されてノア回路56に入力され
る。この時、上記したようにアンド回路58からノア回
路56に“0”信号が入力されているので、ノア回路5
6から出力されるリセット信号Rが“1”となり、ディ
ジタルチューニング制御回路273における4進カウン
タ67がリセットされる。このためディジタルチューニ
ング制御回路273は、ステップB5に戻ってチューニ
ング動作を再開する。If the reception state is not normal and the count value of the coincidence counter 32 does not reach "2" before the count value of the synchronization detection counter 34 reaches "7", the flip-flop 57 is set. Therefore, the output of the AND circuit 58 is held in the "0" state. In this state, when the count value of the synchronization detection counter 34 becomes "7" and the "1" signal is output from the output terminal 0 1 , the inverter 55 inverts it to "0" and inputs it to the NOR circuit 56. At this time, as described above, since the "0" signal is input from the AND circuit 58 to the NOR circuit 56, the NOR circuit 5
The reset signal R output from 6 becomes "1", and the quaternary counter 67 in the digital tuning control circuit 273 is reset. Therefore, the digital tuning control circuit 273 returns to step B5 and restarts the tuning operation.
【0071】以上はアップキー16aを操作した場合に
ついて説明したが、ダウンキー16bを操作した場合
は、ステップB2においてダウンキー16bの操作が検
出され、上記アップ処理の場合と同様にしてダウン処理
が行なわれる。The case where the up key 16a is operated has been described above. However, when the down key 16b is operated, the operation of the down key 16b is detected in step B2, and the down process is performed in the same manner as the case of the up process. Done.
【0072】その際、周波数検出回路26から出力され
るH、Lの関係及び同調電圧カウンタ275のアップ、
ダウンの関係はアップ処理とちょうど逆になる。At this time, the relationship between H and L output from the frequency detection circuit 26 and the tuning voltage counter 275 up,
The down relationship is just the opposite of the up processing.
【0073】次にマニュアルモード時のチューニング動
作について、図9に示すディジタルチューニング制御回
路273、および図14のフローチャートを参照して説
明する。Next, the tuning operation in the manual mode will be described with reference to the digital tuning control circuit 273 shown in FIG. 9 and the flowchart of FIG.
【0074】マニュアルモード時において所望のチャン
ネルを選択する場合は、チューニング用のアップキー1
6aまたはダウンキー16bを所望のチャンネルが受信
されるまで押し続ける。マニュアルモードが指定されて
いる場合、ディジタルチューニング制御回路273は、
図14のステップC1に示すようにチューニング用のキ
ーが操作されたか否かを常にチェックしており、キー入
力があるとステップC2に示すようにアップキー16a
であるか否かを判断する。アップキー16aであればス
テップC8に示すように、ディジタルチューニング制御
回路273から同調電圧カウンタ275にカウントアッ
プ信号を送ってその内容を「+8」し、その後、ステッ
プC4に進んでアップキー16aが押し続けられている
か否かを判断する。アップキー16aが押し続けられて
いなければステップC1に戻るが、押し続けられていれ
ばステップC5に進んで、0.5秒のカウントを行な
う。When selecting a desired channel in the manual mode, the up key 1 for tuning
Hold down 6a or the down key 16b until the desired channel is received. When the manual mode is specified, the digital tuning control circuit 273 is
As shown in step C1 of FIG. 14, it is constantly checked whether or not the tuning key is operated, and if there is a key input, the up key 16a is displayed as shown in step C2.
Or not. If it is the up key 16a, as shown in step C8, a count-up signal is sent from the digital tuning control circuit 273 to the tuning voltage counter 275 and the content is "+8", and then the process proceeds to step C4 and the up key 16a is pressed. Judge whether it is continued or not. If the up key 16a is not pressed continuously, the process returns to step C1, but if it is pressed continuously, the process proceeds to step C5 to count 0.5 seconds.
【0075】すなわち、図9に示すディジタルチューニ
ング制御回路273は、マニュアルモードの場合、マニ
ュアルモード信号MANUとして“1”信号がノア回路
83に入力され、デコーダ79からアンド回路69へ入
力が禁止されている。この状態でアップキー16aが操
作されると、キー制御回路272aから1ショットのア
ップキー信号UP(ハイレベル)が出力され、フリップ
フロップ61がセットされる。このフリップフロップ6
1のセット出力はEXオア回路62よりアップカウント
指令として同調電圧カウンタ275に送られる。That is, in the digital tuning control circuit 273 shown in FIG. 9, in the manual mode, the "1" signal is input to the NOR circuit 83 as the manual mode signal MANU, and the input from the decoder 79 to the AND circuit 69 is prohibited. There is. When the up key 16a is operated in this state, the one-shot up key signal UP (high level) is output from the key control circuit 272a, and the flip-flop 61 is set. This flip-flop 6
The set output of 1 is sent from the EX OR circuit 62 to the tuning voltage counter 275 as an up count command.
【0076】また、上記アップキー信号UPは、ノア回
路63、ナンド回路64を介してフリップフロップ65
に入力される。このフリップフロップ65は、垂直同期
信号φvに同期して入力信号を読込み、垂直同期信号φ
vの1周期(約16ms)の間保持してアンド回路69
のゲートを開くと共に4進カウンタ67をリセット状態
に保持する。この4進カウンタ67がリセットされると
デコーダ79の出力端子「3」からの出力が“0”とな
り、64進カウンタ84のリセット状態が解除される。
この時64進カウンタ84には、クロックドインバータ
91を介してクロックパルスφ3 が入力されている。Further, the up-key signal UP is supplied to the flip-flop 65 via the NOR circuit 63 and the NAND circuit 64.
Entered in. The flip-flop 65 reads the input signal in synchronization with the vertical synchronizing signal φv and outputs the vertical synchronizing signal φv.
Hold for 1 cycle of v (about 16 ms) and AND circuit 69
And the quaternary counter 67 is held in the reset state. When the quaternary counter 67 is reset, the output from the output terminal "3" of the decoder 79 becomes "0", and the reset state of the 64-ary counter 84 is released.
At this time, the clock pulse φ 3 is input to the 64-ary counter 84 via the clocked inverter 91.
【0077】従って、64進カウンタ84は、クロック
パルスφ3 により高速でカウントアップし、上記カウン
タ65の出力が“1”となっている間に、つまり、垂直
同期信号φvの1周期間に8発のパルス信号を出力す
る。この64進カウンタ84の出力は、アンド回路69
を介してタイミング信号φBとして同調電圧カウンタ2
75へ送られる。これにより同調電圧カウンタ275の
内容が「+8」され、そのカウント値が変調波作成回路
277へ送られる。この変調波作成回路277は、同調
電圧カウンタ275のカウント値をパルス幅に変調し、
図2に示すチューナ同調電圧制御回路29へ出力する。Therefore, the 64-base counter 84 counts up at high speed by the clock pulse φ3, and while the output of the counter 65 is "1", that is, 8 times in one cycle of the vertical synchronizing signal φv. The pulse signal of is output. The output of the 64-base counter 84 is the AND circuit 69.
As a timing signal φB through the tuning voltage counter 2
Sent to 75. As a result, the content of the tuning voltage counter 275 is incremented by "+8", and the count value is sent to the modulated wave creating circuit 277. The modulated wave generation circuit 277 modulates the count value of the tuning voltage counter 275 into a pulse width,
Output to the tuner tuning voltage control circuit 29 shown in FIG.
【0078】そして、上記したようにキー制御回路27
2aにおいて、キーが押し続けられているか否かを判断
する。キーが押し続けられていなければステップC1に
戻るが、キーが押し続けられていればステップC5に示
すようにキー制御回路272aにおいて0.5秒カウン
トし、その後、キー制御回路272aからマニュアルキ
ー有信号を出力する。Then, as described above, the key control circuit 27
In 2a, it is determined whether or not the key is continuously pressed. If the key is not pressed continuously, the process returns to step C1, but if the key is pressed continuously, the key control circuit 272a counts 0.5 seconds as shown in step C5, and then the key control circuit 272a detects the presence of the manual key. Output a signal.
【0079】このマニュアルキー有信号は、キーが押さ
れている間出力され、ナンド回路64を介してフリップ
フロップ65に読込まれる。このフリップフロップ65
の出力によりアンド回路69のゲートが開かれ、64進
カウンタ84の出力がクロックパルスφBとして同調電
圧カウンタ275へ送られる。これによりステップC6
に示すように同調電圧カウンタ275がカウントアップ
される。次いで、ステップC7に示すようにキー操作が
引き続き行なわれているか否かを判断し、キー操作が行
なわれていればステップC6に戻って64進カウンタ8
4の出力により、同調電圧カウンタ275のカウントア
ップ動作を継続する。This manual key present signal is output while the key is being pressed, and is read into the flip-flop 65 via the NAND circuit 64. This flip-flop 65
The output of the AND circuit 69 opens the gate of the AND circuit 69, and the output of the 64-bit counter 84 is sent to the tuning voltage counter 275 as a clock pulse φB. As a result, step C6
The tuning voltage counter 275 is counted up as shown in FIG. Next, as shown in step C7, it is determined whether or not the key operation is continued, and if the key operation is performed, the process returns to step C6 and the 64-base counter 8
By the output of 4, the count-up operation of the tuning voltage counter 275 is continued.
【0080】しかして、上記アンド回路88には図8の
ラッチ回路41から同期信号の有無を示す信号Mが入力
されている。この信号Mは、同期有りの場合にハイレベ
ル、同期無しの場合にロウレベルとなるもので、上記同
調電圧カウンタ275のカウントアップ動作に伴って同
期信号有信号Mが送られてくると、アンド回路88のし
つが“1”となってクロックドインバータ90のゲート
が開き、周波数の低いクロックパルスφ4 が64進カウ
ンタ84に入力される。これにより、64進カウンタ8
4のカウントアップ動作が遅くなり、チューナ同調電圧
の掃引スピードが低速に切替わる。すなわち、チャンネ
ルがあっている時は同期信号が検出されるので、信号M
がハイレベルとなってチューナ同調電圧の掃引速度が遅
くなり、そのチャンネルから離脱すると同期信号が検出
されなくなるので、信号Mがロウレベルとなってチュー
ナ同調電圧の掃引速度が早くなる。Therefore, the AND circuit 88 is supplied with the signal M indicating the presence / absence of the synchronizing signal from the latch circuit 41 of FIG. This signal M has a high level when there is synchronization, and has a low level when there is no synchronization. When the synchronization signal present signal M is sent as the tuning voltage counter 275 counts up, the AND circuit When 88 is set to "1", the gate of the clocked inverter 90 is opened, and the low-frequency clock pulse .phi.4 is input to the 64-bit counter 84. This makes the 64-bit counter 8
The count-up operation of 4 becomes slow and the sweep speed of the tuner tuning voltage is switched to a low speed. That is, since the sync signal is detected when the channels match, the signal M
Becomes a high level and the sweeping speed of the tuner tuning voltage becomes slower, and when the channel is separated from the channel, the synchronizing signal cannot be detected, so that the signal M becomes a low level and the sweeping speed of the tuner tuning voltage becomes faster.
【0081】そして、上記チューナ同調電圧の掃引によ
り所望のチャンネルが選択された時にアップキー16a
から手を離すと、ステップC8に示すように同調電圧カ
ウンタ275のカウント動作を停止する。すなわち、ア
ップキー16aから手を離すと、そのキー信号は“0”
となってフリップフロップ65に“0”が読込まれる。
これによりフリップフロップ65のしつが“0”となっ
てアンド回路69のゲートが閉じ、同調電圧カウンタ2
75へのクロックパルスφBの出力が禁止される。この
結果、同調電圧カウンタ275のカウントアップ動作が
停止し、チューニング動作を終了する。When the desired channel is selected by the sweep of the tuner tuning voltage, the up key 16a
When the hand is released from, the counting operation of the tuning voltage counter 275 is stopped as shown in step C8. That is, when the up key 16a is released, the key signal is "0".
Then, "0" is read into the flip-flop 65.
As a result, the delay of the flip-flop 65 becomes "0" and the gate of the AND circuit 69 is closed, and the tuning voltage counter 2
The output of the clock pulse φB to 75 is prohibited. As a result, the count-up operation of the tuning voltage counter 275 is stopped, and the tuning operation is finished.
【0082】また、ダウンキー16bを操作した場合
は、ステップC2においてダウンキー16bの操作が検
出され、ステップC9に進む。このステップC9では、
EXオア回路62からダウンカウント指令を出力して同
調電圧カウンタ275を「−8」する。When the down key 16b is operated, the operation of the down key 16b is detected in step C2, and the process proceeds to step C9. In this step C9,
A down count command is output from the EX OR circuit 62 to set the tuning voltage counter 275 to "-8".
【0083】次いでステップC10に示すようにダウン
キー16bが押し続けられているか否かを判断し、キー
が押し続けられていなければステップC1に戻る。ダウ
ンキー16bが押し続けられていればステップC11に
示すようにキー制御回路272aにおいて0.5秒をカ
ウントし、その後、ステップC12に示すように同調電
圧カウンタ275をカウントダウンする。次いでステッ
プC13に示すようにキー操作が終了したか否かを判断
し、キーが未だ押されていなければステップC12に戻
って同調電圧カウンタ275のカウントダウン動作を継
続する。Then, as shown in step C10, it is determined whether or not the down key 16b is continuously pressed. If the down key 16b is not continuously pressed, the process returns to step C1. If the down key 16b is continuously pressed, the key control circuit 272a counts 0.5 seconds as shown in step C11, and then the tuning voltage counter 275 is counted down as shown in step C12. Next, as shown in step C13, it is determined whether or not the key operation has been completed, and if the key has not been pressed, the process returns to step C12 to continue the countdown operation of the tuning voltage counter 275.
【0084】そして、ステップC13でキー操作の終了
が検出されるとステップC8に示すように同調電圧カウ
ンタ275のカウント動作を停止してチューニング動作
を終了する。When the end of the key operation is detected in step C13, the tuning operation of the tuning voltage counter 275 is stopped and the tuning operation is ended, as shown in step C8.
【0085】なお、上記同調電圧カウンタ275におけ
る各カウンタの設定値は上記実施例に限定されるもので
はなく、他の値に設定しても良いことは勿論である。The set values of the counters in the tuning voltage counter 275 are not limited to those in the above embodiment, and may be set to other values.
【0086】また、本発明テレビジョンに限らずラジオ
等に適用することもできる。Further, the present invention can be applied not only to the television but also to a radio or the like.
【0087】[0087]
【発明の効果】以上説明したように、本発明によれば、
同期信号と内部同期信号の一致回数を所定回数以上カウ
ントし電波状態の良いと判断された時は、同期信号と内
部同期信号がほとんど一致しているので内部同期信号の
みを基に表示駆動制御を行ない、同期信号と内部同期信
号の不一致回数を所定回数以上カウントして電波状態が
悪いと判断された時は、同期信号と内部同期信号が相当
ずれているので、同期信号と内部同期信号のオア加算信
号を基に表示駆動制御を行なうことによって内部同期信
号と同期信号との位相がずれるのを防止して、安定した
画像を得ることができる。As described above, according to the present invention,
When the number of times the sync signal matches the internal sync signal is counted a predetermined number of times or more, and it is determined that the radio wave condition is good, the sync signal and the internal sync signal almost match, so display drive control is performed based on the internal sync signal only When the number of mismatches between the sync signal and the internal sync signal is counted more than a predetermined number of times and it is determined that the radio wave condition is bad, the sync signal and the internal sync signal are significantly out of alignment, so addition signal to prevent the shift the phase of the internal synchronization signal and the synchronization signal by performing a display drive control based on, it is possible to obtain a stable image.
【図1】本発明の一実施例を示す外観構成図。FIG. 1 is an external configuration diagram showing an embodiment of the present invention.
【図2】本発明の一実施例を示す電子回路の全体の構成
を示すブロック図。FIG. 2 is a block diagram showing an overall configuration of an electronic circuit showing an embodiment of the present invention.
【図3】本発明の一実施例を示す電子同調チューナの詳
細を示すブロック図。FIG. 3 is a block diagram showing details of an electronic tuning tuner according to an embodiment of the present invention.
【図4】本発明の一実施例を示すテレビリニア回路の詳
細を示すブロック図。FIG. 4 is a block diagram showing details of a television linear circuit showing an embodiment of the present invention.
【図5】本発明の一実施例を示す周波数検出回路の詳細
を示すブロック図。FIG. 5 is a block diagram showing details of a frequency detection circuit according to an embodiment of the present invention.
【図6】図5の周波数検出回路の動作を説明するための
タイミングチャート。6 is a timing chart for explaining the operation of the frequency detection circuit of FIG.
【図7】制御回路の詳細を示すブロック図。FIG. 7 is a block diagram showing details of a control circuit.
【図8】図7に於ける周波数検出回路部分の詳細を示す
ブロック図。8 is a block diagram showing details of a frequency detection circuit part in FIG. 7. FIG.
【図9】図7におけるディジタルチューニング制御回路
部分の詳細を示すブロック図。9 is a block diagram showing details of a digital tuning control circuit portion in FIG.
【図10】同期検出動作を示すフローチャート。FIG. 10 is a flowchart showing a synchronization detection operation.
【図11】同期検出回路を説明するためのタイミングチ
ャート。FIG. 11 is a timing chart for explaining a synchronization detection circuit.
【図12】オートモードにおけるオートチューニング動
作を示すフローチャート。FIG. 12 is a flowchart showing an auto tuning operation in the auto mode.
【図13】オートモードにおけるオートチューニング動
作を示すフローチャート。FIG. 13 is a flowchart showing an auto tuning operation in the auto mode.
【図14】マニュアルモードおけるオートチューニング
動作を示すフローチャート。FIG. 14 is a flowchart showing an auto tuning operation in a manual mode.
11…ケース、12…映像表示部、13…チャンネル表
示部、14…音量表示部、15…表示パネル、16a…
チューニング用のアップキー、16b…ダウンキー、1
7a…音量調整用のアップキー、17b…ダウンキー、
18…オート/マニュアル切換スイッチ、19…VHF
/UHF切換スイッチ、20…電源スイッチ、21…ア
ンテナ、22…電子同調チューナ、23…テレビリニア
回路、24…A/D変換器、25…液晶駆動回路、26
…周波数検出回路、27…制御回路、28…キー入力
部、29…チューナ同調電圧制御回路、221…アンテ
ナ結合回路、222…高周波結合回路、223…混合回
路、224…局部発振回路、231…中間周波増幅回
路、232…検波回路、233…映像増幅回路、234
…同期分離回路、261…周波数弁別器、262,26
3…コンパレータ、264,265…基準電源、271
…基準クロック発生回路、272…キー制御回路、27
3…ディジタルチューニング制御回路、274…同期検
出回路、275…同調電圧カウンタ、276…メモリ、
277…変調波作成回路、278…音量表示回路/チャ
ンネル表示回路、279…表示制御用回路、2710…
4ビットカウンタ、2711…D/A変換器、31…不
一致カウンタ、32…一致カウンタ、33…525進カ
ウンタ、34…同期検出カウンタ、36,41…ラッチ
回路、67…4進カウンタ、79…デコーダ、84…6
4進カウンタ。11 ... Case, 12 ... Image display part, 13 ... Channel display part, 14 ... Volume display part, 15 ... Display panel, 16a ...
Tuning up key, 16b ... Down key, 1
7a ... Up key for volume adjustment, 17b ... Down key,
18 ... Auto / manual switch, 19 ... VHF
/ UHF changeover switch, 20 ... power switch, 21 ... antenna, 22 ... electronic tuning tuner, 23 ... television linear circuit, 24 ... A / D converter, 25 ... liquid crystal drive circuit, 26
... Frequency detection circuit, 27 ... Control circuit, 28 ... Key input section, 29 ... Tuner tuning voltage control circuit, 221 ... Antenna coupling circuit, 222 ... High frequency coupling circuit, 223 ... Mixing circuit, 224 ... Local oscillation circuit, 231 ... Intermediate Frequency amplification circuit, 232 ... Detection circuit, 233 ... Video amplification circuit, 234
... Synchronous separation circuit, 261, ... Frequency discriminator, 262, 26
3 ... Comparator, 264, 265 ... Reference power supply, 271
... reference clock generation circuit, 272 ... key control circuit, 27
3 ... Digital tuning control circuit, 274 ... Synchronization detection circuit, 275 ... Tuning voltage counter, 276 ... Memory,
277 ... Modulation wave creating circuit, 278 ... Volume display circuit / channel display circuit, 279 ... Display control circuit, 2710 ...
4-bit counter, 2711 ... D / A converter, 31 ... Mismatch counter, 32 ... Match counter, 33 ... 525-ary counter, 34 ... Sync detection counter, 36, 41 ... Latch circuit, 67 ... Quadrature counter, 79 ... Decoder , 84 ... 6
Quaternary counter.
Claims (1)
分離手段と、基準クロック信号を基に上記同期信号と同
一周波数の内部同期信号を発生する内部同期信号発生手
段と、上記同期信号と上記内部同期信号の一致回数をカ
ウントする一致検出手段と、上記同期信号と上記内部同
期信号の不一致回数をカウントする不一致検出手段と、
上記一致検出手段が所定回数一致をカウントした時にセ
ットされ、上記不一致検出手段が不一致を所定回数カウ
ントした時にリセットされるセットリセット手段と、上
記セットリセット手段がセットされている時は上記内部
同期信号に従って表示制御動作を行ない、上記セットリ
セット手段がリセットされている時は上記同期信号と内
部同期信号のオア加算信号に従って表示制御動作を行な
う表示制御手段と、上記同期信号と上記内部同期信号と
の位相のずれを修正する手段と、を具備したことを特徴
とする同期制御回路。1. A sync separating means for separating a sync signal from a television signal, an internal sync signal generating means for generating an internal sync signal having the same frequency as the sync signal based on a reference clock signal, the sync signal and the internal signal. Coincidence detection means for counting the number of coincidences of the synchronization signal, and disagreement detection means for counting the number of disagreements of the synchronization signal and the internal synchronization signal,
Set reset means that is set when the match detection means counts a predetermined number of matches and is reset when the mismatch detection means counts a predetermined number of mismatches, and the internal synchronization signal when the set reset means is set. performs display control operation in accordance with a display control unit when the set-reset means is reset to perform the display control operation in accordance with an OR sum signal of the synchronizing signal and the internal synchronization signal, the synchronization signal and the internal synchronization signal and
Synchronization control circuit, wherein the means for correcting the phase shift, by comprising a.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13021891A JPH0691622B2 (en) | 1991-05-07 | 1991-05-07 | Synchronous control circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13021891A JPH0691622B2 (en) | 1991-05-07 | 1991-05-07 | Synchronous control circuit |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59091219A Division JPH0652856B2 (en) | 1984-05-08 | 1984-05-08 | Tuning device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0537806A JPH0537806A (en) | 1993-02-12 |
JPH0691622B2 true JPH0691622B2 (en) | 1994-11-14 |
Family
ID=15028915
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13021891A Expired - Lifetime JPH0691622B2 (en) | 1991-05-07 | 1991-05-07 | Synchronous control circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0691622B2 (en) |
-
1991
- 1991-05-07 JP JP13021891A patent/JPH0691622B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0537806A (en) | 1993-02-12 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |