JPH069034B2 - アドレス組変え装置を備えたアドレス転換装置 - Google Patents

Description

【発明の詳細な説明】 本発明はアドレス転換装置に関するものであり、特に後
述することから明らかなような変換アドレス分布限界を
有するアドレス変換装置と、該分布限界を回避する組変
えられたアドレスを発生するよう接続されたアドレス組
変え装置とを備えたアドレス転換装置に関する。

近年のデータ処理企業における、より大容量の記憶装置
を求める要請にこたえ、生産コストを低減するために、
データ記憶装置はますます大容量化している。しかしな
がら、データ記憶容量の増大に伴い、欠陥のない素子を
生産することがますます困難となっている。半導体記憶
チップのようなバッチ製造による素子内に、１つでも欠
陥が存在すると、その素子全体を放棄しなければならな
いこともある。ある種の磁心記憶装置のような他のデー
タ記憶素子は修理可能であるが、その修理自体比較的高
価になってしまう。

比較的少数の欠陥のために高価な素子全体を放棄すると
いう不具合を避けるために、アドレス転換装置が開発さ
れ、これは欠陥データ記憶位置に対応した入力アドレス
位置を別の正常なアドレス位置に変換するものである。
データ記憶素子の製造に際して、該素子は欠陥記憶位置
が検査される。アドレス転換装置は次いで、欠陥アドレ
ス位置を認識し、認識された欠陥アドレス位置を別の正
常なアドレス位置に変換するようプログラムされてい
る。装置の構成によっては、起こり得る時間遅れを除け
ば、データ記憶装置を使用する外部装置は、アドレス変
換の行われたことを感知しない。

例えば、ある従来技術のアドレス転換装置（米国特許第
４、４９７、０２０号）は、入力アドレス信号を２以上
の順序づけされた組に分割する。１つの組は、例えば、
多数のページより１つのページを選択するものであり、
他方の１組は該選択されたページ上において特定のアド
レスを識別するものである。どのページにおいても、欠
陥位置の数が所定数を越えると、装置は正常に作用しな
くなる。通常は、アドレス転換装置のコストと、ページ
あたりの欠陥アドレス数の許容限度と、分布形態との間
で経済的考察が為されねばならない。

上記従来技術において、５１２Ｋワード磁心記憶装置用
のアドレス転換装置は、もし欠陥アドレス位置が適切に
分布されていれば合計４Ｋ（４，０００）個までの欠陥
アドレス位置に対処することができる。しかしながら、
ＡページにせよＢページにせよ、１ページあたり６４を
越える数の欠陥アドレス位置が存在すると装置は正常で
なくなる場合が多く、特に総ページにわたっての合計欠
陥アドレス位置数が４Ｋに近づくと、正常でなくなる確
率が大きくなる。計算によると、最大許容限度数である
４Ｋ個の欠陥アドレス位置が無作為に分布している場
合、いずれかの単一アドレスページにおいて６４を越え
る数の欠陥位置が生じる確率は１０万分の１となる。

しかしながら、実際には、どんな記憶装置でも欠陥アド
レス位置が集中的に発生するものである。例えば、磁心
記憶装置内の欠陥のある制御線や雑音を発生する欠陥感
知巻線は、物理的に関連する多数のデータ記憶位置に異
常動作を生じさせる。生産の経済性向上のために、しば
しば、アドレスデコーダがアドレスページをある感知巻
線や制御線に関連させることが必要となるので、感知巻
線や制御線の欠陥は非常に多くの記憶欠陥を同一ページ
に生じさせることとなる。これにより、たとえデータ記
憶欠陥アドレス位置の総数がアドレス変換装置の最大許
容限度値よりも小さくとも、アドレス変換装置の変換能
力を越える原因となり得るのである。本発明は、複数の
実際のデータ記憶アドレスに関して入力アドレスを次の
ように組変える。すなわち、１つのペジに部分的に集中
したデータ記憶欠陥が多数のアドレスページに分散する
ようにし、以ってアドレス変換装置が多数の欠陥の局所
的発生により変換能力を越える状態になることが防止さ
れる。

本発明によるデータ記憶アドレス転換装置は、欠陥のあ
る複数の記憶アドレス位置を分散させる。該装置は、入
力されるアドレスのセットを２あるいはそれ以上の部分
に分割するアドレス変換装置を含む。各分割された部分
の構成要素の組み合わせは、それぞれ、複数のデータ記
憶アドレス位置を有する１つのページに対応する。生産
コスト上の理由により、アドレス変換装置の構成は、複
数のデータ記憶アドレスを有しているページのいずれに
おいても、ある所定の最大許容数を越えて欠陥アドレス
数が存在したら故障状態となってしまうようになってい
る。上記アドレス転換装置は更にアドレス組変え装置を
含み、該アドレス組変え装置は入力アドレスに応じて、
入力アドレスの第１アドレスセットより第２アドレスセ
ットのアドレスを発生し、この第２アドレスセットのア
ドレスはそれによりアドレス指定される欠陥記憶位置が
ページ毎の最大許容欠陥数を越えることがないように分
布させる。

上記アドレス組変え装置は、入力アドレスの第１のアド
レスセットを構成するマルチディジット入力アドレスを
受信し、かつそれに呼応して第２アドレスセットからな
る組変えられたアドレスを出力し、上記第１及び第２ア
ドレスセットの構成要素は、相互に所定の関数に従った
一対一の対応関係にあり、該第２アドレスセットの構成
要素は、複数のアドレスページより成る第１ページセッ
トと第２セットを夫々規定する異なる２つの第１及び第
２部分に分割され、以って関連したデータ記憶装置内に
おいて、上記第１ページセットの単一のページ内のアド
レスに対応する第１セットのアドレスにより規定される
欠陥データアドレス位置の数は、上記アドレス変換器に
より対処できる所定の最大許容欠陥数よりも大きくはな
らない。

上記アドレス変換器は、上記アドレス組変え装置から、
上記第１セット側のアドレスと組変えられた第２セット
側のアドレスとを受信し、これに呼応して記憶装置アド
レスを出力するよう接続されているが、該出力記憶装置
アドレスは、故障信号がなければ受信した第１セット側
アドレスであり、故障信号が感知されると上記第１セッ
ト側アドレスではなく変換されたアドレスである。上記
アドレス変換器は、組変え後の第２セット側アドレスに
応答して動作する故障検出装置を含み、該故障検出装置
は、上記データ記憶装置内の欠陥記憶位置を規定する第
１セット側アドレスの中の対応するアドレスを有した上
記第２セット側アドレスの所定の部分集合内に含まれる
いずれか１つのアドレスに対して、組変え後の第２セッ
トアドレスが合致する時、故障信号を発信する。

特定の実施例では、上記アドレス組変え装置は、受信し
た入力アドレスを表わす順列となるように、複数の信号
コンダクターの順列を組変えることにより、上記組変え
後の第２アドレスセットを出力するスイッチ装置を備え
ることができる。別の実施例では、受信した入力アドレ
スを表わす複数の信号コンダクターは、第１と第２の群
に分けられ、第１群は第２アドレスセットの一部を表
し、無変換状態で通過させられる。加算器は、信号コン
ダクターの第１及び第２の群により表されるアドレス部
分の和を発生することにより、第２アドレスセットの組
変えられた第２アドレス部分表す信号を出力する。なお
また別の実施例では、第２アドレスセットの第１の部分
を表す第１群の複数の信号コンダクターは第２の加算器
に結合され、これにより、入力アドレス信号を表す第１
群の複数の信号コンダクターにより表される複数の数値
と、第２アドレスセットを表す信号コンダクターの第２
群により表される複数の数値との和として発信される。
これは第２群と、第１群の２倍との和に等しい。すなわ
ち、（ＢＳ＝ＢＩ＋ＡＩ）（ＡＳ＝ＢＩ＋２ＡＩ）の関
係となる。

次に本発明をよりよく理解するために、図面を参照して
説明する。

第１図に示されるように、本発明に係わるアドレス転換
装置１０は、図示されない記憶アドレスレジスタ等の適
切な入力アドレス源Ａ０−１８とデータ記憶装置１２と
の間に接続されている。アドレス転換装置１０はアドレ
ス組変え器１４とアドレス変換器１６とを含む。

アドレス組変え器１４は、１９種の入力アドレス信号に
より表わされるマルチディジット入力アドレス信号を受
信し、該入力アドレス信号の夫々は２進入力アドレスデ
ィジットＡ０−１８を個々に表わす。入力アドレスは第
１アドレスセットのアドレスＡＩ０−９、ＢＩ０−８と
してアドレス組変え器１４に送られる。アドレス組変え
器１４は又、入力アドレスを組変えることにより、夫々
ＡＳ０−９とＢＡ０−８と称される第１及び第２のマル
チディジット部を有した組変えられたアドレス信号によ
り表わされる第２アドレスセットのマルチディジット組
変えアドレスを生成すべく入力アドレスを組変える。第
１及び第２アドレスセットのアドレスの構成要素すなわ
ちディジットを表わす信号はアドレス変換器１６に与え
られる。

データ記憶装置１２の５１２Ｋ主記憶部分は、その中の
単一のワード位置を選択するために１９ビット２進アド
レスＳＡ０−１８を必要とする。２０番目のビットＳＡ
１９は、ロジック０の時には５１２Ｋ主記憶部を選択
し、ロジック１の時には４Ｋ補助記憶部を選択する。ア
ドレス転換装置１０は、データ記憶装置１２を用いるデ
ータ処理システムに対しては単にアドレス信号を通過さ
せるものであるため、入力アドレス信号Ａ０−１８は５
１２Ｋ（５２４，２８８）個のワードの各々を選択する
のに用いられるアドレス指定ビットを１９個しか含んで
いない。あるアドレスが変換されようとする時に主記憶
部分又は補助記憶部分のいずれかを選択する２０番目の
ビットはアドレス変換器１６により生成される。

上記１９ビット入力アドレス信号Ａ０−１８は１９個の
並列コンダクター上に存在し、入力アドレスがデータ記
憶装置１２内の個々のアドレス位置を識別する１９ビッ
ト２進数として認識されるよう、各コンダクターは順位
をつけられ、かつ２進符号化表示される。ビットは順位
数が上位のものほどより有意であると認識される。入力
アドレスコンダクターで表わされる対応した信号が順位
づけされかつ２進符号化表示されていれば、順位の変換
及びそれに対応する再２進符号化表示は、結果として入
力アドレスの並べ変えを行うこととなる。アドレス組変
え器１４は実際には、入力アドレスの第１アドレスセッ
トに応じて第２アドレスセットを生成すべくアドレスビ
ットの相対順序を切り変えるという切り変え機能を行
う。アドレス組変え器１４は、入力アドレスを表わす信
号を４群に分割する。第１群はＡＩ０−４と称され、ア
ドレスビットＡ０−４を含む。第２群はＡ１５−９と称
され、アドレスビットのＡ５−９を含む。第３群はＢＩ
０−４と称され、入力アドレスビットＡ１０−１４を含
む。第４群はＢＩ５−８と称され、アドレスビットＡ１
５−１８を含む。アドレス組変え器１４は、第２群ＡＩ
５−９と第３群ＢＩＯ−４の相対順位を入れ変えること
により入力アドレスの組変えを行う。すなわち、第２セ
ットのアドレスは順位づけされたアドレス信号から成る
４つの群に分割され、第１群はＡＳ０−４と称され入力
アドレスＡ０−４に対応し、第２群はＡＳ５−９と称さ
れ入力アドレスＡ１０−１４に対応し、第３群はＢＳ０
−４と称され入力アドレスＡ５−９に対応し、第４群は
ＢＳ５−８と称され入力アドレスＡ１５−１８に対応し
ている。

第２アドレスセットのアドレスを表わす第１及び第２群
のディジットＡＳ０−４及びＡＳ５−９は組み合わされ
て、序列重みづけされた、すなわち２進符号化表示され
た部分的アドレスのＡページを指示するセットを形成
し、第２アドレスセットのアドレスを表わす第３及び第
４群のディジットＢＳ０−４及びＢＳ５−８は組み合わ
されて、序列重みづけされた部分的アドレスのＢページ
を指示するセットを作る。

ＡＳ０−９と称するＡページ側のアドレス信号は組み合
わされてＡキープログラマブルＲＯＭ（ＰＲＯＭ）２０
に与えられ、これはＡＫ０−３と称される４つのＡキー
ビットを出力する。Ａページ側のアドレス信号は、ま
た、Ａ変換ＰＲＯＭ２２に与えられる、これはＡＴ０−
５と称される６ビット変換アドレスを出力する。同様
に、第２セットのアドレスを規定する第３及び第４群の
ディジットはＢＳ０−４及びＢＳ５−８と称され、かつ
２進重みづけの序列で組み合わされて、第２の、すなわ
ちＢページの９ビットより成るＢページ側アドレスを生
成し、該Ｂページ側のアドレスはＢ変換ＰＲＯＭ２４及
びＢキーＰＲＯＭ２６に伝達される。Ｂ変換ＰＲＯＭ２
４は、６ビット変換アドレス出力を生成し、ＢキーＰＲ
ＯＭ２６は３ビットＢキービット出力を生成する。Ａ変
換ビットＡＴ０−５及びＢ組変えビットＢＴ０−５とは
２進重みづけの序列で組み合わさて、１２ビット変換ア
ドレスを形成し、該アドレスは４Ｋ×８故障ＰＲＯＭ２
８に伝達され、又アドレスマルチプレクサ３０にも伝達
される。

故障ＰＲＯＭ２８はアドレス指定されたワード位置に所
定の２進コードを記憶している。各ワード位置毎に７個
のビットが７キービットＡＫ０−３及びＢＫ０−２と等
しくなるように選択され、かつ８番目のビットは１に設
定されてアドレス指定された位置が活性状態にあること
を指示する。すなわち該位置は、データ記憶装置１２の
主記憶部内におけるある欠陥位置が入力アドレスＡ０−
１８により規定される時にアドレス指定されるべきデー
タ記憶装置１２の４Ｋ補助記憶部の内部のアドレスに関
連する。比較回路３２は欠陥ＰＲＯＭ２８により生成さ
れた７ビットＦＫ０−６を７キービットＡＫ０−３、Ｂ
Ｋ０−２と比較して、欠陥プログラマブルＲＯＭ２８に
より生成された８番目のビットＦＫ７をロジック１と比
較する。もし比較の結果が完全な一致であれば、ロジッ
ク１故障信号（ＦＡＵＬＴ）が比較回路３２より出力さ
れる。この故障信号はデータ記憶装置１２にとっての２
０番目のアドレスビットとなり、ＳＡ１９と称せられ
る。上記故障信号はまたマルチプレクサ３０及び第２マ
ルチプレクサ３４の選択Ｂ入力（ＳＥＬＢ）に入力され
る。マルチプレクサ３０は、１２ビット２対１マルチプ
レクサであって、Ａ入力に結合されるＡ０−１１と称さ
れる第１セットからの入力アドレス信号、及びＢ入力に
結合されるＡＴ０−５及びＢＴ０−５と称される１２個
の変換アドレスビットを有している。マルチプレクサ３
０の１２のビット出力は、ＳＡ０−１１と称される１２
の最下位データ記憶アドレス信号を発生する。これらの
最下位アドレスビットは、上記故障信号が真の場合、デ
ータ記憶装置１２の補助記憶部分の４Ｋアドレス位置の
うち１つを指定し、あるいは上記故障信号が偽の場合
に、データ記憶アドレスビットＳＡ１２−１８により指
定される１組の４Ｋアドレス位置から、このデータ記憶
システム１２の主記憶部内の４Ｋアドレス位置の１つを
指定する。該データ記憶アドレスビットＳＡ１２−１８
はマルチプレクサ３４により生成され、該マルチプレク
サ３４のＢ入力にはロジック０が結合され、Ａ入力には
入力アドレスビットＡ１２−１８が結合されている。従
って、故障信号が生じた場合には、アドレスビットＳＡ
１２−１８は０にされ、一方故障信号が無い場合には、
入力アドレスビットＡ１２−１８はアドレスビットＳＡ
１２−１８としてデータ記憶装置１２に伝達される。

アドレス転換装置１０の動作の一例として、データ記憶
装置１２は、該データ記憶装置の主記憶部として、各々
が各ワード線と交差している１２８ワード×１８ビット
／ワードすなわち２３０４のビット線より成る４Ｋワー
ド線を有した磁心記憶装置であるものと仮定する。すな
わち各ワード線は各ワードが１８ビットである１２８の
ワードを部分的に選択する。従って、もしワード線の１
つに欠陥がある場合、この欠陥ワード線により部分的に
選択される１２８のワードは、すべて欠陥記憶位置を表
わすこととなる。これは、アドレス変換器１６の最大許
容量４Ｋよりはるかに少ない。しかし、複数のワード線
は記憶アドレス内の所定のビット群、例えばＳＡ０−１
１のビット群により選択されるものとさらに仮定し、又
さらに、一例として欠陥ワード線がワード線９２８であ
るものと仮定する。

アドレス変換器１６はページングモードで動作し、入力
アドレス信号を、アドレスのＡページを示すよう設定で
きるＡ群のディジット信号とＢページを示すよう設定で
きるＢ群のディジット信号とに分割する。Ａページ側の
アドレスとＢページ側のアドレスとは共同して、１つの
アドレス位置を識別するので、ＡとＢのアドレス部分
は、第２図に示されるように、アドレスマップ上の縦及
び横の直交線として概念化することができる。該アドレ
スマップにおいて、Ａページ側の複数のアドレス部分は
水平軸に沿って増大する数に各々対応し、各垂直線によ
り表わされ、Ｂページ側の複数のアドレス部分は垂直線
に沿って増大する数に各々対応し、各水平線によって表
わされる。４Ｋ本のデータ記憶ワード線の１つを選択す
るのに１２のビットが必要であり、かつ交換器１６によ
り分割されたアドレスのＡ側アドレス部分を規定するの
に１０ビットだけしか用いられないので、データ記憶装
置１２の４つのワード線は、第２図に示されるように、
垂直に延びるＡＩマッピング線の各々にマップする。こ
れら４つのワード線は２つの最下位Ｂページアドレスビ
ットＢＩ０、１により識別される。例えば、第２図で垂
直線４０で示される分割されたマッピングアドレスＡＩ
９２８は実際には４つの物理的ワード線すなわち０＋９
２８＝９２８、１Ｋ＋９２８＝１９５２、２Ｋ＋９２８
＝２９７６、及び３Ｋ＋９２８＝４０００に対応する。
本例では単一のワード線９２８のみが実際に欠陥がある
ものとしている。第２図のページマップにおいて、物理
的ワード線９２８上の１２８のワードは、ＡＩマッピン
グ線９２８上の３ビットおきのビットにマップされ、こ
の場合、複数個の点４２で図示されているようにＢグル
ープビットＢＩ１、０＝０、０とする。ビットＢＩ２−
８は物理的ワード線９２８上の１２８のワードのうち１
つを選択する。

しかしながら、アドレス変換器１６により課せられる条
件の１つは、（Ｂ変換ＰＲＯＭからのビットの数は６で
あるという理由で）、どのＡグループマッピング線上に
も、又どのＢグループマッピング線上にもそれぞれ６４
より多くのアドレスワード位置で欠陥が生じてはならな
いということである。本例ではマッピング線ＡＩ９２８
上には１２８の位置で欠陥が生ずるのでこの条件は満た
されない。

しかしながら、データ記憶装置１２のアドレスを搬送す
るコンダクターの相対的順序がアドレス組変え器１４に
より変えられるので、１２８の欠陥ワード位置すべてア
ドレス変換器１６により受信されたのと同じＡグループ
ページにマップすることはなくなる。欠陥ワード位置は
依然としてデータ記憶装置１２の同じワード線９２８上
で表わされてはいるが、第３図に示されるように組変え
られたアドレスＡとＢのページマップにおいては別の位
置にマップすることとなり、欠陥アドレス位置のすべて
が同一のＡページ側アドレス線上にマップするのではな
くなることが理解されよう。アドレス変換器１６により
用いられるようなＡ、Ｂページアドレス部分は、入力ア
ドレスの便宜上の分割を表わしているだけであるので、
アドレスビット線はいずれの所望の順序でグループ化さ
れてもよく、データ記憶装置１２により実行される物理
的デコーディングに従う必要はない。本例においては、
データ記憶装置１２における物理的ワード線９２８は２
進数００１１１０１０００００に等しい入力アドレスビ
ットＡ１１−Ａ０により規定される。入力アドレスビッ
トＡ１８−１２（ＢＩ８−２）は、データ記憶装置の物
理的ワード線９２８上の１２８のワードの個々を規定す
べく、０と１２７との間を変化することができる。第１
図に示されるように、アドレス組変え器１４により、入
力アドレス線Ａ９−５（ＡＩ９−５）が入力アドレス線
Ａ１４−１０（ＢＩ４−０）と交換されると、重みづけ
の順位はＢ８−Ｂ５、Ａ９−Ａ５、Ｂ４−Ｂ０、Ａ４−
Ａ０となる。物理的ワード線９２８上の１番目の欠陥ワ
ード位置は、第３図の組変え後のＡ及びＢページマップ
において点５０で示されているように、位置（ＡＳ０、
ＢＳ２９）にマップされる。２番目の欠陥位置は、点５
１で示されるＡアドレスがＡＳ１２７、ＢアドレスがＢ
Ｓ２９の位置にマップされる。３番目の欠陥記憶位置
は、点５２で示されるＡページアドレスがＡＳ２５２、
ＢページアドレスがＢＳ２９の位置にマップされる。

物理的データ記憶装置１２のワード線９２８上の８番目
の欠陥ワード位置（Ｂ４、Ｂ３、Ｂ２−１、１、１）
は、第３図に示された組変え後のＡ、Ｂページマップに
おいてＡアドレスがＡＳ８９５、ＢアドレスがＢＳ２９
の点、すなわち点５８にマップされる。こうして８つの
欠陥ワード位置がＢページアドレスがＢＳ２９となるよ
うにＡ，ＢページアドレスがＢＳ２９となるようにＡ，
Ｂページマップ上にマップされると、次の９番目がマッ
プされるときにはＢページアドレスは３２だけ増加され
てＢＳ６１となり、Ａページ側アドレスは０にもどる。
すなわち９番目の欠陥ワード位置は点５９で示されたＡ
ページ側アドレスがＡＳ０、Ｂページ側アドレスＢＳ６
１である点にマップされる。１０番目の欠陥ワード位置
は、点６０で示されたＡページ側アドレスがＡＳ１２
７、Ｂページ側アドレスがＢＳ６１の点にマップされ
る。このパターンは引き継がれ、結果として１６の欠陥
ワード位置が、Ａページ側アドレス線であるＡＳ０、Ａ
Ｓ１２７、ＡＳ２５５，ＡＳ３８３、ＡＳ５１１、ＡＳ
６３９、ＡＳ７６７、及びＡＳ８９５の各々の上にマッ
プされる。同時に、Ｂページ側アドレス線であるＢＳ２
９、ＢＳ６１、ＢＳ９３、ＢＳ１２５、ＢＳ１５７，Ｂ
Ｓ１８９、ＢＳ２２１、ＢＳ２５３、ＢＳ２８５、ＢＳ
３１７、ＢＳ３４９、ＢＳ３８１、ＢＳ４１３、ＢＳ４
４５、ＢＳ４７７、及びＢＳ５０９の各々の上には８個
ずつの欠陥ワード位置がマップされる。このアドレス組
変えの結果、元はデータ記憶装置１２内の欠陥ワード線
９２４に並んでいた１２８の欠陥ワード位置は、アドレ
ス変換器１６内のＡページ側のどのアドレス線上にも１
６を越える数の欠陥ワード位置が配されないように、か
つアドレス変換器１６内のＢページ側のどのアドレス線
上にも８を越える数の欠陥ワード位置が配されないよう
に分配される。本例におけるアドレス線毎の最大許容欠
陥位置数は６４であるから、上記の数１６、８は十分小
さな数であるといえよう。

アドレス変換器１６は、複数の欠陥アドレスを認識して
それを変換するようプログラムされているので、アドレ
ス変換をする前とする後で、このプログラムの作用に相
異は生じないが、ただアドレス変換後においてはプログ
ラムはアドレス変換された新たなアドレスＢＳ８−０及
びＡＳ９−０に対して作用し、一方データ記憶装置１２
は入力された、すなわち最初のアドレスＡ１８−０を用
いてテストされる。換言すれば、データ記憶装置１２が
位置９２８にアドレスされてワード線９２８上の最初の
欠陥がテストされると、欠陥指示が発せられるが、アド
レス変換器１６はこの欠陥が変換後のアドレス２９、６
９６に発生したものと認識する。この変換後のアドレス
２９、６９６は第３図に示されたアドレス変換後のＡ対
ＢページマップにおけるＡマップアドレス線ＡＳ０とＢ
マップアドレス線ＢＳ２９との交点５０に対応する。次
いで、引き続く動作中、入力アドレス９２８が入力アド
レス線Ａ０−１８上で受信されると、アドレス転換器１
０は変換後のアドレス線ＡＳ０−９及びＢＳ０−８上の
対応する変換後のアドレス２９、６９６を認識すること
となり、変換後のアドレス２９、６９６を認識すること
となり、変換後のアドレス２９、６９６を欠陥位置とみ
なし、比較回路３２にて欠陥信号を発生し、データ記憶
装置１２の４Ｋ補助記憶部分内の有効データ記憶位置を
選択させる。

第４図は、第１図に示されたアドレス組変え装置１４の
代わりに用いることのできるアドレス組変え装置７０を
示すものである。アドレス組変え装置７０は、入力アド
レスを表わす２群の数字の被選択関数として、変換され
たアドレス群を発生する関数発生器７２を含む。本例に
おいては、関数発生器７２は９ビット全加算器より成
り、入力アドレス線Ａ１８−１０により表わされる２進
値と入力アドレス線Ａ８−０により表わされる２進値と
の和として変換後のＢページ側アドレスＢＳ８−０を発
生し、この和は物理的ワード線９２８が選択された時に
は４４６となる。変換後のＡページ側アドレスＡＳ９−
０は入力アドレス線Ａ９−０がそのまま用いられる。

第４図のアドレス組変え装置７０は、前述の例におけ
る、データ記憶装置１２内の物理的ワード線９２８上に
生じるような１２８の欠陥位置を分散させる点では効果
がないのであろう。なぜならば、これらの位置のすべて
が再びＡページ側アドレス線９２８上にマップされるた
めである。第４図の構成でこれら欠陥ワード位置が分散
されない理由は、データ記憶装置１２内で欠陥ワード線
を規定する低順位入力アドレスビットが変更されないか
らである。しかしながら、第４図の構成は、複数の高順
位入力アドレス・ビットＡ１８−１２をデコードするこ
とによって選択される欠陥ビット線から生じるような一
線上に整列した欠陥ワード位置を分散させるには有効で
ある。

第５図に示された、アドレス組変え装置の他の例８０は
本質的には第４図に示されたアドレス組変え装置７０と
鏡像関係となっている。アドレス組変え装置８０は、入
力アドレスビットＡ１０−１８がそのまま変換後のＢペ
ージ側アドレスビットＢＳ０−８となるよう動作し、入
力アドレスビットＡ１８−１０により表わされる２進値
と入力アドレスビットＡ９−０により表わされる２進値
との和として変換後のＡページ側アドレスビットＡＳ９
−０を発生する１０ビット全加算器８２より成る。アド
レス線Ａ１８を全加算器８２でアドレス線Ａ９と一致さ
せ、アドレス線Ａ０に０が与えられる。

第５図に示されたアドレス組変え装置８０は、欠陥ワー
ド線９２８から生じる欠陥ワード位置を分散させる点で
非常に有効である。例えば、第６図に示されているよう
に、物理的ワードアドレス線９２８の０番目のワードア
ドレス線９２８の０番目のワードは、Ａマップアドレス
線ＡＳ９２８とＢマップアドレス線ＢＳ０との交点９０
にマップされる。データ記憶装置１２内の物理的ワード
線９２８上の２番目の（番号１の）欠陥位置は、５０２
４という入力アドレスを有する。第５図に示されたアド
レス組変え装置８０によりアドレス組変えが行われた
ら、元のアドレスは第６図において点９１で示されたＡ
マップアドレス線９３６とＢマップアドレス線４との交
点にマップされる。これが生じるのは、物理的ワード線
９２８上の上記２番目の欠陥位置のとなりのワードが、
ＢグループビットＢ２（Ａ１２）を増分することによっ
て定められるからである。このことにより、組変えられ
たＡＳグループは８だけ増分し、かつ組変え後のＢＳグ
ループは４だけ増分する。

データ記憶装置内の物理的ワード線９２８上の３番目の
（番号２の）欠陥ワード位置は９１２０という入力アド
レスを有する。第五図にに示されたアドレス組変え装置
８０により組変えが行われたら、元のアドレスは第６図
において点９２で示されたＡマップアドレス線ＡＳ９４
４とＢマップアドレス線ＢＳ８の交点にマップされる。
従って、想定された欠陥ワード線９２８上の連続した欠
陥ワード位置の各々が変換されるとＡマップアドレスの
値は８づつ増加され、同じくＢマップアドレスの値は４
づつ増加される。第６図に示された組変えられた後のア
ドレスＡ対Ｂのページマップ上の欠陥ワード位置の軌跡
は、斜線を描き、Ａページ側アドレス値が１０２４に達
すると、ＡＳ０に戻る。この組変え後の新たな欠陥ワー
ド位置の軌跡は第６図の破線９３、９４により示され
る。

従って、第５図に示されたアドレス組変え装置８０によ
って行われるアドレスの組変えの結果、欠陥ワード位置
が単一のＡページ側アドレス線上に複数個マップされる
ことはなく、又欠陥ワード位置が単一のＢページ側アド
レス線上に複数個マップされることはなくなる。しか
し、いずれのアドレス組変えの場合でも、組変え後の割
り当てられた欠陥ワード位置の分散はデータ記憶装置１
２内における欠陥ワード位置の分布に依存するものであ
ることが理解されよう。アドレス組変え装置のどの実施
例においても、その有効性は、個々の場合における特定
の欠陥ワード位置の分布に依存することになる。

実質的には第４図と第５図に夫々示された２つのアドレ
ス組変え装置の組合せに等しい、アドレス組変え装置の
他の実施例が第７図において１００で示されている。ア
ドレス組変え装置１００は全加算器１０２を含んでお
り、該全加算器１０２は、組変えられたアドレスのうち
９つの最上位ビットＢＳ８−０を、入力アドレス線Ａ１
８−１０で表わされる２進値と入力アドレス線Ａ８−０
で表わされる２進値との和として発生する。他の全加算
器１０４は、組変えられたアドレスのうち１０個の最下
位ビットＡＳ９−０を、組変えられたアドレスにおける
９つの最上位ビットにその最下位の１ケタ下に零値のビ
ットを付加したものと、１０の最下位入力アドレスビッ
トＡＩ９−０（Ａ９−０）により表わされる２進値との
和として発生する。従って、第７図のアドレス組変え装
置１００は、Ａページ側アドレスとＢページ側アドレス
の両方を加算により組変える方式の変換を行う。第７図
の構成にとっては、組変えられたＢページ側アドレスは
第４図の場合のものと全く同じとなる。従って、物理的
ワード線９２８上の１２８の欠陥ワード位置は、第４図
の場合と同様にして、そのＢページ側アドレスが４４
６、４５０、４５４、４５８、４６２、等々となるよう
に発生される。しかしながら、第７図の場合、複数のＡ
ページ側アドレスは、入力アドレスの１０の最下位ビッ
トとすでに組変えられたＢページ側アドレスとの和とし
て生成される。特定の実施例では、入力アドレスの１０
の最下位ビットは、物理的ワード線９２８上のすべての
欠陥位置で同一であり、９２８の値を有する。従って、
Ａページ側アドレスは、ビットＢＩ２が増加するつれＢ
ページ側アドレスが４だけ増加するために８づつ増加
し、組変えられたＡページ側アドレスは開始値を９２８
＋８３２＝１７６０とした値をとる。オーバーフローを
無視すれば、この開始値は７３６に相当する。従って、
物理的ワード線９２８上の０番目のワードは、点（ＡＳ
７３６、ＢＳ４４６）にマップされる。後続のワード
は、それぞれ直前のワードのマップ位置よりＡページ側
アドレスで８だけ増加し、Ｂページ側アドレスで４だけ
増加した位置にマップされる。第７図の構成の利点は、
データ記憶アドレスの高順位部により規定されるビット
線上で発生するような整列した欠陥ワード位置の分散
と、データ記憶アドレスの低順位部により規定されるワ
ード線上で発生する欠陥位置の分散とを同時にできるこ
とである。

２つのグループの入力アドレスの関数として新たな組変
えられたアドレスを得るための関数については、これま
で加算を用いて行う場合についてのみ述べたが、これに
限ることなく、他の演算を用いてもよいことを理解され
たい。例えば、第４、第５、及び第７図の構成におい
て、夫々の全加算器７２、８２、１０２及び１０４は、
入力アドレスの２つのグループを受信する排他的ＯＲゲ
ートを有した関数発生回路で置換えることができる。実
質的には、この置換えによる構成は、隣り合うステージ
間でけた上げをさせない半加算器を含んでいる。本発明
に従って、入力アドレスの単一のページに集まる欠陥が
組変えられたアドレスのより多くのページに分散させ、
どのページでも最大許容欠陥位置数を越えない数の欠陥
しか存在しないようにすることが可能であれば、他のい
かなる関数を用いていもかまわない。

【図面の簡単な説明】

第１図は本発明によるアドレス転換装置を表わす回路図
であり、第２図は本発明を理解する上で有用な組変えら
れていないアドレスページマップであり、第３図は本発
明を理解する上で有用な組変えられたアドレスページマ
ップであり、第４図は第１図に示されたアドレス転換装
置に含まれるアドレス組変え装置の別の実施例を表わす
ブロック図であり、第５図は第１図に示されたアドレス
転換装置に含まれるアドレス組変え装置の他の実施例を
表わすブロック図であり、第６図は第５図に示された実
施例に関する組変えられたアドレスページマップであ
り、そして、第７図は第１図に示されたアドレス転換装
置に含まれるアドレス組変え装置のさらに他の実施例を
表わすブロック図である。 図で、１０はアドレス転換装置、１２はデータ記憶装
置、１４、７０、８０、１００はアドレス組変え装置、
１６はアドレス変換装置。

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数のアドレス可能位置を有しかつ一部に
   欠陥のあるデータ記憶装置１２のアドレスを処理するア
   ドレス転換装置１０において、入力アドレスの第１アド
   レスセットよりなるデータ記憶装置入力アドレスを受信
   し、これに呼応して、組変えられた対応するアドレスを
   出力するアドレス組変え装置１４、７０、８０、１００
   を含み、上記組変えられたアドレスは第２アドレスセッ
   トからなり、組変えられたアドレスの上記第２アドレス
   セットの一部は上記データ記憶装置入力アドレスの上記
   第１アドレスセットの一部と対応する関係にあり、かつ
   上記組変えられたアドレスの上記第２アドレスセットの
   他の一部は、組変えによりデータ記憶装置入力アドレス
   の第１アドレスセットの他の一部と異なるようにされて
   おり、更に、この組変えられたアドレスを受信し、これ
   に呼応して、有効記憶装置アドレスセットからなる有効
   記憶装置アドレスを出力するアドレス変換装置１６を含
   み、上記有効記憶アドレスセットは上記データ記憶装置
   内の欠陥のないアドレス位置をアドレス指定することを
   特徴とするアドレス転換装置。