JPH0690146A - Ｃｒｔ管面補正用デジタル波形発生装置 - Google Patents
Ｃｒｔ管面補正用デジタル波形発生装置Info
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- JPH0690146A JPH0690146A JP24090492A JP24090492A JPH0690146A JP H0690146 A JPH0690146 A JP H0690146A JP 24090492 A JP24090492 A JP 24090492A JP 24090492 A JP24090492 A JP 24090492A JP H0690146 A JPH0690146 A JP H0690146A
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Abstract
(57)【要約】
【目的】 ＣＲＴ管面補正用デジタル波形発生装置のＭ
ＯＳＩＣ化に適した回路構成を提供する。 【構成】 ＣＲＴ管面補正用デジタル波形発生装置は、
ＰＬＬ回路１、第一の積分回路４及び第二の積分回路８
を含んでいる。ＰＬＬ回路１は垂直同期信号Ｖｓｙｎｃ
を逓倍してカウンタデータを出力する。第一の積分回路
４はアダー２とレジスタ３のループからなり、該カウン
タデータを積分してパラボラ波形データを出力する。第
二の積分回路８はアダー６とレジスタ７のループからな
りパラボラ波形データを積分してＳ字波形データを出力
する。これらＰＬＬ回路１、第一の積分回路４、第二の
積分回路８等はＭＯＳＩＣに集積化できる。
ＯＳＩＣ化に適した回路構成を提供する。 【構成】 ＣＲＴ管面補正用デジタル波形発生装置は、
ＰＬＬ回路１、第一の積分回路４及び第二の積分回路８
を含んでいる。ＰＬＬ回路１は垂直同期信号Ｖｓｙｎｃ
を逓倍してカウンタデータを出力する。第一の積分回路
４はアダー２とレジスタ３のループからなり、該カウン
タデータを積分してパラボラ波形データを出力する。第
二の積分回路８はアダー６とレジスタ７のループからな
りパラボラ波形データを積分してＳ字波形データを出力
する。これらＰＬＬ回路１、第一の積分回路４、第二の
積分回路８等はＭＯＳＩＣに集積化できる。
Description
【０００１】
【産業上の利用分野】本発明はＣＲＴ管面補正用デジタ
ル波形発生装置に関する。より詳しくは、ＣＲＴのラス
タスキャン補正用として特に垂直走査系に用いられる種
々の波形をデジタル的に発生する装置に関する。さらに
詳しくは、かかるデジタル波形発生装置のＩＣ化技術に
関する。
ル波形発生装置に関する。より詳しくは、ＣＲＴのラス
タスキャン補正用として特に垂直走査系に用いられる種
々の波形をデジタル的に発生する装置に関する。さらに
詳しくは、かかるデジタル波形発生装置のＩＣ化技術に
関する。
【０００２】
【従来の技術】先ず最初に本発明の背景を明らかにする
為に、図１０を参照して従来のＣＲＴ管面補正用波形発
生装置の出力波形を簡潔に説明する。複合ビデオ信号に
含まれる垂直同期信号（Ｖｓｙｎｃ）に同期した一定の
周期で数種類の波形を出力する。一次出力としてのこぎ
り波が得られ、ＣＲＴのラスタスキャンにおける電子ビ
ームの垂直方向走査を制御する。二次出力としてパラボ
ラ波が得られ、例えばサイドピンクション補正に用いら
れる。さらに、三次出力としてＳ字波が得られ、一次出
力のこぎり波の調整に用いられる。
為に、図１０を参照して従来のＣＲＴ管面補正用波形発
生装置の出力波形を簡潔に説明する。複合ビデオ信号に
含まれる垂直同期信号（Ｖｓｙｎｃ）に同期した一定の
周期で数種類の波形を出力する。一次出力としてのこぎ
り波が得られ、ＣＲＴのラスタスキャンにおける電子ビ
ームの垂直方向走査を制御する。二次出力としてパラボ
ラ波が得られ、例えばサイドピンクション補正に用いら
れる。さらに、三次出力としてＳ字波が得られ、一次出
力のこぎり波の調整に用いられる。
【０００３】図１１はＣＲＴ１０１のラスタスキャンを
示す原理図である。図示する様に電子ビーム１０２は偏
向中心１０３を基準として、水平方向（Ｈ）及び垂直方
向（Ｖ）に偏向走査される。一般にＣＲＴ螢光面あるい
は管面１０４は偏向中心１０３を基準とする球面１０５
からずれており、所謂非球面補正が必要になる。この為
に前述したパラボラ波やＳ字波が用いられる。
示す原理図である。図示する様に電子ビーム１０２は偏
向中心１０３を基準として、水平方向（Ｈ）及び垂直方
向（Ｖ）に偏向走査される。一般にＣＲＴ螢光面あるい
は管面１０４は偏向中心１０３を基準とする球面１０５
からずれており、所謂非球面補正が必要になる。この為
に前述したパラボラ波やＳ字波が用いられる。
【０００４】図１２は所謂サイドピンクション補正を説
明する為の模式図である。図示する様に、電子ビームの
水平スキャンライン１０６は何等の補正を施さない場
合、ＣＲＴ中央部から上端側及び下端側に向かうに従っ
て延長され画像歪が現われる。この様なサイドピンクシ
ョンはＣＲＴ管面の上端部及び下端部が中央部に比べて
偏向中心から遠く離れている事に起因する。この画像歪
を除去する為に、水平スキャンライン１０６の垂直方向
移動に伴なって、パラボラ波に基き水平偏向電圧の振幅
を補正する。
明する為の模式図である。図示する様に、電子ビームの
水平スキャンライン１０６は何等の補正を施さない場
合、ＣＲＴ中央部から上端側及び下端側に向かうに従っ
て延長され画像歪が現われる。この様なサイドピンクシ
ョンはＣＲＴ管面の上端部及び下端部が中央部に比べて
偏向中心から遠く離れている事に起因する。この画像歪
を除去する為に、水平スキャンライン１０６の垂直方向
移動に伴なって、パラボラ波に基き水平偏向電圧の振幅
を補正する。
【０００５】図１３は電子ビーム１０２の垂直偏向状態
を示す模式図である。垂直偏向角θが同一であっても、
ＣＲＴ管面１０４の中央部と端部では電子ビーム１０２
の垂直移動量が異なり画像の歪が生じる。管面１０４の
端部側では中心部に比べ偏向中心１０３からの距離が大
きい為、移動量α２はα１に比べて大きくなる。
を示す模式図である。垂直偏向角θが同一であっても、
ＣＲＴ管面１０４の中央部と端部では電子ビーム１０２
の垂直移動量が異なり画像の歪が生じる。管面１０４の
端部側では中心部に比べ偏向中心１０３からの距離が大
きい為、移動量α２はα１に比べて大きくなる。
【０００６】図１４は、上述した画像歪を除去する為に
調整されたのこぎり波を示している。元ののこぎり波１
０７に所定のゲインでＳ字波１０８が加算されており、
合成された波形の始点側及び終点側で傾きが小さくなっ
ている。この様に調整されたのこぎり波で電子ビームの
垂直偏向走査を行なうと、ＣＲＴ管面の上下両端側で垂
直偏向速度が比較的小さくなり効果的な補正が行なえ
る。
調整されたのこぎり波を示している。元ののこぎり波１
０７に所定のゲインでＳ字波１０８が加算されており、
合成された波形の始点側及び終点側で傾きが小さくなっ
ている。この様に調整されたのこぎり波で電子ビームの
垂直偏向走査を行なうと、ＣＲＴ管面の上下両端側で垂
直偏向速度が比較的小さくなり効果的な補正が行なえ
る。
【０００７】
【発明が解決しようとする課題】従来の波形発生装置で
は、のこぎり波を形成する為に定電流源とキャパシタを
組み合わせ所謂ＣＲ積分を利用していた。しかしなが
ら、垂直同期信号の周波数が６０Hz程度であり比較的遅
い為、ＣＲ積分に用いるキャパシタの値がμＦオーダと
なりＭＯＳＩＣ化に適さないという課題あるいは問題点
があった。又、パラボラ波及びＳ字波については従来個
別のキャパシタ及びインダクタを組み合わせたＬＣ共振
回路を用いて形成する技術が知られていた。インダクタ
を利用するのでやはりＭＯＳＩＣ化に適さないという課
題あるいは問題点があった。
は、のこぎり波を形成する為に定電流源とキャパシタを
組み合わせ所謂ＣＲ積分を利用していた。しかしなが
ら、垂直同期信号の周波数が６０Hz程度であり比較的遅
い為、ＣＲ積分に用いるキャパシタの値がμＦオーダと
なりＭＯＳＩＣ化に適さないという課題あるいは問題点
があった。又、パラボラ波及びＳ字波については従来個
別のキャパシタ及びインダクタを組み合わせたＬＣ共振
回路を用いて形成する技術が知られていた。インダクタ
を利用するのでやはりＭＯＳＩＣ化に適さないという課
題あるいは問題点があった。
【０００８】上述したアナログ的な手法に代えて乗算器
を利用したデジタル的な手法によりパラボラ波及びＳ字
波を形成する技術も知られている。しかしながら、乗算
器を用いた場合には必ずしも精度の良い出力波形が得ら
れない。又、特に精度面を改善した乗算器は複雑な構造
を有しＭＯＳＩＣ化には適さないという課題あるいは問
題点がある。
を利用したデジタル的な手法によりパラボラ波及びＳ字
波を形成する技術も知られている。しかしながら、乗算
器を用いた場合には必ずしも精度の良い出力波形が得ら
れない。又、特に精度面を改善した乗算器は複雑な構造
を有しＭＯＳＩＣ化には適さないという課題あるいは問
題点がある。
【０００９】
【課題を解決するための手段】上述した従来の技術の課
題を解決する為、本発明はＭＯＳＩＣ化に適したＣＲＴ
管面補正用デジタル波形発生装置を提供する事を目的と
する。かかる目的を達成する為に図１に示す手段を講じ
た。即ち、本発明にかかるＣＲＴ管面補正用デジタル波
形発生装置は、垂直同期信号Ｖｓｙｎｃを逓倍してカウ
ンタデータを出力するＰＬＬ回路１を備えている。この
ＰＬＬ回路１には位相同期制御された発振器が内蔵され
ており、垂直同期信号の２N の周波数で発振する。さら
に、カウンタを内蔵しており、内部発振した信号を計数
してＮビットのカウンタデータを出力する。このカウン
タデータは垂直同期信号に位相の合ったのこぎり波デジ
タルパターンあるいはのこぎり波形データを表わしてい
る。
題を解決する為、本発明はＭＯＳＩＣ化に適したＣＲＴ
管面補正用デジタル波形発生装置を提供する事を目的と
する。かかる目的を達成する為に図１に示す手段を講じ
た。即ち、本発明にかかるＣＲＴ管面補正用デジタル波
形発生装置は、垂直同期信号Ｖｓｙｎｃを逓倍してカウ
ンタデータを出力するＰＬＬ回路１を備えている。この
ＰＬＬ回路１には位相同期制御された発振器が内蔵され
ており、垂直同期信号の２N の周波数で発振する。さら
に、カウンタを内蔵しており、内部発振した信号を計数
してＮビットのカウンタデータを出力する。このカウン
タデータは垂直同期信号に位相の合ったのこぎり波デジ
タルパターンあるいはのこぎり波形データを表わしてい
る。
【００１０】このＰＬＬ回路１にはアダー２とレジスタ
３のループからなる第一の積分回路４が接続されてお
り、該カウンタデータを積分してパラボラ波形データを
形成する。なお、ＰＬＬ回路１と第一の積分回路４との
間には所定のオフセットを与える為のアダー５が挿入さ
れている。この第一の積分回路４には、アダー６とレジ
スタ７のループからなる第二の積分回路８が接続されて
おり、該パラボラ波形データを積分してＳ字波形データ
を形成する。なお第一の積分回路４と第二の積分回路８
の間にはパラボラ波形データに対して所定のオフセット
を与える為のアダー９が介在している。
３のループからなる第一の積分回路４が接続されてお
り、該カウンタデータを積分してパラボラ波形データを
形成する。なお、ＰＬＬ回路１と第一の積分回路４との
間には所定のオフセットを与える為のアダー５が挿入さ
れている。この第一の積分回路４には、アダー６とレジ
スタ７のループからなる第二の積分回路８が接続されて
おり、該パラボラ波形データを積分してＳ字波形データ
を形成する。なお第一の積分回路４と第二の積分回路８
の間にはパラボラ波形データに対して所定のオフセット
を与える為のアダー９が介在している。
【００１１】第二の積分回路８の出力端子にはＤＡコン
バータ１０が接続されており、Ｓ字波形データをＳ字波
電圧信号に変換する。このＤＡコンバータ１０は外付け
のボリューム１１により可変の基準電圧ＶREF の印加を
受けており、Ｓ字波振幅を調整できる様にしている。な
お外部ボリュームに代えてＲＯＭデータによるデジタル
調整を行なっても良い。同様に、第一の積分回路４の出
力端子にもＤＡコンバータ１２が接続されており、パラ
ボラ波形データをパラボラ波電圧信号に変換している。
このＤＡコンバータ１２にも外部ボリュームにより可変
の基準電圧ＶRE F が印加されておりパラボラ波の振幅調
整が行なえる。ＤＡコンバータ１２の出力端子にはフィ
ルタ１３が接続されておりパラボラ波出力が得られる。
さらに、ＰＬＬ回路１の出力端子にはＤＡコンバータ１
４が接続されており、前述したカウンタデータを変換し
てのこぎり波電圧信号を得ている。このＤＡコンバータ
１４も外部ボリュームにより可変の基準電圧ＶREF の印
加を受けておりのこぎり波振幅を調整できる様になって
いる。ＤＡコンバータ１４とＰＬＬ回路１の間にはフィ
ルタ１５が挿入されており同期化を図っている。ＤＡコ
ンバータ１４とＤＡコンバータ１０には加算器１６が接
続されており、所定の比率でのこぎり波電圧信号とＳ字
波電圧信号を加算し、フィルタ１７を介して調整のこぎ
り波出力を得ている。
バータ１０が接続されており、Ｓ字波形データをＳ字波
電圧信号に変換する。このＤＡコンバータ１０は外付け
のボリューム１１により可変の基準電圧ＶREF の印加を
受けており、Ｓ字波振幅を調整できる様にしている。な
お外部ボリュームに代えてＲＯＭデータによるデジタル
調整を行なっても良い。同様に、第一の積分回路４の出
力端子にもＤＡコンバータ１２が接続されており、パラ
ボラ波形データをパラボラ波電圧信号に変換している。
このＤＡコンバータ１２にも外部ボリュームにより可変
の基準電圧ＶRE F が印加されておりパラボラ波の振幅調
整が行なえる。ＤＡコンバータ１２の出力端子にはフィ
ルタ１３が接続されておりパラボラ波出力が得られる。
さらに、ＰＬＬ回路１の出力端子にはＤＡコンバータ１
４が接続されており、前述したカウンタデータを変換し
てのこぎり波電圧信号を得ている。このＤＡコンバータ
１４も外部ボリュームにより可変の基準電圧ＶREF の印
加を受けておりのこぎり波振幅を調整できる様になって
いる。ＤＡコンバータ１４とＰＬＬ回路１の間にはフィ
ルタ１５が挿入されており同期化を図っている。ＤＡコ
ンバータ１４とＤＡコンバータ１０には加算器１６が接
続されており、所定の比率でのこぎり波電圧信号とＳ字
波電圧信号を加算し、フィルタ１７を介して調整のこぎ
り波出力を得ている。
【００１２】
【作用】本発明によればカウンタを内蔵したＰＬＬ回路
１を用いて垂直同期信号Ｖｓｙｎｃに位相の合ったカウ
ンタデータあるいはのこぎり波形データを形成してい
る。又、アダー２とレジスタ３の閉ループからなる第一
の積分回路４により、のこぎり波形データをデジタル的
に逐次積分してパラボラ波形データを形成している。さ
らに、アダー６とレジスタ７の閉ループからなる第二の
積分回路８により、パラボラ波形データを逐次デジタル
的に積分してＳ字波形データを形成している。これらの
波形データはＤＡコンバータやフィルタを介して対応す
る波形出力に変換される。本発明にかかるＣＲＴ管面補
正用デジタル波形発生装置を構成する回路要素は全てＭ
ＯＳトランジスタ、半導体抵抗、半導体容量等で構築で
き、全体としてワンチップのＭＯＳＩＣに集積化する事
ができる。
１を用いて垂直同期信号Ｖｓｙｎｃに位相の合ったカウ
ンタデータあるいはのこぎり波形データを形成してい
る。又、アダー２とレジスタ３の閉ループからなる第一
の積分回路４により、のこぎり波形データをデジタル的
に逐次積分してパラボラ波形データを形成している。さ
らに、アダー６とレジスタ７の閉ループからなる第二の
積分回路８により、パラボラ波形データを逐次デジタル
的に積分してＳ字波形データを形成している。これらの
波形データはＤＡコンバータやフィルタを介して対応す
る波形出力に変換される。本発明にかかるＣＲＴ管面補
正用デジタル波形発生装置を構成する回路要素は全てＭ
ＯＳトランジスタ、半導体抵抗、半導体容量等で構築で
き、全体としてワンチップのＭＯＳＩＣに集積化する事
ができる。
【００１３】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図２は、図１に示した本発明にかかる
ＣＲＴ管面補正用デジタル波形発生装置の基本的な回路
構成に対して、具体的な各種デジタルパラメータを与え
て構築した具体例を示す回路図である。この例ではカウ
ンタを内蔵するＰＬＬ回路１（図示せず）によりＮ＝１
０ビットのカウンタデータあるいはのこぎり波形データ
が形成されている。従って、十進数で表わすとカウンタ
データは０から１０２３まで段階的に変化する。アダー
５にはオフセットとして５１２が与えられる。この結
果、カウンタデータはレベルシフトし−５１２から＋５
１１までの振幅を有する事になり、ビット数Ｎは１１と
なる。以下、各デジタル処理毎に変化するビット数Ｎを
丸印でかこんで対応するライン上に記載しておく。第一
の積分回路を構成するレジスタ３には初期値として２17
＋２５６が与えられる。この第一の積分回路の出力端子
には１／５１２の係数器１８が接続されており、８ビッ
トのパラボラ波出力を得ている。この第一の積分回路の
出力端子には１／２５６の係数器１９も接続されてお
り、第二の積分処理を行なう前にビット調整を施してい
る。係数器１９の出力端子にはアダー９が接続されてお
りパラボラ波形データに対して１７０のオフセットを加
える。
詳細に説明する。図２は、図１に示した本発明にかかる
ＣＲＴ管面補正用デジタル波形発生装置の基本的な回路
構成に対して、具体的な各種デジタルパラメータを与え
て構築した具体例を示す回路図である。この例ではカウ
ンタを内蔵するＰＬＬ回路１（図示せず）によりＮ＝１
０ビットのカウンタデータあるいはのこぎり波形データ
が形成されている。従って、十進数で表わすとカウンタ
データは０から１０２３まで段階的に変化する。アダー
５にはオフセットとして５１２が与えられる。この結
果、カウンタデータはレベルシフトし−５１２から＋５
１１までの振幅を有する事になり、ビット数Ｎは１１と
なる。以下、各デジタル処理毎に変化するビット数Ｎを
丸印でかこんで対応するライン上に記載しておく。第一
の積分回路を構成するレジスタ３には初期値として２17
＋２５６が与えられる。この第一の積分回路の出力端子
には１／５１２の係数器１８が接続されており、８ビッ
トのパラボラ波出力を得ている。この第一の積分回路の
出力端子には１／２５６の係数器１９も接続されてお
り、第二の積分処理を行なう前にビット調整を施してい
る。係数器１９の出力端子にはアダー９が接続されてお
りパラボラ波形データに対して１７０のオフセットを加
える。
【００１４】第二の積分回路を構成するレジスタ７には
初期値として２15＋１０２４が与えられる。この第二の
積分回路の出力端子には１／１２８の係数器２０が接続
されておりビット調整を施す。さらに、（１−１／
２N ）形の係数器２１が接続されており、Ｓ字波形デー
タのスケーリングを行なう。本例ではＮ＝５に設定され
ており、係数器２１はアダー２２と１／３２の割算器２
３とから構成されている。
初期値として２15＋１０２４が与えられる。この第二の
積分回路の出力端子には１／１２８の係数器２０が接続
されておりビット調整を施す。さらに、（１−１／
２N ）形の係数器２１が接続されており、Ｓ字波形デー
タのスケーリングを行なう。本例ではＮ＝５に設定され
ており、係数器２１はアダー２２と１／３２の割算器２
３とから構成されている。
【００１５】図３は、図２に示した具体的なデジタル回
路構成によって得られる出力パターンを示している。出
力パターンは周期が１０２３ステップで構成されてい
る。パラボラ波出力はその振幅が０から２５５まで変化
する。又Ｓ字波出力はスケーリングされた結果その振幅
が５１１になる。
路構成によって得られる出力パターンを示している。出
力パターンは周期が１０２３ステップで構成されてい
る。パラボラ波出力はその振幅が０から２５５まで変化
する。又Ｓ字波出力はスケーリングされた結果その振幅
が５１１になる。
【００１６】図４は図２に示した構成の変形例を示す。
基本的に同一の構成を有しており、対応する部分には対
応する参照番号を付して理解を容易にしている。図２に
示す構成と異なる点は、パラボラ波形データに対してオ
フセットを与えるアダー９と第二の積分回路を構成する
アダー６との間に追加のレジスタ２４を介在させた事で
ある。図２に示した構成ではデジタルデータがフルアダ
ーを５７段通過する事になり演算時間の遅延をもたらす
惧れがある。この為、図４に示す構成では、フルアダー
演算時間の短縮化を図る為、５７段を２９段と２８段の
２つに分割し、追加のレジスタ２４を介在させている。
基本的に同一の構成を有しており、対応する部分には対
応する参照番号を付して理解を容易にしている。図２に
示す構成と異なる点は、パラボラ波形データに対してオ
フセットを与えるアダー９と第二の積分回路を構成する
アダー６との間に追加のレジスタ２４を介在させた事で
ある。図２に示した構成ではデジタルデータがフルアダ
ーを５７段通過する事になり演算時間の遅延をもたらす
惧れがある。この為、図４に示す構成では、フルアダー
演算時間の短縮化を図る為、５７段を２９段と２８段の
２つに分割し、追加のレジスタ２４を介在させている。
【００１７】次に図５〜図７を参照して、図２に示した
具体例の動作を詳細に説明する。先ず図５を参照しての
こぎり波形データからパラボラ波形データへの第一の積
分処理を説明する。（Ａ）に示す様に、０〜１０２３の
のこぎり波形データを、正負略同一振幅となる様にアダ
ー５により−５１２のオフセットを加える。これは左右
対称のパラボラ波形を作成する為に必要である。このオ
フセット処理の結果、のこぎり波形データはＹ＝Ｘ−ａ
で表わされる。なお、Ｘは０〜１０２３までのステップ
数値をとり、ａは中間点５１２を表わす。
具体例の動作を詳細に説明する。先ず図５を参照しての
こぎり波形データからパラボラ波形データへの第一の積
分処理を説明する。（Ａ）に示す様に、０〜１０２３の
のこぎり波形データを、正負略同一振幅となる様にアダ
ー５により−５１２のオフセットを加える。これは左右
対称のパラボラ波形を作成する為に必要である。このオ
フセット処理の結果、のこぎり波形データはＹ＝Ｘ−ａ
で表わされる。なお、Ｘは０〜１０２３までのステップ
数値をとり、ａは中間点５１２を表わす。
【００１８】（Ｂ）に示す様にオフセットを加えられた
のこぎり波形データを積分すると左右対称ののこぎり波
形データが得られる。数式で表わすと、Ｙ＝Ｘ2 ／２−
ａＸの様になる。これを変形するとＹ＝｛（Ｘ−ａ）2
−ａ2 ｝／２の様になる。グラフから明らかな様にパラ
ボラ波のピークレベルは−ａ2 ／２の位置にある。この
ピークレベルを０にする為に、第一の積分回路のレジス
タ３に所定の初期値を与える。即ち、（Ｃ）に示す様に
Ｙ＝（Ｘ−ａ）2 ／２の形となる様に、初期値（５１
２）2 ／２＝２17を設定する。さらに、８ビットデータ
とする為に、係数器１８により所定の係数ｂ1 ＝１／５
１２の割算処理を施す。この係数ｂ1 は、Ｙ＝２8 −１
＝ｂ1 （Ｘ−ａ）2 ／２の式から算出できる。この様に
して以下の数式１により表わされる８ビットのパラボラ
波出力が得られる。
のこぎり波形データを積分すると左右対称ののこぎり波
形データが得られる。数式で表わすと、Ｙ＝Ｘ2 ／２−
ａＸの様になる。これを変形するとＹ＝｛（Ｘ−ａ）2
−ａ2 ｝／２の様になる。グラフから明らかな様にパラ
ボラ波のピークレベルは−ａ2 ／２の位置にある。この
ピークレベルを０にする為に、第一の積分回路のレジス
タ３に所定の初期値を与える。即ち、（Ｃ）に示す様に
Ｙ＝（Ｘ−ａ）2 ／２の形となる様に、初期値（５１
２）2 ／２＝２17を設定する。さらに、８ビットデータ
とする為に、係数器１８により所定の係数ｂ1 ＝１／５
１２の割算処理を施す。この係数ｂ1 は、Ｙ＝２8 −１
＝ｂ1 （Ｘ−ａ）2 ／２の式から算出できる。この様に
して以下の数式１により表わされる８ビットのパラボラ
波出力が得られる。
【００１９】
【数１】
【００２０】なおパラボラ波形データの積分処理を行な
う第二の積分回路に対しては９ビットデータを供給す
る。この為に、係数器１９の係数ｂ2 は１／２５６に設
定される。従ってＳ字波形成に用いられる９ビットパラ
ボラ波形データは以下の数式２により表わされる。
う第二の積分回路に対しては９ビットデータを供給す
る。この為に、係数器１９の係数ｂ2 は１／２５６に設
定される。従ってＳ字波形成に用いられる９ビットパラ
ボラ波形データは以下の数式２により表わされる。
【００２１】
【数２】
【００２２】さらに、Ｘ＝０の時Ｙ＝５１１となる様
に、Ｋ＝２５６を加える。従って、第一の積分回路を構
成するレジスタ３に加えられる初期値は２17＋２５６と
なる。
に、Ｋ＝２５６を加える。従って、第一の積分回路を構
成するレジスタ３に加えられる初期値は２17＋２５６と
なる。
【００２３】次にＳ字波形データ作成の為の第二の積分
処理を説明する。図６に示す様に、一般にＹ＝Ｘ2 で表
わされる波形の積分値が０から始まり０で終わる為に
は、ハッチングで示す部分の面積が互いに等しくなる様
にオフセットαを加える必要がある。このαは以下の数
式３の計算から明らかな様に１／３となる。
処理を説明する。図６に示す様に、一般にＹ＝Ｘ2 で表
わされる波形の積分値が０から始まり０で終わる為に
は、ハッチングで示す部分の面積が互いに等しくなる様
にオフセットαを加える必要がある。このαは以下の数
式３の計算から明らかな様に１／３となる。
【００２４】
【数３】
【００２５】図６の説明から明らかな様に、パラボラ波
形データに対してそのフルスケールの１／３のオフセッ
トを与えれば良い事になり、その数値は以下の数式４に
示す様に１７０となる。このオフセット量１７０はアダ
ー９により加えられる。又、この様にして得られたパラ
ボラ波形は図７の（Ａ）に示す様になり、以下の数式５
で表わされる。
形データに対してそのフルスケールの１／３のオフセッ
トを与えれば良い事になり、その数値は以下の数式４に
示す様に１７０となる。このオフセット量１７０はアダ
ー９により加えられる。又、この様にして得られたパラ
ボラ波形は図７の（Ａ）に示す様になり、以下の数式５
で表わされる。
【００２６】
【数４】
【００２７】
【数５】
【００２８】この数式５で表わされるパラボラ波形デー
タを第二の積分回路により積分すると（Ｂ）に示す様な
Ｓ字波形が得られ、以下の数式６により表わされる。
タを第二の積分回路により積分すると（Ｂ）に示す様な
Ｓ字波形が得られ、以下の数式６により表わされる。
【００２９】
【数６】
【００３０】次に、数式６で表わされるＳ字波形のピー
ク値を求める。このピークの位置は数式５でＹ＝０とし
た時のＸの値になり、以下の数式７を計算する事により
求められる。
ク値を求める。このピークの位置は数式５でＹ＝０とし
た時のＸの値になり、以下の数式７を計算する事により
求められる。
【００３１】
【数７】
【００３２】数式７の計算結果から明らかな様に、ａ＝
５１２を代入するとＸは約２１６．４と８０７．６にな
る。Ｘ＝２１６．４を数式６に代入してＳ字波形の第一
ピーク値Ｖp1を求めると３３６３３になり、Ｘ＝８０
７．６を数式６に代入して第二ピーク値Ｖp2を求めると
−３３６３３になる。
５１２を代入するとＸは約２１６．４と８０７．６にな
る。Ｘ＝２１６．４を数式６に代入してＳ字波形の第一
ピーク値Ｖp1を求めると３３６３３になり、Ｘ＝８０
７．６を数式６に代入して第二ピーク値Ｖp2を求めると
−３３６３３になる。
【００３３】Ｓ字波形データのピーク振幅はＶp1−Ｖp2
＝６７２６６となる。これを２のベキ乗でフルスケール
になる様にスケーリングし、ダイナミックレンジの有効
活用を図る。ピーク振幅Ｖp1−Ｖp2に最も近い数は２16
＝６５５３６であり、スケーリング係数は以下の数式８
で計算される。
＝６７２６６となる。これを２のベキ乗でフルスケール
になる様にスケーリングし、ダイナミックレンジの有効
活用を図る。ピーク振幅Ｖp1−Ｖp2に最も近い数は２16
＝６５５３６であり、スケーリング係数は以下の数式８
で計算される。
【００３４】
【数８】
【００３５】このスケーリングの為に回路構成が最も容
易な（１−１／２N ）形の係数器２１を用いる。（１−
１／２N ）≦０．９７４２９の関係からＮ≦５．２８が
得られ、Ｎ＝５として（１−１／３２）の係数が設定さ
れる。
易な（１−１／２N ）形の係数器２１を用いる。（１−
１／２N ）≦０．９７４２９の関係からＮ≦５．２８が
得られ、Ｎ＝５として（１−１／３２）の係数が設定さ
れる。
【００３６】積分されたＳ字波形データの初期値は、第
二のピーク値Ｖp2が０以上となる様に、２15＋１０２４
（３３７９２）に設定し、レジスタ７に与える。又、最
終的なＳ字波形データの９ビットへの切り捨てを行なう
為、およそ２16のＳ字波形ピーク振幅を２9 に縮小す
る。この為、レジスタ７の出力段に接続された係数器２
０に、１／２7 ＝１／１２８の係数を与える。この様に
して最終的に得られたＳ字波出力を図７の（Ｃ）に示
す。
二のピーク値Ｖp2が０以上となる様に、２15＋１０２４
（３３７９２）に設定し、レジスタ７に与える。又、最
終的なＳ字波形データの９ビットへの切り捨てを行なう
為、およそ２16のＳ字波形ピーク振幅を２9 に縮小す
る。この為、レジスタ７の出力段に接続された係数器２
０に、１／２7 ＝１／１２８の係数を与える。この様に
して最終的に得られたＳ字波出力を図７の（Ｃ）に示
す。
【００３７】以上に説明した様に、本発明にかかるＣＲ
Ｔ管面補正用デジタル波形発生装置はＰＬＬ回路、アダ
ーとレジスタのループからなる積分回路、ＤＡコンバー
タ等から構成され、ワンチップとしてＭＯＳＩＣに集積
化できる。この場合のチップ面積を試算したのでその結
果を以下の表１に示す。これから明らかな様に、各構成
要素の占有面積を合計したチップ面積は１３．９mm2 と
なり４mm角以下のサイズのＩＣチップで良い事になる。
Ｔ管面補正用デジタル波形発生装置はＰＬＬ回路、アダ
ーとレジスタのループからなる積分回路、ＤＡコンバー
タ等から構成され、ワンチップとしてＭＯＳＩＣに集積
化できる。この場合のチップ面積を試算したのでその結
果を以下の表１に示す。これから明らかな様に、各構成
要素の占有面積を合計したチップ面積は１３．９mm2 と
なり４mm角以下のサイズのＩＣチップで良い事になる。
【００３８】
【表１】
【００３９】図８は、図２に示した具体的な回路構成例
をＭＯＳＩＣに集積化した場合のレイアウト例を示す。
オフセット用のアダー５は１個のインバータで構成で
き、第一の積分回路を構成するアダー２は１９段のビッ
ト加算器で構成でき、同じく第一の積分回路を構成する
レジスタ３は１９段のフリップフロップで構成できる。
又、パラボラ波に対して所定のオフセットを加えるアダ
ー９は１０段のビット加算器で構成でき、第二の積分回
路のアダー６は１８段のビット加算器で構成でき、同じ
く第二の積分回路のレジスタ７は１８段のフリップフロ
ップで構成できる。最後に、（１−１／２N ）形の係数
器２１は７個のインバータと１０段のビット加算器から
構成できる。
をＭＯＳＩＣに集積化した場合のレイアウト例を示す。
オフセット用のアダー５は１個のインバータで構成で
き、第一の積分回路を構成するアダー２は１９段のビッ
ト加算器で構成でき、同じく第一の積分回路を構成する
レジスタ３は１９段のフリップフロップで構成できる。
又、パラボラ波に対して所定のオフセットを加えるアダ
ー９は１０段のビット加算器で構成でき、第二の積分回
路のアダー６は１８段のビット加算器で構成でき、同じ
く第二の積分回路のレジスタ７は１８段のフリップフロ
ップで構成できる。最後に、（１−１／２N ）形の係数
器２１は７個のインバータと１０段のビット加算器から
構成できる。
【００４０】図９は、図４に示した第二番目の具体的な
構成例をＭＯＳＩＣで実現した場合のレイアウトを示し
ている。基本的に、図８に示したレイアウトと同一であ
り対応する部分には対応する参照番号を付して理解を容
易にしている。異なる点は、第一の積分回路と第二の積
分回路との間に１０段のフリップフロップからなるレジ
スタ２４が追加されている事である。
構成例をＭＯＳＩＣで実現した場合のレイアウトを示し
ている。基本的に、図８に示したレイアウトと同一であ
り対応する部分には対応する参照番号を付して理解を容
易にしている。異なる点は、第一の積分回路と第二の積
分回路との間に１０段のフリップフロップからなるレジ
スタ２４が追加されている事である。
【００４１】
【発明の効果】以上説明した様に、本発明によれば、Ｐ
ＬＬ回路を用いて一次ののこぎり波形データを作成した
後、アダーとレジスタのループからなる第一の積分回路
で積分処理を行ない二次のパラボラ波形データを得てい
る。さらに、アダーとレジスタのループからなる第二の
積分回路を用いて三次のＳ字波形データを得ている。こ
れらの波形データはＤＡコンバータを介して対応する電
圧信号に変換される。何れの回路構成要素も半導体化が
可能であり、全体としてＭＯＳＩＣに集積化する事がで
きるという効果がある。
ＬＬ回路を用いて一次ののこぎり波形データを作成した
後、アダーとレジスタのループからなる第一の積分回路
で積分処理を行ない二次のパラボラ波形データを得てい
る。さらに、アダーとレジスタのループからなる第二の
積分回路を用いて三次のＳ字波形データを得ている。こ
れらの波形データはＤＡコンバータを介して対応する電
圧信号に変換される。何れの回路構成要素も半導体化が
可能であり、全体としてＭＯＳＩＣに集積化する事がで
きるという効果がある。
【図１】本発明にかかるＣＲＴ管面補正用デジタル波形
発生装置の基本的な回路構成を示すブロック図である。
発生装置の基本的な回路構成を示すブロック図である。
【図２】第一の具体例を示すブロック図である。
【図３】第一の具体例により形成されるパラボラ波及び
Ｓ字波を示すグラフである。
Ｓ字波を示すグラフである。
【図４】第二の具体例を示すブロック図である。
【図５】第一の具体例におけるパラボラ波形データ形成
処理の説明図である。
処理の説明図である。
【図６】第一の具体例におけるＳ字波形形成処理の説明
図である。
図である。
【図７】同じく第一の具体例におけるＳ字波形形成処理
の説明図である。
の説明図である。
【図８】第一の具体例をＭＯＳＩＣで実現した場合のレ
イアウトを示す模式図である。
イアウトを示す模式図である。
【図９】第二の具体例をＭＯＳＩＣで実現した場合のレ
イアウトを示す模式図である。
イアウトを示す模式図である。
【図１０】従来のＣＲＴ管面補正用デジタル波形発生装
置の出力波形図である。
置の出力波形図である。
【図１１】ＣＲＴラスタスキャンの説明図である。
【図１２】サイドピンクション補正の説明図である。
【図１３】垂直方向画像補正の説明図である。
【図１４】垂直方向画像補正に用いられる波形図であ
る。
る。
１ ＰＬＬ回路 ２ アダー ３ レジスタ ４ 第一の積分回路 ５ アダー ６ アダー ７ レジスタ ８ 第二の積分回路 ９ アダー １０ ＤＡコンバータ １２ ＤＡコンバータ １４ ＤＡコンバータ １５ フィルタ １６ 加算器
Claims (1)
- 【請求項１】 垂直同期信号を逓倍してカウンタデータ
を出力するＰＬＬ回路と、アダーとレジスタのループか
らなり該カウンタデータを積分してパラボラ波形データ
を出力する第一の積分回路と、アダーとレジスタのルー
プからなり該パラボラ波形データを積分してＳ字波形デ
ータを出力する第二の積分回路とを含む事を特徴とする
ＣＲＴ管面補正用デジタル波形発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4240904A JP2764234B2 (ja) | 1992-09-09 | 1992-09-09 | Ｃｒｔ管面補正用デジタル波形発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4240904A JP2764234B2 (ja) | 1992-09-09 | 1992-09-09 | Ｃｒｔ管面補正用デジタル波形発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0690146A true JPH0690146A (ja) | 1994-03-29 |
| JP2764234B2 JP2764234B2 (ja) | 1998-06-11 |
Family
ID=17066408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4240904A Expired - Fee Related JP2764234B2 (ja) | 1992-09-09 | 1992-09-09 | Ｃｒｔ管面補正用デジタル波形発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2764234B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6548813B1 (en) | 1999-02-04 | 2003-04-15 | Matsushita Electric Industrial Co., Ltd. | Object-to-be-printed detector and print detecting method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04282970A (ja) * | 1991-03-12 | 1992-10-08 | Sony Corp | 偏向補正波形発生回路 |
-
1992
- 1992-09-09 JP JP4240904A patent/JP2764234B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04282970A (ja) * | 1991-03-12 | 1992-10-08 | Sony Corp | 偏向補正波形発生回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6548813B1 (en) | 1999-02-04 | 2003-04-15 | Matsushita Electric Industrial Co., Ltd. | Object-to-be-printed detector and print detecting method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2764234B2 (ja) | 1998-06-11 |
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