JPH0685863A

JPH0685863A - 変調回路

Info

Publication number: JPH0685863A
Application number: JP4237198A
Authority: JP
Inventors: Michiharu Nakamura; 道春中村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-09-04
Filing date: 1992-09-04
Publication date: 1994-03-25

Abstract

(57)【要約】【目的】本発明は搬送波の振幅及び位相を入力ディジ
タル信号に応じて変化させる直交振幅変調回路に関し、
出力変調波信号の振幅が零にならないようにすることを
目的とする。【構成】ＲＯＭ１５は入力データがアドレス端子に印
加され、入力データに応じて同相信号と直交信号を出力
する。これら同相信号と直交信号は出力ＱＡＭ信号の信
号点が相隣るシンボルにおいて、信号点配置図の対角す
る象限同士に位置しないように信号点設定が行なわれた
値とされている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は変調回路に係り、特に搬
送波の位相及び振幅を入力ディジタル信号に応じて変化
させる直交振幅変調回路に関する。

【０００２】近年、産業の発達、生活水準の向上は著し
く、それに伴い通信への需要は高まる一方である。その
なかでも可搬性、機器が小型であるという特徴をもつ移
動通信の需要の伸びは特に大きい。移動通信ではその性
質上、送信点と受信点の間の伝送には有線を用いること
ができず、もっぱら電波を使用した無線通信が用いられ
る。

【０００３】しかし、電波の周波数資源には限りがあ
り、この限られた周波数を有効に使うために、ディジタ
ル無線方式ではディジタル信号によって無線搬送波の振
幅及び位相の両方を同時に変調する直交振幅変調（ＱＡ
Ｍ；Quadrature Amplitude Modulation ）が用いられ
る。このＱＡＭを行なう変調回路（ＱＡＭ変調回路）の
出力ＱＡＭ信号は電力増幅器で電力増幅された後無線送
信されるため、電力増幅器の直線性が悪いと、周波数帯
域が拡がり、周波数の利用効率がおちるので、周波数を
有効利用できるようなＱＡＭ変調を行なえることが必要
とされる。

【０００４】

【従来の技術】図１１は従来の変調回路の一例のブロッ
ク図を示す。同図中、２ビットのディジタル信号Ｓ₁，
Ｓ₂は２値−４値変換器１ａに入力されて４値信号に変
換され、一方もう一系統の２ビットのディジタル信号Ｓ
₃，Ｓ₄は２値−４値変換器１ｂに入力されて４値信号
に変換される。これらの４値信号は夫々ロールオフ特性
を有する低域フィルタ（ＬＰＦ）２ａ，２ｂを通して振
幅変調器３ａ，３ｂに入力される。

【０００５】振幅変調器３ａは入力４値信号で搬送波発
振器４よりの例えば百ＭＨｚオーダーの搬送波の振幅変
調を行ない、第１の４ＡＳＫ信号を生成出力する。振幅
変調器３ｂは入力４値信号で、搬送波発振器４よりの搬
送波を９０°移相器５で９０°移相した搬送波の振幅変
調を行ない、第２の４ＡＳＫ信号を生成出力する。これ
ら第１及び第２の４ＡＳＫ信号は加算器６で加算合成さ
れて１６ＱＡＭ信号とされて出力される。

【０００６】この１６ＱＡＭ信号は所定周波数（ディジ
タル無線送信装置の場合、例えば数ＧＨｚ帯、移動機の
場合、例えば８００ＭＨｚ帯又は1500ＭＨｚ帯）ＲＦ信
号に周波数変換された後、電力増幅器を通してアンテナ
より無線送信される。

【０００７】

【発明が解決しようとする課題】上記の従来の変調回路
より出力される１６ＱＡＭ信号の信号点配置図は図１２
に示す如くになり、振幅変調器３ａ，３ｂに入力される
搬送波の位相をｘ軸，ｙ軸として表わしたとき、“０”
〜“１５”に示す１６個の信号点がその振幅及び位相に
基づいて配置され、そのうちの１個の信号点が出力され
る。

【０００８】ただし、実際には伝送帯域の制限から１６
ＱＡＭ信号に帯域制限を施すため、実際に出力される１
６ＱＡＭ信号の振幅位相ダイヤグラムは図１３に示す如
く、図１２の各信号点を滑らかに結んだものとなる。図
１４は従来回路の出力ＱＡＭ信号を図１３よりも長時間
観測したときの振幅位相ダイヤグラムを示す。

【０００９】図１３及び図１４からわかるように、従来
の変調回路の出力１６ＱＡＭ信号は原点付近を通る。こ
れは信号の振幅が殆ど“０”から最大振幅の間で変化す
ることを意味する。従って、この１６ＱＡＭ信号を増幅
する前記電力増幅器には、周波数帯域が広がらない様に
するため、直線性の高い特性が要求される。

【００１０】しかし、直線性の高い増幅器は一般に電源
利用効率が悪いために、発熱の問題があり、また移動機
の場合には電池の消耗を早めるという欠点がある。逆に
電源利用効率の良い電力増幅器を使用すると、直線性が
低いために、増幅されたＱＡＭ信号の帯域が広がり、周
波数を有効に利用することができない。

【００１１】本発明は上記の点に鑑みなされたもので、
出力変調波信号の振幅が零にならないようにすることに
より、上記の課題を解決した変調回路を提供することを
目的とする。

【００１２】

【課題を解決するための手段】請求項１記載の変調回路
は、入力ディジタル信号で搬送波の位相及び振幅を夫々
変調した変調波信号を出力する変調回路において、前記
変調波信号の相隣るシンボルの各信号点が、４象限の信
号点配置図において対角する象限同士に夫々位置しない
ように出力波形データを加工する手段を有して変調を行
なうようにしたものである。

【００１３】請求項２記載の変調回路は４×ｎ進の入力
ディジタル信号を３×ｎ進に変換する変換回路と、その
変換回路の出力ディジタル信号を差動符号化して通常の
直交振幅変調波信号を出力する変調器へ入力する差動符
号化・マッピング回路を設けたものである。

【００１４】請求項３記載の変調回路は、３×ｎ進の入
力ディジタル信号の上位２ビットを差動符号化する差動
符号化回路を変調器の入力側に設けたものである。

【００１５】

【作用】請求項１記載の発明では、相隣るシンボルの各
信号点が信号点配置図の対角する象限へ遷移しないよう
にできるため、変調波信号の振幅が零にならないように
できる。

【００１６】請求項２記載の発明では、従来の変調器の
入力ディジタル信号に対して、信号点配置図の対角する
象限へ相隣るシンボルの各信号点が遷移しないようなデ
ータ加工を施すことができる。

【００１７】請求項３記載の発明では、情報シンボルの
上位２ビットが信号点の存在する象限を表わす変調器で
情報シンボルの上位２ビットを差動符号化し、その遷移
が信号点配置図の対角する象限へ遷移しないような状態
遷移としたため、請求項１及び２記載の発明と同様に変
調器の出力変調波信号の振幅が零にならないようにでき
る。

【００１８】

【実施例】図１は本発明の第１実施例のブロック図を示
す。同図中、１６進の入力ディジタル信号は４ビット並
列にシフトレジスタ１１，１２及び１３に順次転送され
ていく。これにより、シフトレジスタ１２に一時記憶さ
れている４ビットの入力ディジタル信号を現在のデータ
とすると、シフトレジスタ１３には１シンボル過去のデ
ータが一時記憶され、またシフトレジスタ１１には１シ
ンボル未来のデータが一時記憶されていることになる。
これらシフトレジスタ１１〜１３は夫々帯域制限された
波形を得るために設けられている。

【００１９】シフトレジスタ１１〜１３の各々に格納さ
れた各入力データは夫々並列にリード・オンリ・メモリ
（ＲＯＭ）１５のアドレス端子に供給される。また、こ
れと同時にカウンタ１４より１シンボル当たり１６分割
するデータ（すなわち、１つの入力データに対して時分
割された１６個の出力データをＲＯＭ１５より出力させ
るデータ）がＲＯＭ１５のアドレス端子に供給される。

【００２０】ＲＯＭ１５には予め入力アドレスデータに
対して変調回路が発生すべき搬送波の同相成分と直交成
分毎の各波形データが格納されており、その波形データ
による信号点配置が図１２に示す如くに番号を付したも
のであるとしたとき、次表に従って遷移する各シンボル
の信号点を出力するようになされている。

【００２１】

【表１】

【００２２】上記表１からわかるように、現在のシンボ
ルの送信信号点（出力１６ＱＡＭ信号の信号点）が
“０”，“１”，“４”及び“５”の図１２の信号点配
置における第１象限の信号点のときは、入力ディジタル
データが“０”〜“１１”で示す１２進の値に対して次
に出力されるシンボルの信号点が“１０”，“１１”，
“１４”及び“１５”の対角する第３象限の信号点に遷
移しないように設定されている。

【００２３】同様に、表１からわかるように、現在の送
信信号点が“８”，“９”，“１２”及び“１３”の第
２象限の信号点は“２”，“３”，“６”及び“７”の
対角する第４象限の信号点に遷移することはなく、現在
の送信信号点が第３象限の信号点のときに対角する第１
象限の信号点に、また現在の送信信号点が第４象限の信
号点のときは対角する第２象限の信号点に夫々遷移しな
いように設定されている。

【００２４】なお、入力ディジタルデータは４ビットで
あり、“０”〜“１５”の値をとるが、表１では入力デ
ィジタルデータは“０”〜“１１”の１２進の値しかと
らないから、“１２”〜“１５”の各値は失われるが、
これらは“１１”を越えた分を次のシンボルとして送出
するか、“０”〜“１１”のみを発生する情報の伝達に
用いれば良い。例えば、数字のみからなる情報を伝送す
る場合、“０”〜“９”及びこれらに“．（ピリオ
ド）”，“，（コンマ）”，“ （スペース）”を加え
ても“０”〜“１１”のシンボルで伝送できる。

【００２５】ＲＯＭ１５より取り出された各１０ビット
の位相信号及び直交信号は夫々Ｄ／Ａ変換器１６ａ，１
６ｂでディジタル・アナログ変換された後、低域フィル
タ（ＬＰＦ）１７ａ，１７ｂに夫々供給されて変調ベー
スバンド信号となる。ＬＰＦ１７ａの出力信号はＡＭ変
調器１８ａに供給され、ここで搬送波発振器１９よりの
搬送波を振幅変調（ＡＭ）する。

【００２６】他方、ＬＰＦ１７ｂの出力信号はＡＭ変調
器１８ｂに供給され、ここで搬送波発振器１９よりの搬
送波を９０°移相器２０で９０°移相して得た搬送波を
振幅変調（ＡＭ）する。ＡＭ変調器１８ａ，１８ｂの各
出力ＡＭ信号（４ＡＳＫ信号）は加算器２１で加算合成
されて１６ＱＡＭ信号とされた後、出力端子２２より出
力される。

【００２７】このように、本実施例によれば出力１６Ｑ
ＡＭ信号の相隣るシンボルの信号点同士が信号点配置の
対角する象限間には位置しないようにしているため、１
６ＱＡＭ信号の振幅位相ダイヤグラムは図２に示す如
く、１６ＱＡＭ信号が振幅“０”付近を通らないように
できる。この場合、振幅最大値と最小値の比は23.4dBで
ある。これにより、１６ＱＡＭ信号は所定周波数帯のＲ
Ｆ信号に変換された後、電力増幅器で電力増幅されて送
信される際に、電力増幅器として直線性が低い電力増幅
器を使用しても帯域が広がらず、周波数を有効に利用す
ることができる。あるいは、直線性が低いが、電力効率
の良い電力増幅器を使用すれば従来に比し、電池の長寿
命化を図ることもできる。

【００２８】図３は本発明の第２実施例のブロック図を
示す。同図中、４ビット並列に入力された１６進数の入
力データは１６進−１２進変換回路３０に供給され、こ
こで１２進数に変換された後、差動符号化・マッピング
回路４０により対角する象限の信号点への遷移がないよ
うにマッピングされて従来と同様構成のＱＡＭ変調器５
０に供給される。

【００２９】図４は上記の１６進−１２進変換回路の一
実施例の構成図を示す。同図中、１６進数の入力ディジ
タルデータは４ビット並列にＦＩＦＯ３１に入力され、
ここでマスク回路３２を通して入力されるシンボルクロ
ックに同期して一時記憶された後、マグニチュードコン
パレータ３３，引算器３４及びセレクタ３５の入力端子
Ａに夫々供給される。

【００３０】マグニチュードコンパレータ３３は入力デ
ィジタルデータが１０進数で“１１”以上の値を示すか
否かレベル比較を行なっており、入力ディジタルデータ
が“１１”以上の値のときはハイレベル、“１０”以下
の値のときはローレベルの信号を出力して、セレクタ３
５のセレクト端子、マスク回路３２の制御端子及びフリ
ップフロップ（ＦＦ）３６の入力端子に夫々供給する。

【００３１】また、引算器３４は入力ディジタルデータ
の値から所定の一定値（ここでは１０進数で“１１”）
を差し引く動作を行ない、得られた差の値をセレクタ３
７の入力端子Ｂに入力する。セレクタ３７の入力端子Ａ
にはセレクタ３５の出力信号が入力され、セレクタ３７
のセレクト端子にはＦＦ３６の出力信号が入力される。

【００３２】マスク回路３２はマグニチュードコンパレ
ータ３３の出力信号がハイレベルのとき、入力シンボル
クロックの立上がり入力時にはその入力シンボルクロッ
クの次段への転送を禁止する回路で、後述する如く、値
“１１”以上のディジタルデータ入力時に、“１１”を
越えた値を“１１”を出力した後引続き出力するため、
その時に次のシンボルの入力ディジタルデータがＦＩＦ
Ｏ３１から取り出されてしまわないようにするために設
けられている。

【００３３】セレクタ３５及び３７は夫々セレクト端子
の入力信号がハイレベルのとき入力端子Ｂの信号を出力
し、ローレベルのとき入力端子Ａの信号を出力する。従
って、入力シンボルクロックが図５（Ａ）に示す如きパ
ルスａであり、その２番目の立上がりに同期して入力さ
れた入力ディジタルデータの値が１０進数で“１１”以
上であるときは、コンパレータ３３の出力信号は図５
（Ｂ）にｂで示す如く、入力シンボルクロックａの２番
目の立上がりの直後から３番目の立上がりの直後までハ
イレベルとなる。

【００３４】これにより、マスク回路３２は信号ｂがハ
イレベルのときに入力される３番目のシンボルクロック
ａをマスクして図５（Ｃ）に示す如き信号ｃをＦＩＦＯ
３１のクロック端子に印加する。セレクタ３５はコンパ
レータ３３の出力信号ｂがローレベルの期間はＦＩＦＯ
３１よりの入力ディジタルデータをそのままスルーして
セレクタ３７の入力端子Ａに印加し、出力信号ｂがハイ
レベルの期間、すなわち入力ディジタルデータの値が
“１１”以上のときは入力端子“Ｂ”に固定的に入力さ
れている値“１１”の４ビット「１０１１」を選択して
セレクタ３７の入力端子Ａに印加する。

【００３５】ＦＦ３６は入力信号ｂを入力シンボルクロ
ックａの立上がりでラッチして得た信号を出力するた
め、ＦＦ３６からは図６（Ｄ）にｄで示す如く、入力シ
ンボルクロックａの３番目の立上がりでハイレベルとな
り、４番目の立上がりでローレベルとなる信号ｄが取り
出される。この信号ｄは図４のセレクタ３７のセレクト
端子に印加され、そのローレベル期間はセレクタ３５よ
りの入力ディジタルデータをそのままスルーして出力さ
せ、信号ｄがハイレベルの期間は引算器３４の出力信号
をスルーして出力させる。

【００３６】セレクタ３７の出力信号はＦＦ３８に印加
され、ここでシンボルクロックａの立上がりに同期して
ラッチされる。ＦＦ３８はこの信号を出力データとして
次段（図３の差動符号化・マッピング回路４０）に供給
する。

【００３７】従って、本実施例によれば、“０”〜“１
５”の１６進の値をもつ入力ディジタルデータが“０”
〜“１０”の範囲内の値のときは、入力ディジタルデー
タがＦＩＦＯ３１，セレクタ３５，３７及びＦＦ３８を
夫々経由してそのままの値で出力されるが、“１１”〜
“１５”の範囲内の値のとき、例えば“１１＋ｘ”は、
セレクタ３５，３７及びＦＦ３８を経由してまず“１
１”の値のデータが出力された後、続くシンボルでは引
算器３４より取り出された値“ｘ”のデータがセレクタ
３７，ＦＦ３８を経由して出力される。

【００３８】このように、１６進−１２進変換回路３０
は入力シンボルの値が“１１”を越えるときは最初の出
力シンボルで“１１”を出力した後、次の出力シンボル
で越えた分の値を挿入出力することにより、常に“０”
〜“１１”の範囲内の１２進の値のデータを出力する。

【００３９】この１６進−１２進変換回路３０の出力デ
ータは例えば図６に示す如く差動符号化・マッピング回
路４０を構成するＲＯＭ４１のアドレス端子に印加され
る。このＲＯＭ４１は前回の出力データに関係したデー
タが別のアドレス端子にフィードバック入力される構成
とされている。このＲＯＭ４１の出力データは従来の構
成のＱＡＭ変調器５０に入力データとして供給される。

【００４０】このため、ＲＯＭ４１はアドレス端子に入
力されるデータの値に応じて、従来のＱＡＭ変調器５０
のＱＡＭ信号の信号点配置図において、対角する象限へ
信号点が遷移しないように差動符号化とマッピングを行
なったデータが出力されるように構成されている。これ
により、本実施例の場合は従来のＱＡＭ変調器５０の入
力データに対して加工を施してＱＡＭ変調器５０の出力
１６ＱＡＭ信号の振幅が零にならないようにすることが
できる。なお、図４中、ＱＡＭ変調器５０の構成によっ
ては、差動符号化・マッピング回路４０を省略すること
も可能である。

【００４１】図７は本発明の第３実施例のブロック図を
示す。同図中、差動符号化回路６０にはもともと１２進
の値であるか、又は前記１６進〜１２進変換回路３０に
よって１２進の値に変換されたディジタルデータが４ビ
ット並列に入力される。従って、この入力ディジタルデ
ータの上位２ビットは「００」，「０１」，「１０」の
３通りであり、この上位２ビットだけが差動符号化回路
６０によって差動符号化された後、ＱＡＭ変調器７０へ
下位２ビットと共に入力される。

【００４２】図８は上記の差動符号化回路６０の一実施
例の構成図を示す。同図中、入力ディジタルデータの上
位２ビットはゲート回路６１及びＯＲ回路６２に夫々入
力されて各々所定論理演算された後、加算器６３に供給
される。加算器６３は出力２ビットが１シンボル遅延回
路６４を介してフィードバック入力される構成とされて
おり、ゲート回路６１及びＯＲ回路６２の２ビットの第
１の値と、遅延回路６４の１シンボル前の２ビットの第
２の値とを加算して２ビットの信号を信号点配置の象限
を示す信号として出力する。

【００４３】ここで、信号点配置図の第１，第２，第３
及び第４の各象限は加算器６３の出力２ビットが「０
０」，「０１」，「１０」及び「１１」で表わされるも
のとすると、直前のシンボルが第１象限内の信号点であ
り、次に上位２ビットが「００」のディジタルデータが
入力されたときは、加算器６３の４ビット入力はオール
“０”であるから出力の２ビットが「００」となり、よ
って今回の入力ディジタルデータは第１の象限内であ
る。

【００４４】また、直前のシンボルが第１象限内の信号
点であり、よって遅延回路６４の出力２ビットが「０
０」であるときにおいて、今回の入力ディジタルデータ
の上位２ビットが「１０」のときには、ゲート回路６１
及びＯＲ回路６２の各出力が“１”となるため、加算器
６３は遅延回路６４の出力「００」の１０進数の変換値
“０”と、ゲート回路６１及びＯＲ回路６２の出力「１
１」の１０進数の変換値“３”との和“３”を示す「１
１」を出力する。従って、上記の今回の入力ディジタル
データの信号点は第４象限へ遷移する。

【００４５】この状態において、今度は上位２ビットが
「０１」であるディジタルデータが入力されたものとす
ると、ゲート回路６１及びＯＲ回路６２の出力は「０
１」であるから１０進数の変換値“１”であり、これと
遅延回路６４の出力「１１」の１０進数の変換値“３”
との加算値は１０進数で“４”であり、これは「１０
０」と表わされるが、加算器６３はそのうちの下位２ビ
ット「００」を出力する。従って、今度の入力ディジタ
ルデータの信号点は第１象限へ遷移する。

【００４６】以下、上記と同様にして入力ディジタルデ
ータの上位２ビットの差動符号化を行なうことにより、
図９に矢印で示す如く信号点配置図において、入力ディ
ジタルデータの上位２ビットの値に応じて信号点が状態
遷移する。すなわち、図９の矢印の向きからわかるよう
に、信号点は対角する象限へは遷移せず、矢印につけら
れた数字、すなわち入力ディジタルデータの上位２ビッ
トに応じて同じ象限か隣接する象限へのみ遷移する。

【００４７】なお、入力ディジタルデータの下位２ビッ
トは、上位２ビットで表わされる象限内における４つの
信号点を区別するために用いられる。これにより、図７
のＱＡＭ変調器は信号点配置が図１０に示す如きものが
用いられる。このＱＡＭ変調器７０としては図１１に示
す如き従来回路を用いることができ、また図１の第１実
施例の変調回路も使用できる。ただし、ＲＯＭ５１の記
憶データは表１ではなく、図１０に示す如き信号点配置
であるようにする必要がある。このようにして、本実施
例もＱＡＭ変調器７０の出力ＱＡＭ信号の相隣るシンボ
ルの信号点同士が信号点配置の対角する象限間には位置
しないようにしているため、各実施例と同様にＱＡＭ信
号が振幅“０”付近を通らないようにできる。

【００４８】

【発明の効果】上述の如く、請求項１乃至３記載の発明
によれば出力変調波信号の振幅が零にならないようにし
たため、変調回路の後段に設けられる電力増幅器として
従来に比し直線性の低い電力増幅器を使用しても従来と
同程度の周波数利用効率を確保することができ、また、
従来に比し電源利用効率の良い電力増幅器を使用するこ
とができるため、電池の長寿命化を図ることができる等
の特長を有するものである。

【図面の簡単な説明】

【図１】本発明の第１実施例のブロック図である。

【図２】本発明の一実施例の出力変調波信号の振幅、位
相ダイヤグラムである。

【図３】本発明の第２実施例のブロック図である。

【図４】１６進−１２進変換回路の一実施例の構成図で
ある。

【図５】図４の動作説明用タイムチャートである。

【図６】差動符号化・マッピング回路の一実施例の構成
図である。

【図７】本発明の第３実施例のブロック図である。

【図８】差動符号化回路の一実施例の構成図である。

【図９】本発明の第３実施例の信号点の状態遷移図であ
る。

【図１０】本発明の第３実施例で用いるＱＡＭ変調器の
信号点配置を示す図である。

【図１１】従来の一例のブロック図である。

【図１２】従来回路の一例の信号点配置を示す図であ
る。

【図１３】実際の送信信号の振幅、位相ダイヤグラムを
示す図である。

【図１４】従来回路の出力１６ＱＡＭ信号の振幅、位相
ダイヤグラムを示す図である。

【符号の説明】

１１〜１３シフトレジスタ１５，４１リード・オンリ・メモリ（ＲＯＭ）１６ａ，１６ｂＤ／Ａ変換器１８ａ，１８ｂＡＭ変調器１９搬送波発振器２０９０°移相器２１，６３加算器３０１６進−１２進変換回路３３マグニチュードコンパレータ３４引算器３５，３７セレクタ３６，３８フリップフロップ（ＦＦ）４０差動符号化・マッピング回路５０，７０ＱＡＭ変調器６０差動符号化回路６４遅延回路

Claims

【特許請求の範囲】

【請求項１】入力ディジタル信号で搬送波の位相及び
振幅を夫々変調した変調波信号を出力する変調回路にお
いて、前記変調波信号の相隣るシンボルの各信号点が、４象限
の信号点配置図において対角する象限同士に夫々位置し
ないように出力波形データを加工する手段（１５〜２
１）を有して変調を行なうことを特徴とする変調回路。
【請求項２】各象限ｎ個ずつの信号点からなる信号点
配置図で表わされる直交振幅変調波信号を出力する変調
器（５０）の入力側に、４×ｎ進の入力ディジタル信号
を３×ｎ進に変換する変換回路（３０）と、該変換回路
（３０）の出力ディジタル信号を差動符号化して該変換
回路（５０）に入力することにより、前記信号点配置図
において出力直交振幅変調波信号の相隣るシンボルの各
信号点の対角する象限への遷移を禁止する差動符号化・
マッピング回路（４０）とを有することを特徴とする変
調回路。
【請求項３】各象限ｎ個ずつの信号点からなる信号点
配置図で表わされる直交振幅変調波信号を出力する変調
器（７０）の入力側に、３×ｎ進の入力ディジタル信号
の上位２ビットを差動符号化する差動符号化回路（６
０）を設け、前記信号点配置図において相隣るシンボル
の各信号点の対角する象限への遷移が禁止された直交振
幅変調波信号を前記変調器（７０）より取り出すことを
特徴とする変調回路。