JPH0685637A - 合成スイッチング回路 - Google Patents

合成スイッチング回路

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Publication number
JPH0685637A
JPH0685637A JP4231755A JP23175592A JPH0685637A JP H0685637 A JPH0685637 A JP H0685637A JP 4231755 A JP4231755 A JP 4231755A JP 23175592 A JP23175592 A JP 23175592A JP H0685637 A JPH0685637 A JP H0685637A
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JP
Japan
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circuit
voltage
current
switching
switching fet
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Pending
Application number
JP4231755A
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English (en)
Inventor
Sunao Nakabachi
直 中鉢
Tsuneo Ikegami
恒男 池上
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Ricoh Research Institute of General Electronics Co Ltd
Original Assignee
Ricoh Research Institute of General Electronics Co Ltd
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Publication date
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Abstract

(57)【要約】 【目的】 ２種類あるいは３種類以上のＳＷ回路を組合
せて接続し、それぞれのＳＷ回路の望ましい特性を引き
出すようにして、合成スイッチング回路全体として低残
留電圧、速い立上り時間、立下り時間という特性を持た
せ、低損失、高スイッチング周波数、及び大電流容量を
実現する。 【構成】 電流を入力する第１の端子１と電流を出力す
る第２の端子２との間に、複数種類のＳＷ回路41，42，
43を並列に接続し、その複数種類のＳＷ回路のうち、１
種類若しくは２種類以上のＳＷ回路41に外部から直接単
一の駆動パルス３aを加えて第１次制御を施す。その第
１次制御を受けたＳＷ回路41に流れる電流若しくはその
出力電圧を検出回路６で検出し、その検出回路６の出
力、若しくはその出力と外部からの単一の駆動パルスを
合わせて駆動回路８で操作、整形し、他のＳＷ回路42，
43を駆動する第２次制御を施す。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、例えばスイッチング電
源等に使用される電力用のスイッチング回路で、特に、
複数種のスイッチング素子又はスイッチング素子を含む
スイッチング回路(以下両者を総称してＳＷ回路と記す)
が並列に接続されてなる合成スイッチング回路に関する
ものである。
【０００２】
【従来の技術】１種類のＳＷ回路を複数個単純に並列に
接続して合成スイッチング回路を構成し、１つのＳＷ回
路当たりの損失を小さくする方法や、２種類あるいは３
種類以上のＳＷ回路が並列に接続された合成スイッチン
グ回路において、各ＳＷ回路に外部からプリセットされ
た異なるタイミングの駆動パルスを加えて、立上り時間
及び立下り時間と、完全にオンしている時間の両方にお
ける合成スイッチング回路の損失を小さくする方法が知
られている。
【０００３】一般に、スイッチング素子の特性及び定数
のうち、素子内での損失と大きな関わりを持つのは、そ
の導通化、遮断化に要する時間(オン時遅延時間ｔdon＋
立上り時間ｔr、オフ時遅延時間ｔdoff＋立下り時間
ｔf)と、導通状態で残っている電圧(残留電圧)である。
【０００４】残留電圧を例示すると、バイポーラトラン
ジスタではコレクタ飽和電圧であり、ＦＥＴではオン抵
抗とドレイン電流との積である。ＳＣＲやトライアッ
ク、ＩＧＢＴ等においては、これらの素子が内容的には
複合回路であるので、各々の回路についての付加的残留
電圧がさらに加わる。
【０００５】残留電圧の入力電圧に対する比率、即ち、
(残留電圧)／(入力電圧)は直接的にスイッチング効率を
低下させるから、入力電圧が低くなるにつれて残留電圧
の大きさがスイッチング損失に与える影響の程度は大き
くなる。
【０００６】ｔr、ｔfが関与する損失は、導通化及び遮
断化の過程で生じるから、単位時間内のスイッチングの
回数(スイッチング周波数)に比例し、ｔr、ｔfの長さに
大きく影響される。
【０００７】残留電圧による損失は、スイッチング周波
数と無関係とみなせるから、スイッチング周波数が低い
ときは残留電圧の低い素子が有利であるが、スイッチン
グ周波数が高くなるにつれてｔr、ｔfの速い素子が有利
になる。そして、残留電圧の低いことは耐圧や高速性と
相容れぬ場合が多く、さらに素子の入出力容量、電流容
量等を考慮に入れると、１ＭＨz 以上でのスイッチング
を行わせるに足りる電力用スイッチング素子は現在得難
い。
【０００８】このため、従来は、次のような方法が採ら
れてきた。なお、ここではスイッチング素子としてＦＥ
Ｔを使用した例を示す。
【０００９】図23は、従来例を示したもので、１は電流
を入力する第１の端子、２は電流を出力する第２の端
子、45ａ，45ｂ，…，45ｎはオン抵抗が大きく、ｔr、
ｔfが短いＦＥＴ(同一特性)、31ａ，31ｂ，…，31ｎは
外部からの単一の駆動パルス(同一タイミング、同一電
位)、32ａ，32ｂ，…，32ｎは外部からの単一の駆動パ
ルスの基準電圧(同一電圧)である。
【００１０】図23の構成では、オン抵抗が大きく、
ｔr、ｔfが短いＦＥＴとその駆動回路を２組以上並列に
接続して同一タイミングで動作させることで、ＦＥＴ一
素子に流れる電流を減らし、ＦＥＴのドレイン・ソース
間を流れる電流のｔr、ｔfを変化させることなく、電流
容量を増加することができる。
【００１１】図24は、従来例の他の構成を示したもの
で、１，２はそれぞれ第１の端子、第２の端子であり、
また、４はオン抵抗が小さく、ｔr、ｔfが長い第１のス
イッチングＦＥＴ、５はオン抵抗が大きく、ｔr、ｔfが
短い第２のスイッチングＦＥＴ、34ａは外部からの第１
の駆動パルス、34ｂは第１の駆動パルスの基準電圧、35
ａは外部からの第２の駆動パルス、35ｂは第２の駆動パ
ルスの基準電圧である。
【００１２】図24の構成では、オン抵抗が小さく、
ｔr、ｔfが長い第１のスイッチングＦＥＴ４と、オン抵
抗が大きく、ｔr、ｔfが短い第２のスイッチングＦＥＴ
５とを同一タイミングでターンオンし、かつ、第１のス
イッチングＦＥＴ４がターンオフした後に遅れて第２の
スイッチングＦＥＴ５がターンオフするように外部から
立上りのタイミングが同一で、立下りのタイミングが異
なる２つの駆動パルスを加えてｔr、ｔfと、完全にオン
している時間の両方におけるＦＥＴの損失を小さくし
て、第１の端子１と第２の端子２の間を流れる電流のｔ
r、ｔfは、オン抵抗が大きくｔr、ｔfが短い第２のスイ
ッチングＦＥＴ５と同一のままで、電流容量を増加する
ことができる。
【００１３】
【発明が解決しようとする課題】しかながら、図23の構
成では、スイッチングＦＥＴの素子数が増加し、実装、
コストの面で問題があり、図24の構成では、ＦＥＴ毎に
タイミングが異なる駆動回路が２つ必要で、それに加え
て使用するＦＥＴ毎に、オン抵抗が小さく、ｔr、ｔfが
長い第１のスイッチングＦＥＴ４とオン抵抗が大きく、
ｔr、ｔfが短い第２のスイッチングＦＥＴ５のオフ時間
の遅れのバラツキを調整する必要があるという問題があ
った。
【００１４】本発明は、このような従来の問題点を解決
するためになされたもので、２種類、あるいは３種類以
上のＳＷ回路を組み合わせ、各々のＳＷ回路の中の望ま
しいものを引き出して組み合わせ、一つの良好なスイッ
チング動作を行う次のような特徴を持つ合成スイッチン
グ回路を提供することを目的とする。
【００１５】 制御回路からは従来通りの幅変調、周
波数変調あるいは単一の駆動パルスｍ個のうちｎ個(ｎ
≦ｍ)をＳＷ回路に出力する制御(以下間引き制御)等に
よる外部からの単一の駆動パルスを出力する。
【００１６】 ２種類あるいは３種類以上のＳＷ回路
において、その中の１種類あるいは２種類以上のＳＷ回
路に対して、上記単一の駆動パルスを直接印加し、他の
ＳＷ回路には、単一の駆動パルスを印加されたＳＷ回路
の電圧または電流を検出した信号と自らの電圧または電
流を検出した信号の片方か両方、あるいはこれらに単一
の駆動パルスを組み合わせて操作、整形して印加する。
【００１７】 上記の合成によって、低残留電圧、速
いｔr及びｔfという特性を同時に持つ。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、電流を入力する第１の端子と電流を出力
する第２の端子との間に、複数種類のスイッチング素子
あるいはスイッチング素子を含むスイッチング回路(以
下ＳＷ回路)が並列に接続されてなる合成スイッチング
回路であって、(1) 複数種類のＳＷ回路のうち、１種類
若しくは２種類以上のＳＷ回路に外部から直接単一の駆
動パルスを加える第１次制御を施して、その第１次制御
を受けたＳＷ回路に流れる電流若しくは電圧を検出する
検出回路と、検出回路の出力、若しくはその出力と外部
からの単一の駆動パルスを合わせて操作、整形し、他の
ＳＷ回路を駆動する第２次制御を施す駆動回路とから構
成される。また、(2) 前記(1)の構成に、第２次制御を
受けたＳＷ回路に流れる電流若しくは電圧を検出する第
２の検出回路と、この第２の検出回路の出力、若しくは
その出力と外部からの単一の駆動パルスを合わせて操
作、整形し、第１次制御、第２次制御を受けていない残
りのＳＷ回路を駆動する第３次制御を施す第２の駆動回
路とをさらに備えている構成とする。さらに、(3) 複数
種類のＳＷ回路のうち、１種類若しくは２種類以上のＳ
Ｗ回路に外部から直接単一の駆動パルスを加える第１次
制御を施して、その第１次制御を受けたＳＷ回路に流れ
る電流若しくは電圧を検出する第１の検出回路と、他の
１種類若しくは２種類以上のＳＷ回路に流れる電流若し
くは電圧を検出する第２の検出回路と、第１及び第２の
検出回路の各出力、若しくはその出力と外部からの単一
の駆動パルスを合わせて操作、整形し、前記他の１種類
若しくは２種類以上のＳＷ回路を駆動する第２次制御を
施す駆動回路とから構成される。
【００１９】
【作用】２種類、あるいは３種類以上のＳＷ回路を組合
せ、それぞれのＳＷ回路の特性の中の望ましいものを引
き出して組合せ、低残留電圧、速いｔr、ｔfという特性
を同時に持つ低損失、高スイッチング周波数、大電力容
量の合成スイッチング回路を、外部から、従来通りの幅
変調、周波数変調あるいは間引き制御等の単一パルスで
制御することができる。
【００２０】
【実施例】以下、図面を参照して実施例を詳細に説明す
る。
【００２１】まず、図１は、上記構成(1)に係る基本構
成を示したものである。１は第１の端子、２は第２の端
子、３aは外部からの単一の駆動パルス、３bは外部から
の単一の駆動パルス３aの基準電圧、41は第１のＳＷ回
路、42は第２のＳＷ回路、43は第３のＳＷ回路、６は第
１のＳＷ回路41に流れる電流を検出する電流検出回路、
８は電流検出回路６の出力を操作、整形して第２のＳＷ
回路42と第３のＳＷ回路43を駆動する駆動回路である。
【００２２】図１の構成では、外部からの単一の駆動パ
ルス３aで第１のＳＷ回路41を駆動し、第１のＳＷ回路4
1に流れる電流の変化を電流検出回路６で検出し、検出
した電流の変化を駆動回路８で操作、整形した後、第２
のＳＷ回路42、第３のＳＷ回路43を駆動し、第１の端子
１と第２の端子２の間の合成スイッチング回路のｔr、
ｔfが速くなり、残留電圧が低くなるようにする。
【００２３】図２は、上記構成(3)に係る基本構成を示
したものである。図１と同一符号のものは同一のものを
表わしており、また、41ａは１番目の第１のＳＷ回路、
41ｎはｎ番目の第１のＳＷ回路、51ａは１番目の第２の
ＳＷ回路、51ｎはｎ番目の第２のＳＷ回路、６は１番目
〜ｎ番目の第１のＳＷ回路41ａ〜41ｎに流れる電流を検
出する第１の電流検出回路、７は１番目〜ｎ番目の第２
のＳＷ回路51ａ〜51ｎに流れる電流を検出する第２の電
流検出回路、８は第１の電流検出回路６、第２の電流検
出回路７の出力と、外部からの単一の駆動パルス３aを
操作、整形して１番目〜ｎ番目の第２のＳＷ回路51ａ〜
51ｎを駆動する駆動回路、12ａ，12ｂはそれぞれ駆動回
路８への外部からの電源(プラス側及びマイナス側)であ
る。
【００２４】図２の構成では、外部からの単一の駆動パ
ルス３aで１番目〜ｎ番目の第１のＳＷ回路41ａ〜41ｎ
を駆動し、１番目〜ｎ番目の第１のＳＷ回路41ａ〜41ｎ
に流れる電流の変化を第１の電流検出回路６で検出し、
また、１番目〜ｎ番目の第２のＳＷ回路51ａ〜51ｎに流
れる電流の変化を第２の電流検出回路７で検出し、第１
の電流検出回路６、第２の電流検出回路７の出力と外部
からの単一の駆動パルス３aを駆動回路８で操作、整形
した後、１番目〜ｎ番目の第２のＳＷ回路51ａ〜51ｎを
駆動し、第１の端子１と第２の端子２の間の合成スイッ
チング回路のｔr、ｔfが速くなり、残留電圧が低くなる
ようにする。
【００２５】図３は、上記構成(2)に係る第１の基本構
成を示したものである。図１と同一符号のものは同一の
ものを表わしており、また、６は第１のＳＷ回路41に流
れる電流を検出する第１の電流検出回路、７は第２のＳ
Ｗ回路42に流れる電流を検出する第２の電流検出回路、
８は第１の電流検出回路６の出力を操作、整形して第２
のＳＷ回路42を駆動する第１の駆動回路、９は第２の電
流検出回路７の出力を操作、整形して第３のＳＷ回路43
を駆動する第２の駆動回路である。
【００２６】図３の構成では、外部からの単一の駆動パ
ルス３aで第１のＳＷ回路41を駆動し、第１のＳＷ回路4
1に流れる電流の変化を第１の電流検出回路６で検出
し、検出した電流の変化を第１の駆動回路８で操作、整
形した後、第２のＳＷ回路42を駆動し、さらに、第２の
ＳＷ回路42に流れる電流の変化を第２の電流検出回路７
で検出し、検出した電流の変化を第２の駆動回路９で操
作、整形した後、第３のＳＷ回路43を駆動し、第１の端
子１と第２の端子２の間の合成スイッチング回路の
ｔr、ｔfが速くなり、残留電圧が低くなるようにする。
【００２７】図４は、上記構成(2)に係る第２の基本構
成を示したものである。ここでは、外部からの単一の駆
動パルス３aで第１のＳＷ回路41を駆動し、第１のＳＷ
回路41に流れる電流の変化を第１の電流検出回路６で検
出し、第１の電流検出回路６の出力と外部からの単一の
駆動パルス３aを第１の駆動回路８で操作、整形した
後、第２のＳＷ回路42を駆動し、さらに、第２のＳＷ回
路42に流れる電流の変化を第２の電流検出回路７で検出
し、第２の電流検出回路７の出力と第１の駆動回路８の
出力と外部からの単一の駆動パルス３aを第２の駆動回
路９で操作、整形した後、第３のＳＷ回路43を駆動し、
第１の端子１と第２の端子２の間の合成スイッチング回
路のｔr、ｔfが速くなり、残留電圧が低くなるようにす
る。
【００２８】以下、具体的実施例に付いて説明する。図
５は、本発明の第１の実施例を示したもので、前記図１
〜図４と同一符号のものは同一のものを表わしており、
また、４はオン抵抗が小さく、ｔr、ｔfが長い第１のス
イッチングＦＥＴ、５はオン抵抗が大きく、ｔr、ｔfが
短い第２のスイッチングＦＥＴである。第１の電流検出
回路６は第１のスイッチングＦＥＴ４のドレイン・ソー
ス間に流れる電流を検出し、第２の電流検出回路７は第
２のスイッチングＦＥＴ５のドレイン・ソース間に流れ
る電流を検出する。また、駆動回路８は第１の電流検出
回路６の出力と第２の電流検出回路７の出力を操作、整
形し、その出力によって第２のスイッチングＦＥＴ５
を、第１のスイッチングＦＥＴ４がターンオフしたあと
でターンオフさせる。さらに、10はスイッチング動作の
一周期の中の一定時間、第２のスイッチングＦＥＴ５の
ゲート・ソース間の電圧を決定する抵抗、11は外部から
の単一の駆動パルス３aによって第２のスイッチングＦ
ＥＴ５をターンオンすると共に、ターンオフするのを阻
止するダイオードである。また、Ｐは駆動回路８の出力
電圧で、Ｐの電圧の基準は第２の端子２の電圧である。
【００２９】第１のスイッチングＦＥＴ４のソースは第
２の端子２に接続され、ドレインは第１の電流検出回路
６に接続され、ゲートには外部からの単一の駆動パルス
３aが入力する。また、第２のスイッチングＦＥＴ５の
ソースも第２の端子２に接続され、ドレインは第２の電
流検出回路７に接続され、ゲートはダイオード11のカソ
ード、駆動回路８の出力及び抵抗10の一端に接続されて
いる。ダイオード10のアノードには外部からの単一の駆
動パルス３aが入力される。抵抗10の他端は第２の端子
２に接続され、外部からの単一の駆動パルス３aの基準
電圧３bは、第２の端子２に接続された端子に入力され
る。
【００３０】第１の電流検出回路６は第１のスイッチン
グＦＥＴ４のドレインと第１の端子１に接続され、その
出力は駆動回路８に入力される。また、第２の電流検出
回路７は第２のスイッチングＦＥＴ５のドレインと第１
の端子１に接続され、その出力は駆動回路８に入力され
る。
【００３１】次に、本実施例の動作を説明する。第１の
端子１と第２の端子２との間に、第１の端子から第２の
端子へ電流が流れるように直流電源が接続されたとき、
各部信号のタイミングチャートは図７のようになる。
【００３２】外部からの単一の駆動パルス３aの電圧Ｖ
INが第１のスイッチングＦＥＴ４のスレッシュホールド
電圧Ｖth1、第２のスイッチングＦＥＴ５のスレッシュ
ホールド電圧Ｖth2よりも十分大きな電圧ＶHになると、
第１のスイッチングＦＥＴ４のゲート・ソース間の電圧
ＶGS1はＶHになり、第２のスイッチングＦＥＴ５のゲー
ト・ソース間の電圧ＶGS2は、駆動回路８の出力Ｐがハ
イ・インピーダンスであり、ダイオード11が順バイアス
になるので、ＶHからダイオード11の順方向電圧ＶF1だ
け電圧が降下した値ＶH−ＶF1になり、第１のスイッチ
ングＦＥＴ４、第２のスイッチングＦＥＴ５は共にター
ンオンしてそれぞれのオン時遅延時間ｔdon1、ｔdon2経
過後に、第２のスイッチングＦＥＴ５のドレイン・ソー
ス間に流れる電流Ｉ2＞０となったあとで、第１のスイ
ッチングＦＥＴ４のドレイン・ソース間に流れる電流Ｉ
1＞０となる[(a)部]。
【００３３】ここで、Ｉ1は単調に増加する[(b)部]。一
方、Ｉ2はＩ1より早く流れ始め、第２のスイッチングＦ
ＥＴ５のｔrが第１のスイッチングＦＥＴ４のｔrよりも
速いため、初めは増加するが[(c)部]、第１のスイッチ
ングＦＥＴ４の電流が立ち上がってくると、一転してＩ
2は次第に減少する[(d)部]。第１のスイッチングＦＥＴ
４が完全に立ち上がると、第１のスイッチングＦＥＴ
４、第２のスイッチングＦＥＴ５には、第１のスイッチ
ングＦＥＴ４のオン抵抗をＲon1、第２のスイッチング
ＦＥＴ５のオン抵抗をＲon2とすると、Ｉ1：Ｉ2＝
Ｒon2：Ｒon1 の比で電流が流れる[(e)部]。
【００３４】次に、外部からの単一の駆動パルス３aの
電圧ＶINが０になると、第１のスイッチングＦＥＴ４の
ゲート・ソース間の電圧ＶGS1は０(＜Ｖth1)になるので
[(f)部]、第１のスイッチングＦＥＴ４はターンオフ
し、第１のスイッチングＦＥＴ４を流れる電流Ｉ1はオ
フ時遅延時間ｔdoff1経過後に減少し、第１の電流検出
回路６はＩ1の減少を検出し、駆動回路８に出力する。
第２のスイッチングＦＥＴ５のゲート・ソース間電圧Ｖ
GS2は、駆動回路８の出力Ｐがハイインピーダンスであ
り、ダイオード11が逆バイアスになるので、第２のスイ
ッチングＦＥＴ５のゲート・ソース間の容量に蓄積され
た電荷が抵抗10を通して放電され、ＶH−ＶF1より減少
するが、抵抗10を、第２のスイッチングＦＥＴ５のゲー
ト・ソース間電圧ＶGS2が、駆動回路８の出力Ｐがほぼ
０になるまでの間は第２のスイッチングＦＥＴ５のスレ
ッシュホールド電圧Ｖth2よりも大きくなるように設定
することで、第２のスイッチングＦＥＴ５はオンし続
け、第２のスイッチングＦＥＴ５のドレイン・ソース間
を流れる電流Ｉ2は、第１のスイッチングＦＥＴ４のド
レイン・ソース間を流れる電流Ｉ1の減少を補うように
増加する[(g)部]。
【００３５】駆動回路８は、第１の電流検出回路６が第
１のスイッチングＦＥＴ４のドレインン・ソース間を流
れる電流Ｉ1の減少を検出した時点、又はそれから一定
時間後にその出力をほぼ０にする[(h)部]。そこで、第
２のスイッチングＦＥＴ５のゲート・ソース間の電圧Ｖ
GS2≒０(＜Ｖth2)となるので、第２のスイッチングＦＥ
Ｔ５はターンオフし、そのドレイン・ソース間を流れる
電流Ｉ2はオフ時遅延時間ｔdoff2経過後に減少し、第２
の電流検出回路７はＩ2の減少を駆動回路８に出力し
[(i)部]、そして、第１のスイッチングＦＥＴ４を流れ
る電流Ｉ1＝０となった後で、Ｉ2＝０となる[(j)部]。
【００３６】駆動回路８は、第２の電流検出回路７が第
２のスイッチングＦＥＴ５のドレイン・ソース間を流れ
る電流Ｉ2の減少を出力してＩ2＝０となった後にその出
力Ｐをハイインピーダンスにする。そこで、第２のスイ
ッチングＦＥＴ５のゲート・ソース間の電圧ＶGS2は抵
抗10の他端が接続されている第２の端子２の電圧になる
ので０となる[(k)部]。
【００３７】再び、外部からの単一の駆動パルス３aの
電圧ＶINが第１のスイッチングＦＥＴ４のスレッシュホ
ールド電圧Ｖth1、第２のスイッチングＦＥＴ５のスレ
ッシュホールド電圧Ｖth2よりも十分大きな電圧ＶHにな
り[(m)部＝(a)部]、以降(a)〜(k)の動作を繰り返す。
【００３８】図６は、本発明の第２の実施例を示したも
ので、ここでは、図５の実施例の第２の電流検出回路７
が省略されており、従って、第１のスイッチングＦＥＴ
４のドレイン・ソース間に流れる電流を検出する電流検
出回路６の出力によって駆動回路８が、第１のスイッチ
ングＦＥＴ４がターンオフした後で第２のスイッチング
ＦＥＴ５をターンオフする構成となっている。
【００３９】この第２の実施例の動作は図５の実施例と
ほとんど同じであり、各信号のタイミングチャートは図
７に示したものと同じである。
【００４０】図８は、本発明の第３の実施例を示したも
ので、今度は、図５の実施例の第１の電流検出回路６が
省略されており、従って、第２のスイッチングＦＥＴ５
のドレイン・ソース間に流れる電流を検出する電流検出
回路７の出力によって駆動回路８が、第１のスイッチン
グＦＥＴ４がターンオフした後で第２のスイッチングＦ
ＥＴ５をターンオフする構成となっている。
【００４１】この第３の実施例の動作も図５の実施例と
ほとんど同じであり、各信号のタイミングチャートは図
７に示したものと同じである。
【００４２】図９は、本発明の第４の実施例であり、回
路構成としては図６の実施例と同じであるが、ここで
は、４aはｔrが短く、ｔfが長い第１のスイッチングＦ
ＥＴ、５aはｔrが長く、ｔfが短い第２のスイッチング
ＦＥＴである点が異なる。
【００４３】次に、本実施例の動作を、図10のタイミン
グチャートを参照して説明する。外部からの単一の駆動
パルス３aの電圧ＶINが第１のスイッチングＦＥＴ４aの
スレッシュホールド電圧Ｖth1、第２のスイッチングＦ
ＥＴ５aのスレッシュホールド電圧Ｖth2よりも十分大き
な電圧ＶHになると、第１のスイッチングＦＥＴ４aのゲ
ート・ソース間の電圧ＶGS1はＶHになり、第２のスイッ
チングＦＥＴ５aのゲート・ソース間の電圧ＶGS2は、駆
動回路８の出力Ｐがハイインピーダンスであり、ダイオ
ード11が順バイアスになるので、ＶHからダイオード11
の順方向電圧ＶF1だけ電圧が降下した値ＶH−ＶF1にな
り、第１のスイッチングＦＥＴ４a、第２のスイッチン
グＦＥＴ５aは共にターンオンしてそれぞれのオン時遅
延時間ｔdon1、ｔdon2経過後に、第１のスイッチングＦ
ＥＴ４aのドレイン・ソース間に流れる電流Ｉ1＞０とな
ったあとで、第２のスイッチングＦＥＴ５aのドレイン
・ソース間に流れる電流Ｉ2＞０となる[(a)部]。
【００４４】ここで、Ｉ2は単調に増加する[(b)部]。一
方、Ｉ1はＩ2より早く流れ始め、第１のスイッチングＦ
ＥＴ４aのｔrが第２のスイッチングＦＥＴ５aのｔrより
も速いため、初めは増加するが[(c)部]、第２のスイッ
チングＦＥＴ５aが立ち上がってくると、一転してＩ1は
次第に減少する[(d)部]。第２のスイッチングＦＥＴ５a
が完全に立ち上がると、第１のスイッチングＦＥＴ４
a、第２のスイッチングＦＥＴ５aには、第１のスイッチ
ングＦＥＴ４aのオン抵抗をＲon1、第２のスイッチング
ＦＥＴ５aのオン抵抗をＲon2とすると、Ｉ1：Ｉ2＝Ｒ
on2：Ｒon1 の比で電流が流れる[(e)部]。
【００４５】次に、外部からの単一の駆動パルス３aの
電圧ＶINが０になると、第１のスイッチングＦＥＴ４a
のゲート・ソース間の電圧ＶGS1は０(＜Ｖth1)になるの
で[(f)部]、第１のスイッチングＦＥＴ４aはターンオフ
し、第１のスイッチングＦＥＴ４aを流れる電流Ｉ1はオ
フ時遅延時間ｔdoff1経過後に減少し、電流検出回路６
はＩ1の減少を検出し、駆動回路８に出力する。第２の
スイッチングＦＥＴ５aのゲート・ソース間電圧Ｖ
GS2は、駆動回路８の出力Ｐがハイインピーダンスであ
り、ダイオード11が逆バイアスになるので、第２のスイ
ッチングＦＥＴ５aのゲート・ソース間の容量に蓄積さ
れた電荷が抵抗10を通して放電され、ＶH−ＶF1より減
少するが、抵抗10を、第２のスイッチングＦＥＴ５aの
ゲート・ソース間電圧ＶGS2が、駆動回路８の出力Ｐが
ほぼ０になるまでの間は第２のスイッチングＦＥＴ５a
のスレッシュホールド電圧Ｖth2よりも大きくなるよう
に設定することで、第２のスイッチングＦＥＴ５aはオ
ンし続け、第２のスイッチングＦＥＴ５aのドレイン・ソ
ース間を流れる電流Ｉ2は、第１のスイッチングＦＥＴ
４aのドレイン・ソース間を流れる電流Ｉ1の減少を補う
ように増加する[(g)部]。
【００４６】駆動回路８は、電流検出回路６が第１のス
イッチングＦＥＴ４aのドレイン・ソース間を流れる電
流Ｉ1の減少を検出した時点、又はそれから一定時間後
にその出力Ｐをほぼ０にする[(h)部]。そこで、第２の
スイッチングＦＥＴ５aのゲート・ソース間の電圧ＶGS2
≒０(＜Ｖth2)となるので、第２のスイッチングＦＥＴ
５aはターンオフし、そのドレイン・ソース間を流れる
電流Ｉ2はオフ時遅延時間ｔdoff2経過後に減少し[(i)
部]、そして、第１のスイッチングＦＥＴ４aを流れる電
流Ｉ1＝０となった後で、Ｉ2＝０となる[(j)部]。
【００４７】駆動回路８は、第２のスイッチングＦＥＴ
５aのドレイン・ソース間を流れる電流Ｉ2＝０となった
後にその出力Ｐをハイインピーダンスにする。そこで、
第２のスイッチングＦＥＴ５aのゲート・ソース間の電
圧ＶGS2は抵抗10の他端が接続されている第２の端子２
の電圧になるので０となる[(k)部]。
【００４８】再び、外部からの単一の駆動パルス３aの
電圧ＶINが第１のスイッチングＦＥＴ４aのスレッシュ
ホールド電圧Ｖth1、第２のスイッチングＦＥＴ５aのス
レッシュホールド電圧Ｖth2よりも十分大きな電圧ＶHに
なり[(m)部＝(a)部]、以降(a)〜(k)の動作を繰り返す。
【００４９】図11及び図12は、図９の例として、ｔrが
短く、ｔfが長い第１のスイッチングＦＥＴに２ＳＫ８
１２、ｔrが長く、ｔfが短い第２のスイッチングＦＥＴ
に２ＳＫ８５４を使用し、２ＳＫ８１２に流れる電流が
立下り始めてから35ns後に、２ＳＫ８５４にオフ信号を
加える合成スイッチング回路を構成したときと２ＳＫ８
１２のみの場合の、５Ａの電流をスイッチングしたとき
の比較を示したものである。
【００５０】図11は、２ＳＫ８１２のみ、２ＳＫ８５４
のみ、及び２ＳＫ８１２と２ＳＫ８５４との組合せで、
オフ→オン→オフしたときのアドミッタンスの変化を示
したものである。ここで、はオン時遅延時間ｔdon、
はｔr、はオフ時遅延時間ｔdoff、はｔf、はス
イッチングＦＥＴが完全にオンしているときのアドミッ
タンスである。からの値は表１の通りである。な
お、表１にはこれらに加えて２ＳＫ８１２と２ＳＫ８５
４の組み合わせの電流配分も示す。
【００５１】
【表１】
【００５２】また、２ＳＫ８１２と２ＳＫ８５４の組合
せでの(A)は２ＳＫ８１２、２ＳＫ８５４が共にオン時
遅延時間であるとき、(B)は２ＳＫ８１２、２ＳＫ８５
４がほぼ同時に立上り始めてから２ＳＫ８１２が完全に
オンするまで、(C)は２ＳＫ８１２が完全にオンしてか
ら２ＳＫ８５４が完全にオンするまで、(D)は２ＳＫ８
１２、２ＳＫ８５４が共に完全にオンしているとき、
(E)は２ＳＫ８１２にオフ信号を加えてから立下り始め
るまでのオフ時遅延時間、(F)は２ＳＫ８１２が立下り
始めたときの２ＳＫ８１２に流れる電流の変化を検出し
てから35ns遅延して、２ＳＫ８５４にオフ信号を加える
まで、(G)は２ＳＫ８５４にオフ信号を加えてから２Ｓ
Ｋ８１２が完全にオフするまで、(H)は２ＳＫ８１２が
完全にオフしてから２ＳＫ８５４が立下り始めるまで、
(I)は２ＳＫ８５４が立下り始めてから完全にオフする
までの時間である。
【００５３】図12は、２ＳＫ８１２のみ、及び２ＳＫ８
１２と２ＳＫ８５４との組合せで、オフ→オン→オフし
たときの第１の端子と第２の端子との間の電圧の変化を
示したものである。
【００５４】図12で、(A)は全てのスイッチングＦＥＴ
が立上りかけている時間、(B)は全てのスイッチングＦ
ＥＴがオンしている時間、(C)は２ＳＫ８１２のみでは
全てのスイッチングＦＥＴがオンしている時間、２ＳＫ
８１２と２ＳＫ８５４の組合せでは、２ＳＫ８１２が立
下り始めてから２ＳＫ８５４が立下り始めるまでの時
間、(D)は２ＳＫ８１２のみでは２ＳＫ８１２が立下り
始めてから完全にオフするまでの時間で、２ＳＫ８１２
と２ＳＫ８５４の組合せでは２ＳＫ８５４が立下り始め
てから完全にオフするまでの時間である。
【００５５】また、ハッチングはスイッチングＦＥＴの
損失を示すものである。(A)、(B)では２ＳＫ８１２の
み、２ＳＫ８１２と２ＳＫ８５４との組合せの損失にほ
とんど差はないが、(C)では２ＳＫ８１２のみの方が損
失が小さく、(D)では２ＳＫ８１２と２ＳＫ８５４との
組合せの方が損失が小さい。全体では、２ＳＫ８１２と
２ＳＫ８５４との組合せの方が損失が小さい。
【００５６】電圧の変化する時間は、スイッチングＦＥ
Ｔがターンオンするときは２ＳＫ８１２のみ、２ＳＫ８
１２と２ＳＫ８５４との組合せの間にほとんど差はない
が、ターンオフするときは２ＳＫ８１２と２ＳＫ８５４
との組合せの方が速くなっている。
【００５７】以上のことは、スイッチング周波数が高く
なったときに大きな差となり、２ＳＫ８１２と２ＳＫ８
５４との組合せの方が２ＳＫ８１２のみの場合に比べて
より高いスイッチング周波数に対応可能である。また、
損失についても、スイッチング周波数が高くなると図12
の(A)，(B)，(C)，(D)のうち(A)，(C)，(D)の部分の損
失が支配的となっているので、２ＳＫ８１２と２ＳＫ８
５４との組合せと、２ＳＫ８１２のみの場合との損失の
差は大きくなり、２ＳＫ８１２と２ＳＫ８５４との組合
せの方が２ＳＫ８１２のみの場合よりもさらに損失が小
さくなる。
【００５８】図13は、本発明の第５の実施例を示したも
のである。電流検出回路６はカレントトランス６a、抵
抗６bからなり、また、駆動回路８は駆動トランジスタ
８a、
【００５９】
【外１】
【００６０】ジスタ８aに伝達される信号を遅延させ
る。またイはカレントトランス６aに発生する電圧、ロ
はバイアス抵抗８cの電圧で、イ，ロの電圧の基準は第
２の端子２の電圧である。
【００６１】本実施例の動作を、図14に示すタイミング
チャートを参照して説明する。外部からの単一の駆動パ
ルス３aの電圧ＶINがＶHになると、第１のスイッチング
ＦＥＴ４のゲート・ソース間の電圧ＶGS1はＶH(＞
Ｖth1；Ｖth1は第１のスイッチングＦＥＴ４のスレッシ
ュホールド電圧)になり、第２のスイッチングＦＥＴ５
のゲート・ソース間の電圧ＶGS2は、駆動回路８の出力
が、駆動トランジスタ８aのコレクタで、かつ駆動トラ
ンジスタ８aがオフであり、ダイオード11が順バイアス
になるので、ＶHからダイオード11の順方向電圧ＶF1だ
け低い電圧ＶH−ＶF1(＞Ｖth2；Ｖth2は第２のスイッチ
ングＦＥＴ５のスレッシュホールド電圧)になり両方共
ターンオンして、各々のオン時遅延時間ｔdon1、ｔdon2
経過後に、第２のスイッチングＦＥＴ５のドレイン・ソ
ース間に流れる電流Ｉ2＞０となったあとで、第１のス
イッチングＦＥＴ４のドレイン・ソース間に流れる電流
Ｉ1＞０となる[(a)部]。
【００６２】このとき、第１のスイッチングＦＥＴ４の
ドレイン・ソース間を流れる電流Ｉ1は増加するので、
カレントトランス６aの電圧イは負となり、保護ダイオ
ード８bは順バイアスになって、バイアス抵抗８cの電圧
ロは保護ダイオード８bの順方向電圧をＶF5とすると−
ＶF5となり、駆動トランジスタ８aはオフのままである
[(b)部]。
【００６３】第２のスイッチングＦＥＴ５のソース・ド
レイン間を流れる電流Ｉ2は、Ｉ1よりも早く流れ始め、
第２のスイッチングＦＥＴ５のｔrが第１のスイッチン
グＦＥＴ４のｔrよりも速いため、初めは増加するが
[(c)部]、第１のスイッチングＦＥＴ４が立ち上がって
くると、減少する[(d)部]。
【００６４】それぞれのスイッチングＦＥＴのドレイン
・ソース間を流れる電流Ｉ1、Ｉ2が一定のときは、カレ
ントトランス６aには電圧が発生しないので、駆動回路
８に変化はない[(e)部]。
【００６５】次に、外部からの単一の駆動パルス３aの
電圧ＶINが０になると、第１のスイッチングＦＥＴ４の
ゲート・ソース間の電圧ＶGS1は０(＜Ｖth1)になり、第
１のスイッチングＦＥＴ４はターンオフし、第１のスイ
ッチングＦＥＴ４のドレイン・ソース間を流れる電流Ｉ
1はオフ時遅延時間ｔdoff1経過後に減少し、カレント
【００６６】
【外２】
【００６７】また、このとき駆動トランジスタ８aがタ
ーンオンして第２のスイッチングＦＥＴ５がターンオフ
するまでの間、第２のスイッチングＦＥＴ５のゲート・
ソース間電圧ＶGS2は、駆動トランジスタ８aはオフであ
り、ダイオード11が逆バイアスになるので、第２のスイ
ッチングＦＥＴ５のゲート・ソース間の容量に蓄積され
た電荷が抵抗10を通して放電され、ＶH−ＶF1より減少
するが、抵抗10を、第２のスイッチングＦＥＴ５のゲー
ト・ソース間電圧ＶGS2が、駆動トランジスタ８aがター
ンオンし、トランジスタ８aのコレクタ・エミッタ間に
電流が流れ始めるまでの間は第２のスイッチングＦＥＴ
５のスレッシュホールド電圧Ｖth2よりも大きくなるよ
うに設定することで、第２のスイッチングＦＥＴ５はオ
ンし続け、第２のスイッチングＦＥＴ５を流れる電流Ｉ
2は、第１のスイッチングＦＥＴ４のドレイン・ソース
間を流れる電流Ｉ1の減少を補うように増加する[(g)
部]。
【００６８】駆動トランジスタ８aがターンオンし、ト
ランジスタ８aのコレクタ・エミッタ間に電流が流れ始
めると、第２のスイッチングＦＥＴ５のゲート・ソース
間の容量に蓄積された電荷は駆動トランジスタ８aのコ
レクタに流れ、抵抗10による放電よりも十分速く放電さ
れて、第２のスイッチングＦＥＴ５のゲート・ソース間
の電圧ＶGS2≒０(＜Ｖth2)となるので、第２のスイッチ
ングＦＥＴ５はターンオフし、第２のスイッチングＦＥ
Ｔ５のドレイン・ソース間を流れる電流Ｉ2はオフ時遅
延時間ｔdoff2経過後に減少する[(h)部]。
【００６９】次に、第１のスイッチングＦＥＴ４のドレ
イン・ソース間を流れる電流Ｉ1＝０となり、カレント
トランス６aの電圧イは０になり、駆動トランジスタ８a
は
【００７０】
【外３】
【００７１】次に、第２のスイッチングＦＥＴ５のドレ
イン・ソース間を流れる電流Ｉ2＝０となる[(j)部]。
【００７２】その後に、駆動トランジスタ８aが遅れて
ターンオフし、第２のスイッチングＦＥＴ５のゲート・
ソース間電圧ＶGS2は抵抗10の他端が接続されている第
２の端子２の電圧になるので０となる[(k)部]。
【００７３】再び、外部からの単一の駆動パルス３aの
電圧ＶINがＶHになり[(m)部＝(a)部]、第１のスイッチ
ングＦＥＴ４、第２のスイッチングＦＥＴ５が共にター
ンオンし、以降(a)〜(k)の動作を繰り返す。
【００７４】図15は、本発明の第６の実施例を示したも
のである。ここで、駆動回路８は、駆動トランジスタ８
a、バイアス抵抗８c、ツェナーダイオード８e、モノス
テータブルマルチバイブレータ(以下モノマルチと称す)
８f、抵抗８g及びコンデンサ８hから構成されている。
ツェナーダイオード８eのツェナー電圧は、モノマルチ
８fのＨレベル入力電圧より大きく、８fの電源電圧より
小さい。イはカレントトランス６aに発生する電圧で、
かつモノマルチ８fのＡ端子の入力電圧、ニはモノマル
チ８fのＣ／Ｒ端子の電圧、ハはモノマルチ８fのＱ端子
の電圧で、イ，ニ，ハの電圧の基準は第２の端子２の電
圧である。
【００７５】本実施例の動作を、図16に示すタイミング
チャートを参照して説明する。外部からの単一の駆動パ
ルス３aの電圧ＶINがＶHになると、第１のスイッチング
ＦＥＴ４のゲート・ソース間の電圧ＶGS1はＶH(＞
Ｖth1；Ｖth1は第１のスイッチングＦＥＴ４のスレッシ
ュホールド電圧)になり、第２のスイッチングＦＥＴ５
のゲート・ソース間の電圧ＶGS2は、駆動回路８の出力
が駆動トランジスタ８aのコレクタで、かつ駆動トラン
ジスタ８aがオフであり、ダイオード11が順バイアスに
なるので、ＶHからダイオード11の順方向電圧ＶF1だけ
低い電圧ＶH−ＶF1(＞Ｖth2；Ｖth2は第２のスイッチン
グＦＥＴ５のスレッシュホールド電圧)になり両方共タ
ーンオンして、それぞれのオン時遅延時間ｔdon1、ｔ
don2経過後に、第２のスイッチングＦＥＴ５のドレイン
・ソース間に流れる電流Ｉ2＞０となったあとで、第１
のスイッチングＦＥＴ４のドレイン・ソース間に流れる
電流Ｉ1＞０となる[(a)部]。
【００７６】このとき、第１のスイッチングＦＥＴ４の
ドレイン・ソース間を流れる電流Ｉ1は増加するので、
カレントトランス６aに発生する電圧は負となり、ツェ
ナーダイオード８eは順バイアスになり、モノマルチ８f
のＡ端子の入力電圧イはツェナーダイオード８eの順方
向電圧をＶF3とすると−ＶF3となり、モノマルチ８fの
Ｑ端子の電圧ハはＬレベルのままで、駆動トランジスタ
８aはオフのままである[(b)部]。
【００７７】第２のスイッチングＦＥＴ５のソース・ド
レイン間を流れる電流Ｉ2は、Ｉ1よりも早く流れ始め、
第２のスイッチングＦＥＴ５のｔrが第１のスイッチン
グＦＥＴ４のｔrよりも速いため、初めは増加するが
[(c)部]、第１のスイッチングＦＥＴ４が立ち上がって
くると、減少する[(d)部]。
【００７８】それぞれのスイッチングＦＥＴのドレイン
・ソース間を流れる電流Ｉ1、Ｉ2が一定のときは、カレ
ントトランス６aには電圧が発生しないので、駆動回路
８に変化はない[(e)部]。
【００７９】次に、外部からの単一の駆動パルス３aの
電圧ＶINが０になると、第１のスイッチングＦＥＴ４の
ゲート・ソース間の電圧ＶGS1は０(＜Ｖth1)になり、第
１のスイッチングＦＥＴ４はターンオフし、第１のスイ
ッチングＦＥＴ４のドレイン・ソース間を流れる電流Ｉ
1はオフ時遅延時間ｔdoff1経過後に減少し、カレントト
ランス６aには正の電圧が発生し、モノマルチ８fのＡ端
子の入力電圧イはツェナーダイオード８eのツェナー電
圧ＶZになる[(f)部]。
【００８０】また、このとき第２のスイッチングＦＥＴ
５のゲート・ソース間電圧ＶGS2は、駆動トランジスタ
８aがオフであり、ダイオード11が逆バイアスになるの
で、第２のスイッチングＦＥＴ５のゲート・ソース間の
容量に蓄積された電荷が抵抗10を通して放電され、ＶH
−ＶF1より減少するが、抵抗10を、第２のスイッチング
ＦＥＴ５のゲート・ソース間電圧ＶGS2が、駆動トラン
ジスタ８aがターンオンし、トランジスタ８aのコレクタ
・エミッタ間に電流が流れ始めるまでの間は第２のスイ
ッチングＦＥＴ５のスレッシュホールド電圧Ｖth2より
も大きくなるように設定することで、第２のスイッチン
グＦＥＴ５はオンし続け、第２のスイッチングＦＥＴ５
を流れる電流Ｉ2は、第１のスイッチングＦＥＴ４を流
れる電流Ｉ1の減少を補うように増加する[(g)部]。
【００８１】第１のスイッチングＦＥＴ４のドレイン・
ソース間を流れる電流Ｉ1が０になると、カレントトラ
ンス６aに発生する電圧が０になり、モノマルチ８fのＡ
端子の入力電圧イも０になり、モノマルチ８fのＣ／Ｒ
端子の電圧ニはＨレベルから下がり始め、また、Ｑ端子
の電圧ハはＨレベルになり、駆動トランジスタ８aがタ
ーンオンする[(h)部]。
【００８２】駆動トランジスタ８aがターンオンし、ト
ランジスタ８aのコレクタ・エミッタ間に電流が流れ始
めると、第２のスイッチングＦＥＴ５のゲート・ソース
間の容量に蓄積された電荷は駆動トランジスタ８aのコ
レクタに流れ、抵抗10による放電よりも十分速く放電さ
れて、第２のスイッチングＦＥＴ５のゲート・ソース間
の電圧ＶGS2≒０(＜Ｖth2)となるので、第２のスイッチ
ングＦＥＴ５はターンオフし、第２のスイッチングＦＥ
Ｔ５のドレイン・ソース間を流れる電流Ｉ2はオフ時遅
延時間ｔdoff2経過後に減少し、０となる[(i)部]。
【００８３】また、モノマルチ８fのＣ／Ｒ端子の電圧
ニはＬレベル入力電圧まで減少すると、一転して抵抗８
g、コンデンサ８hの時定数で上昇し、Ｈレベル入力電圧
まで上昇するとモノマルチ８fのＱ端子の電圧ハはＬレ
ベルになり、駆動トランジスタ８aはターンオフする。
このとき、抵抗８g、コンデンサ８hは、第２のスイッチ
ングＦＥＴ５のドレイン・ソース間を流れる電流Ｉ2＝
０になった後で、駆動トランジスタ８aがターンオフす
るように設定されている。そして、駆動トランジスタ８
aがターンオフすると、第２のスイッチングＦＥＴ５の
ゲート・ソース間の電圧ＶGS2は、抵抗10の他端が接続
されている第２の端子２の電圧になるので０となる[(j)
部]。
【００８４】再び、外部からの単一の駆動パルス３aの
電圧ＶINがＶHになり[(k)部＝(a)部]、第１のスイッチ
ングＦＥＴ４、第２のスイッチングＦＥＴ５が共にター
ンオンし、以降(a)〜(j)の動作を繰り返す。
【００８５】図17は、本発明の第７の実施例を示したも
のである。本実施例は、図15の実施例の駆動回路に第２
のモノマルチが付加された構成となっている。即ち、８
fを第１のモノマルチとし、これに第２のモノマルチ８
i、抵抗８j、コンデンサ８kが追加されている。そし
て、イはカレントトランス６aに発生する電圧で、かつ
第１のモノマルチ８fのＢ端子の入力電圧、ニは同Ｃ／
Ｒ端子の電圧、ホは同Ｑバー端子の電圧で、かつ第２の
モノマルチ８iのＣＬ端子の入力電圧、ヘは第２のモノ
マルチ８iのＣ／Ｒ端子の電圧、トは同Ｑ端子の電圧で
あり、イ，ニ，ホ，ヘ，トの電圧の基準は第２の端子２
の電圧である。
【００８６】次に、本実施例の動作を、図18のタイミン
グチャートを参照して説明する。外部からの単一の駆動
パルス３aの電圧ＶINがＶHになると、第１のスイッチン
グＦＥＴ４のゲート・ソース間の電圧ＶGS1はＶH(＞Ｖ
th1；Ｖth1は第１のスイッチングＦＥＴ４のスレッシュ
ホールド電圧)になり、第２のスイッチングＦＥＴ５の
ゲート・ソース間の電圧ＶGS2は、駆動回路８の出力が
駆動トランジスタ８aのコレクタで、かつ駆動トランジ
スタ８aがオフであり、ダイオード11が順バイアスにな
るので、ＶHからダイオード11の順方向電圧ＶF1だけ低
い電圧ＶH−ＶF1(＞Ｖth2；Ｖth2は第２のスイッチング
ＦＥＴ５のスレッシュホールド電圧)になり両方共ター
ンオンして、各々のオン時遅延時間ｔdon1、ｔdon2経過
後に、第２のスイッチングＦＥＴ５のドレイン・ソース
間に流れる電流Ｉ2＞０となった後で、第１のスイッチ
ングＦＥＴ４のドレイン・ソース間に流れる電流Ｉ1＞
０となる[(a)部]。
【００８７】このとき、第１のスイッチングＦＥＴ４の
ドレイン・ソース間を流れる電流Ｉ1は増加するので、
カレントトランス６aに発生する電圧は負となり、ツェ
ナーダイオード８eは順バイアスになり、第１のモノマ
ルチ８fのＢ端子の入力電圧イはツェナーダイオード８e
の順方向電圧をＶF3とすると−ＶF3となり、第１のモノ
マルチ８fのＱバー端子の電圧で、かつ第２のモノマル
チ８iのＣＬ端子の入力電圧ホはＨレベルのままで、第
２のモノマルチ８iのＱ端子の電圧トはＬレベルのまま
で、駆動トランジスタ８aはオフのままである[(b)部]。
【００８８】第２のスイッチングＦＥＴ５のソース・ド
レイン間を流れる電流Ｉ2は、Ｉ1よりも早く流れ始め、
第２のスイッチングＦＥＴ５のｔrが第１のスイッチン
グＦＥＴ４のｔrよりも速いため、初めは増加するが
[(c)部]、第１のスイッチングＦＥＴ４が立ち上がって
くると、一転して減少する[(d)部]。
【００８９】それぞれのスイッチングＦＥＴのドレイン
・ソース間を流れる電流Ｉ1、Ｉ2が一定のときは、カレ
ントトランス６aには電圧が発生しないので、駆動回路
８に変化はない[(e)部]。
【００９０】次に、外部からの単一の駆動パルス３aの
電圧ＶINが０になると、第１のスイッチングＦＥＴ４の
ゲート・ソース間の電圧ＶGS1は０(＜Ｖth1)になり、第
１のスイッチングＦＥＴ４はターンオフし、第１のスイ
ッチングＦＥＴ４のドレイン・ソース間を流れる電流Ｉ
1はオフ時遅延時間ｔdoff1経過後に減少し、カレントト
ランス６aには正の電圧が発生し、第１のモノマルチ８f
のＢ端子の入力電圧イはツェナーダイオード８eのツェ
ナー電圧Ｖzになり、第１のモノマルチ８fのＱバー端子
の電圧でかつ第２のモノマルチ８iのＣＬ端子の入力電
圧ホはＬレベルになり、第１のモノマルチ８fのＣ／Ｒ
端子の電圧ニはＨレベルから下がり始める[(f)部]。
【００９１】また、このとき第２のスイッチングＦＥＴ
５のゲート・ソース間電圧ＶGS2は、駆動トランジスタ
８aがオフであり、ダイオード11が逆バイアスになるの
で、第２のスイッチングＦＥＴ５のゲート・ソース間の
容量に蓄積された電荷が抵抗10を通して放電され、ＶH
−ＶF1より減少するが、抵抗10を、第２のスイッチング
ＦＥＴ５のゲート・ソース間電圧ＶGS2が、駆動トランジ
スタ８aがターンオンし、駆動トランジスタ８aのコレク
タ・エミッタ間に電流が流れ始めるまでの間は第２のス
イッチングＦＥＴ５のスレッシュホールド電圧Ｖth2よ
りも大きくなるように設定することで、第２のスイッチ
ングＦＥＴ５はオンし続け、第２のスイッチングＦＥＴ
５を流れる電流Ｉ2は、第１のスイッチングＦＥＴ４を
流れる電流Ｉ1の減少を補うように増加する[(g)部]。
【００９２】第１のモノマルチ８fのＣ／Ｒ端子の電圧
ニは、Ｌレベル入力電圧まで減少すると、今度は抵抗８
g、コンデンサ８hの時定数で上昇し、Ｈレベル入力電圧
まで上昇すると、第１のモノマルチ８fのＱバー端子電
圧でかつ第２のモノマルチ８iのＣＬ端子の入力電圧ホ
はＨレベルになり、第２のモノマルチ８iのＣ／Ｒ端子
の電圧ヘはＨレベルから下がり始め、第２のモノマルチ
８iのＱ端子の電圧トはＨレベルになり、駆動トランジ
スタ８aはターンオンする。このとき、抵抗８g、コンデ
ンサ８hは、第１のスイッチングＦＥＴ４のドレイン・
ソース間を流れる電流Ｉ1が減少し始めてから駆動トラ
ンジスタ８aがターンオンし、トランジスタ８aのコレク
タ・エミッタ間に電流が流れ始めるまでの時間に、第２
のスイッチングＦＥＴ５のオフ時遅延時間ｔdoff2とｔf
を加えた時間が、第１のスイッチングＦＥＴ４のｔfよ
り長くなるように設定されている[(h)部]。
【００９３】駆動トランジスタ８aがターンオンし、ト
ランジスタ８aのコレクタ・エミッタ間に電流が流れ始
めると、第２のスイッチングＦＥＴ５のゲート・ソース
間の容量に蓄積された電荷は駆動トランジスタ８aのコ
レクタに流れ、抵抗10による放電よりも十分速く放電さ
れて、第２のスイッチングＦＥＴ５のゲート・ソース間
の電圧ＶGS2≒０(＜Ｖth2)となるので、第２のスイッチ
ングＦＥＴ５はターンオフし、第２のスイッチングＦＥ
Ｔ５のドレイン・ソース間を流れる電流Ｉ2はオフ時遅
延時間ｔdoff2経過後に減少する[(i)部]。
【００９４】次に、第１のスイッチングＦＥＴ４のドレ
イン・ソース間を流れる電流Ｉ1は０になり、カレント
トランス６aの電圧は０になり、第１のモノマルチ８fの
Ｂ端子の入力電圧イも０になる。その後で、第２のスイ
ッチングＦＥＴ５のドレイン・ソース間を流れる電流Ｉ
2は０になる[(j)部]。
【００９５】また、第２のモノマルチ８iのＣ／Ｒ端子
の電圧ヘはＬレベル入力電圧まで減少すると、抵抗８
j、コンデンサ８kの時定数で上昇し、Ｈレベル入力電圧
まで上昇すると、第２のモノマルチ８iのＱ端子の電圧
トはＬレベルになり、駆動トランジスタ８aはターンオ
フする。このとき、抵抗８j、コンデンサ８kは、第２の
スイッチングＦＥＴ５のドレイン・ソース間を流れる電
流Ｉ2が０になった後で、駆動トランジスタ８aがオフす
るように設定されている。そして、駆動トランジスタ８
aがオフすると、第２のスイッチングＦＥＴ５のゲート
・ソース間電圧ＶGS2は抵抗10の他端が接続されている
第２の端子２の電圧になるので０のままとなる[(k)
部]。
【００９６】再び、外部からの単一の駆動パルス３aの
電圧ＶINがＶHになり[(m)部＝(a)部]、第１のスイッチ
ングＦＥＴ４、第２のスイッチングＦＥＴ５が共にター
ンオンし、以降(a)〜(k)の動作を繰り返す。
【００９７】図19は、本発明の第８の実施例を示したも
のである。ここで、４はオン抵抗が小さく、ｔr、ｔfが
長い第１のスイッチングＦＥＴ、５はオン抵抗が大き
く、ｔr、ｔfが短い第２のスイッチングＦＥＴ、６は第
１のスイッチングＦＥＴ４に流れる電流を検出する第１
の電流検出回路、７は第２のスイッチングＦＥＴ５に流
れる電流を検出する第２の電流検出回路、８は第１の電
流検出回路６の出力と第２の電流検出回路７の出力によ
って第２のスイッチングＦＥＴ５を第１のスイッチング
ＦＥＴ４がターンオフしたあとでターンオフさせる駆動
回路であることは前述の実施例と同様である。
【００９８】第１の電流検出回路６は第１のカレントト
ランス６aと抵抗６bとからなり、第２の電流検出回路７
は第２のカレントトランス７aと抵抗７bとからなつてい
る。また、駆動回路８は、トランジスタ81，82，90、ト
ランジスタの出力抵抗83，84、インバータ85、抵抗86，
94、コンデンサ87，95、ナンドゲート88、エッジ・トリ
ガー型のＪ−Ｋフリップフロップ89、トランジスタのバ
イアス抵抗91，92，９３、保護ダイオード９６，97から
構成されている。
【００９９】ここで、抵抗86とコンデンサ87はローパス
フィルタを構成し、Ｊ−Ｋフリップフロップ89のＪ端子
に伝達される信号を遅延させる。抵抗94とコンデンサ95
はローパスフィルタを構成し、駆動回路の電源電圧が立
ち上がるときにＪ−Ｋフリップフロップ89のＣＬ端子の
電圧を遅れて立ち上がらせ、Ｑ端子の電圧が確定すると
きにＨレベル入力電圧ＶthH以下となり、最初のＣＬ端
子の入力電圧のＨレベルの変化の時までにＨレベル入力
電圧ＶthHより十分大きくなるように設定することで、
初期のＱ端子の電圧をＬレベルにする。
【０１００】また、イは第１のカレントトランス６aに
発生する電圧、チは第２のカレントトランス７aに発生
する電圧、リはトランジスタ81のコレクタ電圧、ヌはト
ランジスタ82のコレクタ電圧、ルはＪ−Ｋフリップフロ
ップ89のＣＫ端子の電圧、ヲは同Ｊ端子の電圧、ワは同
Ｑ端子の電圧であり、イ，チ，リ，ヌ，ル，ヲ，ワの電
圧の基準は第２の端子２の電圧である。
【０１０１】次に、本実施例の動作を、図20のタイミン
グチャートを参照して説明する。外部からの単一の駆動
パルス３aの電圧ＶINがＶHになると、第１のスイッチン
グＦＥＴ４のゲート・ソース間の電圧ＶGS1はＶH(＞Ｖ
th1；Ｖth1は第１のスイッチングＦＥＴ４のスレッシュ
ホールド電圧)になり、第２のスイッチングＦＥＴ５の
ゲート・ソース間の電圧ＶGS2は、駆動回路８の出力が
トランジスタ90のコレクタでハイインピーダンスで、か
つトランジスタ90がオフであり、ダイオード11が順バイ
アスになるので、ＶHからダイオード11の順方向電圧Ｖ
F1だけ低い電圧ＶH−ＶF1(＞Ｖth2；Ｖth2は第２のスイ
ッチングＦＥＴ５のスレッシュホールド電圧)になり両
方共ターンオンして、それぞれのオン時遅延時間
ｔdon1、ｔdon2経過後に、第２のスイッチングＦＥＴ５
のドレイン・ソース間に流れる電流Ｉ2＞０となったあ
とで、第１のスイッチングＦＥＴ４のドレイン・ソース
間に流れる電流Ｉ1＞０となる[(a)部]。
【０１０２】このとき、第１のスイッチングＦＥＴ４の
ドレイン・ソース間を流れる電流Ｉ1は増加するので、
第１のカレントトランス６aの電圧イは負となり、保護
ダイオード96は順バイアスになり、保護ダイオード96の
順方向電圧をＶF6とすると−ＶF6となるので、トランジ
スタ81はオフのままで、トランジスタ81のコレクタ電圧
リは駆動回路の電源電圧Ｖccになり、Ｊ−Ｋフリップフ
ロップ89のＪ端子の電圧ヲはＬレベルとなる[(b)部]。
【０１０３】第２のスイッチングＦＥＴ５のソース・ド
レイン間を流れる電流Ｉ2は、Ｉ1よりも早く流れ始め、
第２のスイッチングＦＥＴ５のｔrが第１のスイッチン
グＦＥＴ４のｔrよりも速いため、初めは増加するが、
第１のスイッチングＦＥＴ４が立ち上がってくると、減
少する。Ｉ2が増加するうちは、第２のカレントトラン
ス７aの電圧チは負となり、保護ダイオード97は順バイ
アスとなり、保護ダイオード97の順方向電圧をＶF7とす
ると−ＶF7となるので、トランジスタ82はオフのまま
で、トランジスタ82のコレクタ電圧ヌは駆動回路の電源
電圧Ｖccになり、Ｊ−Ｋフリップフロップ89のＣＫ端子
の電圧ルはＬレベルとなる[(c)部]。Ｉ2が減少に転じる
と、第２のカレントトランス７aの電圧チは正となり、
トランジスタ82はターンオンし、トランジスタ82のコレ
クタ電圧ヌはほぼ０になり、Ｊ−Ｋフリップフロップ89
のＣＫ端子の電圧ルはＬレベルからＨレベルに変化する
[(d)部]。
【０１０４】次に、第１のスイッチングＦＥＴ４が完全
に立ち上がり、第２のスイッチングＦＥＴ５のドレイン
・ソース間を流れる電流Ｉ2が一定になると、第２のカ
レントトランス７aの電圧チは０になり、トランジスタ8
2はターンオフし、トランジスタ82のコレクタ電圧ヌは
駆動回路の電源電圧Ｖccになり、Ｊ−Ｋフリップフロッ
プ89のＣＫ端子の電圧ルはＨレベルからＬレベルに変化
し、このとき、Ｊ−Ｋフリップフロップ89のＪ端子の電
圧ヲはＬレベル、Ｋ端子の電圧とＣＬ端子の電圧はＨレ
ベルなので、Ｊ−Ｋフリップフロップ89のＱ端子の電圧
ワはＬレベルとなり、トランジスタ90はオフのままであ
る[(e)部]。
【０１０５】それぞれのスイッチングＦＥＴのドレイン
・ソース間を流れる電流Ｉ1、Ｉ2が一定のときは、第１
のカレントトランス６a、第２のカレントトランス７aに
は電圧が発生しないので、駆動回路８に変化はない[(f)
部]。
【０１０６】次に、外部からの単一の駆動パルス３aの
電圧ＶINが０になると、第１のスイッチングＦＥＴ４の
ゲート・ソース間の電圧ＶGS1は０(＜Ｖth1)になり、第
１のスイッチングＦＥＴ４はターンオフし、第１のスイ
ッチングＦＥＴ４のドレイン・ソース間を流れる電流Ｉ
1はオフ時遅延時間ｔdoff1経過後に減少し、第１のカレ
ントトランス６aの電圧イは正になり、トランジスタ81
がターンオンし、トランジスタ81のコレクタ電圧リはほ
ぼ０になり、Ｊ−Ｋフリップフロップ89のＣＫ端子の電
圧ルはＬレベルからＨレベルに変化し、Ｊ−Ｋフリップ
フロップ89のＪ端子の電圧ヲは抵抗86、コンデンサ87で
構成するローパスフィルタを通して、一定時間遅れてＨ
レベルからＬレベルに変化する[(g)部]。
【０１０７】また、このとき第２のスイッチングＦＥＴ
５のゲート・ソース間電圧ＶGS2は、Ｊ−Ｋフリップフ
ロップ89のＱ端子の出力ワがＬレベルでトランジスタ90
はオフであり、ダイオード11が逆バイアスになるので、
第２のスイッチングＦＥＴ５のゲート・ソース間の容量
に蓄積された電荷が抵抗10を通して放電され、ＶH−Ｖ
F1より減少するが、抵抗10を、第２のスイッチングＦＥ
Ｔ５のゲート・ソース間電圧ＶGS2が、トランジスタ90
がターンオンし、トランジスタ90のコレクタ・エミッタ
間に電流が流れ始めるまでの間は第２のスイッチングＦ
ＥＴ５のスレッシュホールド電圧Ｖth2よりも大きくな
るように設定することで、第２のスイッチングＦＥＴ５
はオンし続け、第２のスイッチングＦＥＴ５を流れる電
流Ｉ2は、第１のスイッチングＦＥＴ４を流れる電流Ｉ1
の減少を補うように増加する。このとき、第２のカレン
トトランス７aには負の電圧が発生し、保護ダイオード9
7が順バイアスとなるので、第２のカレントトランス７a
に発生する電圧チは保護ダイオード96の順方向電圧−Ｖ
F7となり、トランジスタ82はオフのままで、駆動回路８
の動作には影響しない[(h)部]。
【０１０８】次に、第１のスイッチングＦＥＴ４を流れ
る電流Ｉ1＝０となると、第１のカレントトランス６aの
電圧イは０になり、トランジスタ81はターンオフし、ト
ランジスタ81のコレクタ電圧リは駆動回路の電源電圧に
なり、Ｊ−Ｋフリップフロップ89のＣＫ端子の電圧ルは
ＨレベルからＬレベルに変化し、このとき、Ｊ−Ｋフリ
ップフロップ89のＫ端子の電圧とＣＬ端子の電圧はＨレ
ベルで、Ｊ−Ｋフリップフロップ89のＪ端子の電圧ヲは
抵抗86、コンデンサ87で構成するローパスフィルタを通
して、一定時間遅れてＨレベルからＬレベルに変化し、
ＣＫ端子の電圧ルがＬレベル入力電圧ＶthLまで下がっ
たときに、Ｊ端子の電圧ヲがＬレベル入力電圧ＶthLよ
り十分大きいままであるように抵抗86、コンデンサ87を
設定することで、Ｊ−Ｋフリップフロップ89のＱ端子の
電圧ワはＨレベルとなり、トランジスタ90はターンオン
し、トランジスタ90のコレクタ・エミッタ間に電流が流
れ始める[(i)部]。
【０１０９】そこで、第２のスイッチングＦＥＴ５のゲ
ート・ソース間の容量に蓄積された電荷はトランジスタ
90のコレクタに流れ、抵抗10による放電よりも十分速く
放電されて、第２のスイッチングＦＥＴ５のゲート・ソ
ース間の電圧ＶGS2≒０(＜Ｖth2)となるので、第２のス
イッチングＦＥＴ５を流れる電流Ｉ2はオフ時遅延時間
ｔdoff2経過後に減少し、第２のカレントトランス７aの
電圧チは正となり、トランジスタ82はターンオンし、ト
ランジスタ82のコレクタ電圧ヌはほぼ０になり、Ｊ−Ｋ
フリップフロップ89のＣＫ端子の電圧ルはＬレベルから
Ｈレベルに変化する[(j)部]。
【０１１０】次に、第２のスイッチングＦＥＴ５のドレ
イン・ソース間を流れる電流Ｉ2＝０になると、第２の
カレントトランス７aの電圧チは０になり、トランジス
タ82はターンオフし、トランジスタ82のコレクタ電圧ヌ
は駆動回路の電源電圧になり、Ｊ−Ｋフリップフロップ
89のＣＫ端子の電圧ルはＨレベルからＬレベルに変化
し、このとき、Ｊ−Ｋフリップフロップ89のＫ端子の電
圧とＣＬ端子の電圧はＨレベルで、Ｊ−Ｋフリップフロ
ップ89のＪ端子の電圧ヲをＣＫ端子の電圧ルがＬレベル
入力電圧ＶthLまで下がったときに、Ｊ端子の電圧ヲが
Ｌレベル入力電圧ＶthLより十分小さくなっているよう
に抵抗86、コンデンサ87を設定することで、Ｊ−Ｋフリ
ップフロップ89のＱ端子の電圧ワはＬレベルとなり、ト
ランジスタ90はターンオフする。
【０１１１】すると、第２のスイッチングＦＥＴ５のゲ
ート・ソース間の電圧ＶGS2は、抵抗10の他端が接続さ
れている第２の端子２の電圧になるので０となる[(k)
部]。
【０１１２】再び、外部からの単一の駆動パルス３aの
電圧ＶINがＶHになり[(m)部＝(a)部]、第１のスイッチ
ングＦＥＴ４、第２のスイッチングＦＥＴ５が共にター
ンオンし、以降(a)〜(k)の動作を繰り返す。
【０１１３】図21は、本発明の第９の実施例を示したも
のである。本実施例は、図９の実施例の第１のスイッチ
ングＦＥＴ４の入力段に遅延回路20が付加された構成と
なっている。ただし、ここでは、４はオン抵抗が小さ
く、ｔr、ｔfが長い第１のスイッチングＦＥＴ、５はオ
ン抵抗が大きく、ｔr、ｔfが短く、オン時遅延時間ｔ
don2が第１のスイッチングＦＥＴ４のオン時遅延時間ｔ
don1よりも長い第２のスイッチングＦＥＴ、20は第１の
スイッチングＦＥＴ４のゲートに入力する外部からの単
一の駆動パルス３aの電圧の０からＶHへの変化の遅延回
路である。
【０１１４】遅延回路20は、ダイオード21、抵抗22、駆
動トランジスタ23、コンデンサ24、バイアス抵抗25から
構成されている。ここで、抵抗22とコンデンサ24はロー
パスフィルタを構成し、第１のスイッチングＦＥＴのタ
ーンオンを遅らせ、ダイオード21はそのローパスフィル
タに駆動パルスの電圧の０→ＶHへの変化のみを伝達
し、駆動トランジスタ23とバイアス抵抗25は第１のスイ
ッチングＦＥＴ４をターンオフさせる。また、Ｐは駆動
回路８の出力電圧で、Ｐの電圧の基準は第２の端子２の
電圧である。
【０１１５】次に、本実施例の動作を、図22のタイミン
グチャートを参照して説明する。外部からの単一の駆動
パルス３aの電圧ＶINがＶHになると、第２のスイッチン
グＦＥＴ５のゲート・ソース間の電圧ＶGS2は、駆動回
路８の出力Ｐがハイインピーダンスであり、ダイオード
11が順バイアスになるので、ＶHからダイオード11の順
方向電圧ＶF1だけ低い電圧ＶH−ＶF1(＞Ｖth2；Ｖth2は
第２のスイッチングＦＥＴ５のスレッシュホールド電
圧)になり、第２のスイッチングＦＥＴ５はターンオン
する[(a)部]。第１のスイッチングＦＥＴ４のゲート・
ソース間電圧ＶGS1は遅延回路20で、ダイオード21が順
バイアスになり、抵抗22とコンデンサ24によって遅れて
立ち上がり、ＶHからダイオード21の順方向電圧ＶF0だ
け低い電圧ＶH−ＶF0(＞Ｖth1；Ｖth1は第１のスイッチ
ングＦＥＴ４のスレッシュホールド電圧)になり、第２
のスイッチングＦＥＴ５よりも後に第１のスイッチング
ＦＥＴ４はターンオンする[(b)部]。
【０１１６】次に、第２のスイッチングＦＥＴ５のゲー
ト・ソース間の電圧ＶGS2がスレッシュホールド電圧Ｖ
th2よりも大きくなったときからオン時遅延時間ｔdon2
が経過した後で、第２のスイッチングＦＥＴ５のドレイ
ン・ソース間を流れる電流Ｉ2が流れ始める[(c)部]。次
に、第１のスイッチングＦＥＴ４のゲート・ソース間の
電圧ＶGS1がスレッシュホールド電圧Ｖth1よりも大きく
なったときからオン時遅延時間ｔdon1が経過した後で、
かつ第２のスイッチングＦＥＴ５のドレイン・ソース間
を流れる電流Ｉ2が流れ始めた後で、第１のスイッチン
グＦＥＴ４のドレイン・ソース間を流れる電流Ｉ1が流
れ始める[(d)部]。
【０１１７】ここで、Ｉ1は単調に増加する[(e)部]。一
方、Ｉ2はＩ1より早く流れ始め、また、第２のスイッチ
ングＦＥＴ５のｔrが第１のスイッチングＦＥＴ４のｔr
よりも速いため、初めは増加するが[(f)部]、第１のス
イッチングＦＥＴ４が立ち上がってくると、一転してＩ
2は次第に減少する[(g)部]。
【０１１８】第１のスイッチングＦＥＴ４が完全に立ち
上がると、第１のスイッチングＦＥＴ４、第２のスイッ
チングＦＥＴ５には、第１のスイッチングＦＥＴ４のオ
ン抵抗をＲon1、第２のスイッチングＦＥＴ５のオン抵
抗をＲon2とすると、Ｉ1：Ｉ2=Ron2：Ｒon1 の比で電
流が流れる[(h)部]。
【０１１９】次に、外部からの単一の駆動パルス３aの
電圧ＶINが０になると、第１のスイッチングＦＥＴ４の
ゲート・ソース間の電圧ＶGS1は遅延回路20で、ダイオ
ード21が逆バイアスになるが、駆動トランジスタ23とバ
イアス抵抗25によって０(＜Ｖth1)になり、第１のスイ
ッチングＦＥＴ４はターンオフし、オフ時遅延時間ｔ
doff1を経過した後で第１のスイッチングＦＥＴ４のド
レイン・ソース間を流れる電流Ｉ1は減少し、電流検出
回路６は電流Ｉ1の減少を検出し、駆動回路８に出力す
る[(i)部]。第２のスイッチングＦＥＴ５のゲート・ソ
ース間電圧ＶGS2は、駆動回路８の出力Ｐがハイインピ
ーダンスであり、ダイオード11が逆バイアスになるの
で、第２のスイッチングＦＥＴ５のゲート・ソース間の
容量に蓄積された電荷が抵抗10を通して放電され、ＶH
−ＶF1より減少するが、抵抗10を、第２のスイッチング
ＦＥＴ５のゲート・ソース間電圧ＶGS2が、駆動回路８
の出力Ｐがほぼ０になるまでの間は第２のスイッチング
ＦＥＴ５のスレッシュホールド電圧Ｖth2よりも大きく
なるように設定することで、第２のスイッチングＦＥＴ
５はオンし続け、第２のスイッチングＦＥＴ５のドレイ
ン・ソース間を流れる電流Ｉ2は、第１のスイッチング
ＦＥＴ４のドレイン・ソース間を流れる電流Ｉ1の減少
を補うように増加する[(j)部]。
【０１２０】駆動回路８は、電流検出回路６が第１のス
イッチングＦＥＴ４のドレイン・ソース間を流れる電流
Ｉ1の減少を検出した時点、又は、第１のスイッチング
ＦＥＴ４のドレイン・ソース間を流れる電流Ｉ1の減少
を検出してから一定時間後にその出力をほぼ０にする
[(k)部]。そこで、第２のスイッチングＦＥＴ５のゲー
ト・ソース間の容量に蓄積された電荷は駆動回路８に流
れるために、第２のスイッチングＦＥＴ５のゲート・ソ
ース間の電圧ＶGS2≒０(＜Ｖth2)となるので、第２のス
イッチングＦＥＴ５はターンオフし、それからオフ時遅
延時間ｔdoff2を経過した後で第２のスイッチングＦＥ
Ｔ５のドレイン・ソース間を流れる電流Ｉ2は減少し[(m)
部]、第１のスイッチングＦＥＴ４のドレイン・ソース
間を流れる電流Ｉ1＝０となった後で、Ｉ2＝０となる
[(n)部]。
【０１２１】駆動回路８は、第２のスイッチングＦＥＴ
５のドレイン・ソース間を流れる電流Ｉ2＝０となった
後にその出力をハイインピーダンスにする。そこで、第
２のスイッチングＦＥＴ５のゲート・ソース間の電圧Ｖ
GS2は抵抗10の他端が接続されている第２の端子２の電
圧になるので０となる[(p)部]。
【０１２２】再び、外部からの単一の駆動パルス３aが
立ち上がり[(q)部＝(a)部]、以降(a)〜(p)の動作を繰り
返す。
【０１２３】図25は、本発明の第10の実施例を示したも
のである。第10の実施例は、第６の実施例の電流検出回
路６での電流の検出方法を、カレントトランスから抵抗
に変更し、電流を検出する位置も、第１の端子１と第１
のスイッチングＦＥＴ４のドレインとの間から第１のス
イッチングＦＥＴ４のソースと第２の端子２との間に変
更したもので、図15と同一符号のものは同一のものを表
しており、また、電流検出回路６は、電流検出抵抗６
c、トランジスタ６e、コレクタ抵抗６e、抵抗６f及びコ
ンデンサ６gから構成されている。
【０１２４】ここで、抵抗６fとコンデンサ６gはローパ
スフィルタを構成し、モノマルチ８fのＢ端子に伝達さ
れる信号を遅延させる。
【０１２５】また、カは電流検出抵抗６cに発生する電
圧、ヨはモノマルチ８fのＢ端子の電圧、ニはモノマル
チ８fのＣ／Ｒ端子の電圧、ハはモノマルチ８fのＱ端子
の電圧で、カ，ヨ，ニ，ハの電圧の基準は第２の端子２
の電圧である。
【０１２６】本実施例の動作を、図26に示すタイミング
チャートを参照して説明する。外部からの単一の駆動パ
ルス３aの電圧ＶINがＶHになると、第１のスイッチング
ＦＥＴ４のゲート・ソース間の電圧ＶGS1はＶH(＞
Ｖth1；Ｖth1は第１のスイッチングＦＥＴ４のスレッシ
ュホールド電圧)になり、第２のスイッチングＦＥＴ５
のゲート・ソース間の電圧ＶGS2は、駆動回路8の出力が
駆動トランジスタ８aのコレクタで、かつ駆動トランジ
スタ８aがオフであり、ダイオード11が順バイアスにな
るので、ＶHからダイオード11の順方向電圧ＶF1だけ低
い電圧ＶH−ＶF1(＞Ｖth2；Ｖth2は第２のスイッチング
ＦＥＴ５のスレッシュホールド電圧)になり、両方共タ
ーンオンしてそれぞれのオン時遅延時間ｔdon1、ｔdon2
経過後に、第２のスイッチングＦＥＴ５のドレイン・ソ
ース間に流れる電流Ｉ2＞０となったあとで、第１のス
イッチングＦＥＴ４のドレイン・ソース間に流れる電流
Ｉ1＞０となる[(a)部]。
【０１２７】このとき、第１のスイッチングＦＥＴ４の
ドレイン・ソース間を流れる電流Ｉ1は増加し、電流検
出抵抗６cに発生する電圧カはＩ1の増加に比例して大き
くなり、トランジスタ６dがターンオンし、トランジス
タ６dのコレクタ電圧は駆動回路の電源電圧からほぼ０
に変化する。この変化は、抵抗６fとコンデンサ６gのロ
ーパスフィルタで遅延してモノマルチ８fのＢ端子に伝
達され、モノマルチ８fのＢ端子の電圧ヨはＨレベルか
らＬレベルに変化し、モノマルチ８fのＱ端子の電圧ハ
はＬレベルのままで、駆動トランジスタ８aはオフのま
まである[(b)部]。
【０１２８】第２のスイッチングＦＥＴ５のドレイン・
ソース間を流れる電流Ｉ2は、Ｉ1よりも早く流れ始め、
第２のスイッチングＦＥＴ５のｔrが、第１のスイッチ
ングＦＥＴ４のｔrよりも速いため、初めは増加するが
[(c)部]、第１のスイッチングＦＥＴ４が立ち上がって
くると、減少する[(d)部]。
【０１２９】それぞれのスイッチングＦＥＴのドレイン
・ソース間を流れる電流Ｉ1、Ｉ2が一定のときは、電流
検出抵抗６cに発生する電圧カは大きなままで一定で、
トランジスタ６dはオンし続け、トランジスタ６dのコレ
クタ電圧はほぼ０のままで、モノマルチ８fのＢ端子の
電圧ヨはＬレベルのままで、駆動回路８に変化はない
[(e)部]。
【０１３０】次に、外部からの単一の駆動パルス３aの
電圧ＶINが０になると、第１のスイッチングＦＥＴ４の
ゲート・ソース間の電圧ＶGS1は０(＜Ｖth1)になり、第
１のスイッチングＦＥＴ４はターンオフし、第１のスイ
ッチングＦＥＴ４のドレイン・ソース間を流れる電流Ｉ
1はオフ時遅延時間ｔdoff1経過後に減少し、電流検出抵
抗６cに発生する電圧カはＩ1の減少に比例して小さくな
り、トランジスタ６dがターンオフし、トランジスタ６d
のコレクタ電圧はほぼ０から駆動回路の電源電圧に変化
する。この変化は抵抗６fとコンデンサ６gのローパスフ
ィルタで遅延してモノマルチ８fのＢ端子に伝達され、
モノマルチ８fのＢ端子の電圧ヨはＬレベルからＨレベ
ルに変化する。なお、このとき抵抗６fとコンデンサ６g
のローパスフィルタによる遅延は、第２のスイッチング
ＦＥＴ５のオフ時遅延時間ｔdoff 2とｔfを合わせた時間
が、モノマルチ８fのＢ端子の電圧ヨがＨレベル入力電
圧になってから、第１のスイッチングＦＥＴ４のドレイ
ン・ソース間を流れる電流Ｉ1＝０になるまでの時間よ
りも長くなるように設定されている[(f)部]。
【０１３１】また、このとき第２のスイッチングＦＥＴ
５のゲート・ソース間電圧ＶGS2は、駆動トランジスタ
８aがオフであり、ダイオード11が逆バイアスになるの
で、第２のスイッチングＦＥＴ５のゲート・ソース間の
容量に蓄積された電荷が抵抗10を通して放電され、ＶH
−ＶF1より減少するが、抵抗10を、第２のスイッチング
ＦＥＴ５のゲート・ソース間電圧ＶGS2が、駆動トラン
ジスタ８aがターンオンし、トランジスタ８aのコレクタ
・エミッタ間に電流が流れ始めるまでの間は第２のスイ
ッチングＦＥＴ５のスレッシュホールド電圧Ｖth2より
も大きくなるように設定することで、第２のスイッチン
グＦＥＴ５はオンし続け、第２のスイッチングＦＥＴ５
を流れる電流Ｉ2は、第１のスイッチングＦＥＴ４を流
れる電流Ｉ1の減少を補うように増加する[(g)部]。
【０１３２】モノマルチ８fのＢ端子の電圧ヨのＬレベ
ルからＨレベルの変化で、Ｂ端子の電圧ヨがＨレベル入
力電圧まで上昇すると、モノマルチ８fのＡ端子がＬレ
ベル、ＣＬ端子がＨレベルであるので、モノマルチ８f
のＣ／Ｒ端子の電圧ニはＨレベルから下がり始め、ま
た、Ｑ端子の電圧ハはＨレベルになり、駆動トランジス
タ８aがターンオンする[(h)部]。
【０１３３】駆動トランジスタ８aがターンオンし、ト
ランジスタ８aのコレクタ・エミッタ間に電流が流れ始
めると、第２のスイッチングＦＥＴ５のゲート・ソース
間の容量に蓄積された電荷は駆動トランジスタ８aのコ
レクタに流れ、抵抗10による放電よりも十分速く放電さ
れて、第２のスイッチングＦＥＴ５のゲート・ソース間
の電圧ＶGS2≒０(＜Ｖth2)となるので、第２のスイッチ
ングＦＥＴ５はターンオフし、第２のスイッチングＦＥ
Ｔ５のドレイン・ソース間を流れる電流Ｉ2はオフ時遅
延時間ｔdoff2経過後に減少し、０となる[(i)部]。
【０１３４】また、モノマルチ８fのＣ／Ｒ端子の電圧
ニは、Ｌレベル入力電圧まで減少すると、一転して抵抗
８g、コンデンサ８hの時定数で上昇し、Ｈレベル入力電
圧まで上昇するとモノマルチ８fのＱ端子の電圧ハはＬ
レベルになり、駆動トランジスタ８aはターンオフす
る。このとき、抵抗８g、コンデンサ８hは、第２のスイ
ッチングＦＥＴ５のドレイン・ソース間を流れる電流Ｉ
2＝０になった後で、駆動トランジスタ８aがターンオフ
するように設定されている。そして、駆動トランジスタ
８aがターンオフすると、第２のスイッチングＦＥＴ５
のゲート・ソース間の電圧ＶGS2は、抵抗10の他端が接
続されている第２の端子２の電圧になるので、０となる
[(j)部]。
【０１３５】再び、外部から単一の駆動パルス３aの電
圧ＶINがＶHになり[(k)部＝(a)部]、第１のスイッチン
グＦＥＴ４、第２のスイッチングＦＥＴ５が共にターン
オンし、以降(a)〜(j)の動作を繰り返す。
【０１３６】
【発明の効果】以上説明したように、本発明によれば、
２種類あるいは３種類以上のＳＷ回路を組合せて接続
し、それぞれのＳＷ回路の望ましい特性を引き出すよう
にして、合成スイッチング回路全体として低残留電圧、
速いｔr、ｔfという特性を持たせ、低損失、高スイッチ
ング周波数、及び大電流容量を実現することができる。
しかも外部からの駆動は、従来通りの幅変調、周波数変
調、あるいは間引き制御等の単一の駆動パルスで制御す
ることができる(請求項１〜３)。
【０１３７】合成スイッチング回路としてのｔr、ｔfの
損失が、主に第２のＳＷ回路で発生するようにし、ま
た、各ＳＷ回路が完全にオンしているときの損失が、主
に第１のＳＷ回路で発生するようにして、動作の周期ご
と、特にｔr、ｔfの合成スイッチング回路の損失を少な
くすることができ、また、合成スイッチング回路を流れ
る全電流で見ると、ｔr、ｔfは第２のＳＷ回路のｔr、
ｔfとなり、ｔr、ｔfが速い方のＳＷ回路のｔr、ｔfと
なる。低損失、高スイッチング周波数、及び大電流容量
を実現することができる(請求項４等)。
【０１３８】さらに、合成スイッチング回路のｔrの損
失が主に第１のＳＷ回路で発生し、ｔfの損失が主に第
２のＳＷ回路で発生するようにし、両方のＳＷ回路が完
全にオンしているときは合成スイッチング回路の損失が
主にオン抵抗が小さい方のＳＷ回路で発生するようにし
て、動作の周期ごと、特に、ｔr、ｔfの合成スイッチン
グ回路の損失を少なくすることができる。また、合成ス
イッチング回路を流れる全電流で見ると、ｔrは第１の
ＳＷ回路のｔr、ｔfは第２のＳＷ回路のｔfとなり、
ｔr、ｔfが速い方のｔr、ｔfとなるので、低損失、高ス
イッチング周波数、及び大電流容量を実現することがで
きる(請求項５等)。
【図面の簡単な説明】
【図１】本発明の合成スイッチング回路の第１の基本構
成のブロック図である。
【図２】本発明の第２の基本構成のブロック図である。
【図３】本発明の第３の基本構成のブロック図である。
【図４】本発明の第４の基本構成のブロック図である。
【図５】本発明の合成スイッチング回路の第１の具体的
実施例の回路図である。
【図６】本発明の第２の実施例の回路図である。
【図７】第１，第２及び第３の実施例の動作を示すタイ
ムチャートである。
【図８】本発明の第３の実施例の回路図である。
【図９】本発明の第４の実施例の回路図である。
【図１０】第４の実施例の動作を示すタイムチャートで
ある。
【図１１】第４の実施例に具体的なスイッチングＦＥＴ
２種類を用いたときの各素子及び合成回路のパルス応答
特性図である。
【図１２】図11の素子の組合せでオフ→オン→オフした
ときの第１端子と第２端子の間の電圧の変化を示す図で
ある。
【図１３】本発明の第５の実施例の回路図である。
【図１４】第５の実施例の動作を示すタイムチャートで
ある。
【図１５】本発明の第６の実施例の回路図である。
【図１６】第６の実施例の動作を示すタイムチャートで
ある。
【図１７】本発明の第７の実施例の回路図である。
【図１８】第７の実施例の動作を示すタイムチャートで
ある。
【図１９】本発明の第８の実施例の回路図である。
【図２０】第８の実施例の動作を示すタイムチャートで
ある。
【図２１】本発明の第９の実施例の回路図である。
【図２２】第９の実施例の動作を示すタイムチャートで
ある。
【図２３】合成スイッチング回路の第１の従来例の回路
図である。
【図２４】合成スイッチング回路の第２の従来例の回路
図である。
【図２５】本発明の第１０の実施例の回路図である。
【図２６】第１０の実施例の動作を示すタイムチャート
である。
【符号の説明】
１ … 第１の端子、 ２ … 第２の端子、 ３a … 外部
からの単一の駆動パルス、 ３b … 基準電圧、 ４ …
第１のスイッチングＦＥＴ、 ５ … 第２のスイッチン
グＦＥＴ、 41,42,43,41ａ,41ｎ,51ａ,51ｎ … ＳＷ回
路、 ６,７ … 電流検出回路、 ８,９ … 駆動回路。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 電流を入力する第１の端子と電流を出力
    する第２の端子との間に、複数種類のスイッチング素子
    あるいはスイッチング素子を含むスイッチング回路(以
    下ＳＷ回路)が並列に接続されてなる合成スイッチング
    回路であって、 前記複数種類のＳＷ回路のうち、１種類若しくは２種類
    以上のＳＷ回路の制御端子に外部から直接単一の駆動パ
    ルスを加える第１次制御を施して、その第１次制御を受
    けたＳＷ回路に流れる電流若しくは電圧を検出する検出
    回路と、 前記検出回路の出力、若しくはその出力と外部からの単
    一の駆動パルスを合わせて操作、整形し、他のＳＷ回路
    を駆動する第２次制御を施す駆動回路とからなることを
    特徴とする合成スイッチング回路。
  2. 【請求項２】 第２次制御を受けたＳＷ回路に流れる電
    流若しくは電圧を検出する第２の検出回路と、該第２の
    検出回路の出力、若しくはその出力と外部からの単一の
    駆動パルスを合わせて操作、整形し、第１次制御、第２
    次制御を受けていない残りのＳＷ回路を駆動する第３次
    制御を施す第２の駆動回路とをさらに備えていることを
    特徴とする請求項１記載の合成スイッチング回路。
  3. 【請求項３】 複数種類のＳＷ回路のうち１種類若しく
    は２種類以上のＳＷ回路に外部から直接単一の駆動パル
    スを加える第１次制御を施して、その第１次制御を受け
    たＳＷ回路に流れる電流若しくは電圧を検出する第１の
    検出回路と、 他の１種類若しくは２種類以上のＳＷ回路に流れる電流
    若しくは電圧を検出する第２の検出回路と、 前記第１及び第２の検出回路の各出力、若しくはその出
    力と外部からの単一の駆動パルスを合わせて操作、整形
    し、前記他の１種類若しくは２種類以上のＳＷ回路を駆
    動する第２次制御を施す駆動回路とからなることを特徴
    とする合成スイッチング回路。
  4. 【請求項４】 第１次制御を受けるＳＷ回路として、残
    留電圧が小さく、電流の立上り時間(以下ｔr)及び電流
    の立下り時間(以下ｔf)が長い第１のＳＷ回路と、第２
    次制御を受けるＳＷ回路として、残留電圧が大きく、ｔ
    r及びｔfが短い第２のＳＷ回路をそれぞれ使用し、ＳＷ
    回路をターンオンするときは、同一の外部からの単一の
    駆動パルスにより前記第１のＳＷ回路と第２のＳＷ回路
    をターンオンし、ターンオフするときは、外部からの単
    一の駆動パルスにより前記第１のＳＷ回路をターンオフ
    した後、第１の検出回路の検出結果、第２の検出回路の
    検出結果及び外部からの単一の駆動パルスを任意に組み
    合わせて操作、整形した駆動回路の出力により、第２の
    ＳＷ回路をターンオンすることを特徴とする請求項１又
    は３記載の合成スイッチング回路。
  5. 【請求項５】 第１次制御を受けるＳＷ回路として、ｔ
    rが短く、ｔfが長い第１のＳＷ回路と、第２次制御を受
    けるＳＷ回路として、ｔrが長く、ｔfが短い第２のＳＷ
    回路をそれぞれ使用し、ＳＷ回路をターンオンするとき
    は、同一の外部からの単一の駆動パルスにより前記第１
    のＳＷ回路と第２のＳＷ回路をターンオンし、ターンオ
    ンするときは、外部からの単一の駆動パルスにより前記
    第１のＳＷ回路をターンオフした後、第１の検出回路の
    検出結果、第２の検出回路の検出結果及び外部からの単
    一の駆動パルスを任意に組み合わせて操作、整形した駆
    動回路の出力により、第２のＳＷ回路をターンオンする
    ことを特徴とする請求項１又は３記載の合成スイッチン
    グ回路。
  6. 【請求項６】 第２のＳＷ回路のオフ時遅延時間とｔf
    とを合わせた時間が、第１のＳＷ回路のｔfよりも短い
    請求項４又は５記載の合成スイッチング回路において、
    駆動回路は、ＳＷ回路に流れる電流若しくは電圧を検出
    する検出回路の検出信号を遅延させる遅延回路を備えて
    いることを特徴とする合成スイッチング回路。
  7. 【請求項７】 駆動回路は、電流若しくは電圧を検出す
    る検出回路の出力信号の立上り又は立下りで動作する単
    安定マルチバイブレータあるいはフリップフロップを含
    むタイミング回路を備えていることを特徴とする請求項
    ４又は５記載の合成スイッチング回路。
  8. 【請求項８】 ｔrの短い第２のＳＷ回路のオン時遅延
    時間が、ｔrの長い第１のＳＷ回路のオン時遅延時間よ
    りも長い請求項４乃至７のうちのいずれか１項に記載の
    合成スイッチング回路において、前記第１のＳＷ回路の
    外部からの単一の駆動パルス入力部に、前記第２のＳＷ
    回路に電流が流れ始めた後で、前記第１のＳＷ回路に電
    流が流れ始めるようにする遅延回路を設けたことを特徴
    とする合成スイッチング回路。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997045957A1 (fr) * 1996-05-28 1997-12-04 Hitachi, Ltd. Dispositif semiconducteur
US5955863A (en) * 1995-09-22 1999-09-21 Fanuc Ltd. Electric current control method for a servomotor
WO2017057079A1 (ja) * 2015-09-29 2017-04-06 株式会社デンソー 負荷駆動装置

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