JPH0685462A - セラミック多層基板の製造方法 - Google Patents
セラミック多層基板の製造方法Info
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- JPH0685462A JPH0685462A JP4186608A JP18660892A JPH0685462A JP H0685462 A JPH0685462 A JP H0685462A JP 4186608 A JP4186608 A JP 4186608A JP 18660892 A JP18660892 A JP 18660892A JP H0685462 A JPH0685462 A JP H0685462A
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- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【目的】 フォトリソグラフィ法における露光を数回に
わたって繰り返すことにより、焼成によるグリーンシー
トの収縮の収縮率が一定でないことにより生じる、露光
用のマスクを合わせる際のずれを数分の１に低減するセ
ラミック多層基板の製造方法を提供する。 【構成】 焼成後のセラミック多層基板の表面に出てい
るバイアホールに接続する表面電極導体パターンをフォ
トリソグラフィ法により形成するセラミック多層基板の
製造方法において、形成されるべき表面電極導体パター
ン全体よりも小さいマスクを用い、ある箇所で露光した
後に、該マスクを移動し、再度露光する手順を繰り返す
ことにより、該セラミック多層基板の一部または全面に
わたる該表面電極導体パターンを形成する。
わたって繰り返すことにより、焼成によるグリーンシー
トの収縮の収縮率が一定でないことにより生じる、露光
用のマスクを合わせる際のずれを数分の１に低減するセ
ラミック多層基板の製造方法を提供する。 【構成】 焼成後のセラミック多層基板の表面に出てい
るバイアホールに接続する表面電極導体パターンをフォ
トリソグラフィ法により形成するセラミック多層基板の
製造方法において、形成されるべき表面電極導体パター
ン全体よりも小さいマスクを用い、ある箇所で露光した
後に、該マスクを移動し、再度露光する手順を繰り返す
ことにより、該セラミック多層基板の一部または全面に
わたる該表面電極導体パターンを形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体ＩＣチップ（集
積度の高いＬＳＩ、ＶＬＳＩチップなども含む）を実装
するためのセラミック多層基板の製造方法に関する。
積度の高いＬＳＩ、ＶＬＳＩチップなども含む）を実装
するためのセラミック多層基板の製造方法に関する。
【０００２】
【従来の技術】セラミック多層基板では、ＩＣチップ間
の配線は内層で行うので、基板表面には、個々のＩＣチ
ップの接続用電極のみが存在する。このようなセラミッ
ク多層基板の製造にあったっては、通常、グリーンシー
トを積層し、焼成した後、基板表面に上記接続用電極と
なる導体パターンを形成する。ここで、焼成を行うと
き、グリーンシートは収縮するが、その収縮率は一定で
なく、ある程度のばらつきは避けられない。したがっ
て、基板表面のバイアホールの位置も収縮に応じて変化
し、一定ではない。このような変化するバイアホールの
位置にマスクのパターンを合わせるため、次のような二
つの方法がとられている。
の配線は内層で行うので、基板表面には、個々のＩＣチ
ップの接続用電極のみが存在する。このようなセラミッ
ク多層基板の製造にあったっては、通常、グリーンシー
トを積層し、焼成した後、基板表面に上記接続用電極と
なる導体パターンを形成する。ここで、焼成を行うと
き、グリーンシートは収縮するが、その収縮率は一定で
なく、ある程度のばらつきは避けられない。したがっ
て、基板表面のバイアホールの位置も収縮に応じて変化
し、一定ではない。このような変化するバイアホールの
位置にマスクのパターンを合わせるため、次のような二
つの方法がとられている。
【０００３】第一の方法は、ランドの大きさを収縮率変
化に対応できるように大きくとって、セラミック多層基
板上にあらわれる全てのバイアホールと、マスクの配線
パターン内の全てのランドとを一度に位置合わせして露
光する方法である。
化に対応できるように大きくとって、セラミック多層基
板上にあらわれる全てのバイアホールと、マスクの配線
パターン内の全てのランドとを一度に位置合わせして露
光する方法である。
【０００４】第二の方法は、収縮率の大小に応じて異な
る大きさの導体パターンを複数のグループに分け、それ
ぞれのグループに対応した複数のマスクを用意し、各グ
ループをカバーする。この場合も、特定のセラミック多
層基板に対して選ばれたマスクを使用して、基板全体を
一度に露光する。
る大きさの導体パターンを複数のグループに分け、それ
ぞれのグループに対応した複数のマスクを用意し、各グ
ループをカバーする。この場合も、特定のセラミック多
層基板に対して選ばれたマスクを使用して、基板全体を
一度に露光する。
【０００５】
【発明が解決しようとする課題】市販のグリーンシート
の焼成後の収縮率のばらつきは、±０．３％程度であ
る。例えば、１００ｍｍ角の基板であれば、その対角線
の両端のバイアホールの距離は、最大０．８５ｍｍ（８
５０μｍ）幅のばらつきを有することになる。したがっ
て、上述した第一の方法では、バイアホール径が１００
μｍであっても、それをカバーするランドの直径は、５
２５μｍ程度が必要となり、パターンの高密度化が図れ
ない。第二の方法では、収縮率の大小により焼成後の基
板の大きさを数段階に分類し、それぞれに対応したマス
クを用意してパターニングする必要があり、工程数およ
びコストの両面で、大きな無駄が生じていた。
の焼成後の収縮率のばらつきは、±０．３％程度であ
る。例えば、１００ｍｍ角の基板であれば、その対角線
の両端のバイアホールの距離は、最大０．８５ｍｍ（８
５０μｍ）幅のばらつきを有することになる。したがっ
て、上述した第一の方法では、バイアホール径が１００
μｍであっても、それをカバーするランドの直径は、５
２５μｍ程度が必要となり、パターンの高密度化が図れ
ない。第二の方法では、収縮率の大小により焼成後の基
板の大きさを数段階に分類し、それぞれに対応したマス
クを用意してパターニングする必要があり、工程数およ
びコストの両面で、大きな無駄が生じていた。
【０００６】本発明の目的は、上記の課題に鑑み、フォ
トリソグラフィ法における露光を複数回にわたって繰り
返すことにより、焼成によるグリーンシートの収縮率が
一定でないことにより生じる、露光用のマスクを合わせ
る際のずれを数分の１に低減するセラミック多層基板の
製造方法を提供することである。
トリソグラフィ法における露光を複数回にわたって繰り
返すことにより、焼成によるグリーンシートの収縮率が
一定でないことにより生じる、露光用のマスクを合わせ
る際のずれを数分の１に低減するセラミック多層基板の
製造方法を提供することである。
【０００７】
【課題を解決するための手段】本発明の要旨は、焼成後
のセラミック多層基板の表面に出ているバイアホールに
接続する表面電極導体パターンをフォトリソグラフィ法
により形成するセラミック多層基板の製造方法におい
て、形成されるべき表面電極導体パターン全体よりも小
さい単一のマスクを用い、ある箇所で露光した後に、該
マスクを移動し、再度露光する手順を繰り返すことによ
り、該セラミック多層基板の一部または全面にわたる該
表面電極導体パターンを形成するセラミック多層基板の
製造方法にある。
のセラミック多層基板の表面に出ているバイアホールに
接続する表面電極導体パターンをフォトリソグラフィ法
により形成するセラミック多層基板の製造方法におい
て、形成されるべき表面電極導体パターン全体よりも小
さい単一のマスクを用い、ある箇所で露光した後に、該
マスクを移動し、再度露光する手順を繰り返すことによ
り、該セラミック多層基板の一部または全面にわたる該
表面電極導体パターンを形成するセラミック多層基板の
製造方法にある。
【０００８】本発明方法によれば、上記のマスクを用い
て、例えば、１個のＩＣチップに対応する表面電極導体
パターンを露光し、該マスクを移動させて、次のＩＣチ
ップのために露光を繰り返す。このような手順を繰り返
して、セラミック多層基板の全面または一部にわたる表
面電極導体パターンを形成する。
て、例えば、１個のＩＣチップに対応する表面電極導体
パターンを露光し、該マスクを移動させて、次のＩＣチ
ップのために露光を繰り返す。このような手順を繰り返
して、セラミック多層基板の全面または一部にわたる表
面電極導体パターンを形成する。
【０００９】これにより、セラミック多層基板の焼成に
よる収縮率の変動を原因とする位置合わせのずれを、数
分の１に抑えることができる。たとえば、上記の例にお
いて、ＩＣチップ１個用の電極導体パターンの大きさが
１０ｍｍ角であるとすると、バイアホールに合わせる電
極導体パターンのランド径は、１５０μｍ以下でよく、
高密度配線対応の基板が１種類のマスクで製造できるこ
ととなる。
よる収縮率の変動を原因とする位置合わせのずれを、数
分の１に抑えることができる。たとえば、上記の例にお
いて、ＩＣチップ１個用の電極導体パターンの大きさが
１０ｍｍ角であるとすると、バイアホールに合わせる電
極導体パターンのランド径は、１５０μｍ以下でよく、
高密度配線対応の基板が１種類のマスクで製造できるこ
ととなる。
【００１０】本発明において使用されるセラミック多層
基板は、例えば、アルミナ基板のような高温焼成タイプ
と、ガラス・セラミックス基板に代表される低温焼成タ
イプがある。なかでも、近年広く利用されるようになっ
た低温焼成ガラスセラミック基板は、抵抗、コンデンサ
を内蔵させて複合化し、同時焼成することが可能となる
という利点がある。また、８５０℃程度の比較的低温で
焼成するため、高導電率の金や銀や銅といった導体をそ
の内部配線等に使用することができる点で優れている。
基板は、例えば、アルミナ基板のような高温焼成タイプ
と、ガラス・セラミックス基板に代表される低温焼成タ
イプがある。なかでも、近年広く利用されるようになっ
た低温焼成ガラスセラミック基板は、抵抗、コンデンサ
を内蔵させて複合化し、同時焼成することが可能となる
という利点がある。また、８５０℃程度の比較的低温で
焼成するため、高導電率の金や銀や銅といった導体をそ
の内部配線等に使用することができる点で優れている。
【００１１】また、本発明が適用されるセラミック多層
基板の大きさは、特に限定されないが、通常、１０×１
０ｍｍから約１００×１００ｍｍであり、また、ＩＣチ
ップの大きさは、２×２ｍｍから１０×１０ｍｍ程度で
ある。
基板の大きさは、特に限定されないが、通常、１０×１
０ｍｍから約１００×１００ｍｍであり、また、ＩＣチ
ップの大きさは、２×２ｍｍから１０×１０ｍｍ程度で
ある。
【００１２】フォトリソグラフィには、通常一般的に用
いられている機器を利用することができる。ここで使用
する感光レジストは、特に限定されず、ポジ、ネガのい
ずれを使用することもできる。
いられている機器を利用することができる。ここで使用
する感光レジストは、特に限定されず、ポジ、ネガのい
ずれを使用することもできる。
【００１３】さらに、マスクの移動方法は、通常の位置
決め方法を利用することができ、特に限定されない。た
だし、セラミック多層基板の収縮量は、基板内で一定と
みなすことが通常可能である。このような場合には、セ
ラミック多層基板全体の収縮量がわかれば、１枚の基板
内での位置合わせを容易に行うことができる。したがっ
て、例えば、ステッパーを用いて、一定距離の移動を自
動的に繰り返すことができ、量産化を図ることができ
る。
決め方法を利用することができ、特に限定されない。た
だし、セラミック多層基板の収縮量は、基板内で一定と
みなすことが通常可能である。このような場合には、セ
ラミック多層基板全体の収縮量がわかれば、１枚の基板
内での位置合わせを容易に行うことができる。したがっ
て、例えば、ステッパーを用いて、一定距離の移動を自
動的に繰り返すことができ、量産化を図ることができ
る。
【００１４】また、各ＩＣチップの電極配線パターンが
同一でない場合、すなわち、各ＩＣの必要とする電極の
パターンが異なる場合、個々のＩＣチップの電極配線パ
ターンを全て包含するようなパターンのマスクを用意し
て露光することができる。このようにすると、少なくと
も一部のＩＣチップに関しては必要でない電極配線も作
成されることとなるが、そのような不必要な電極をダミ
ーとして、なんらの働きをもしないよう、内部配線等を
あらかじめ設計することにより対応することができる。
このようにして、各ＩＣチップの必要とする電極数また
は電極パターンが異なる場合においても、本発明方法に
従い、単一または極めて少数のマスクを用いて露光を繰
り返すことにより、セラミック多層基板全体にわたっ
て、より高密度の表面電極導体パターンを形成すること
ができる。
同一でない場合、すなわち、各ＩＣの必要とする電極の
パターンが異なる場合、個々のＩＣチップの電極配線パ
ターンを全て包含するようなパターンのマスクを用意し
て露光することができる。このようにすると、少なくと
も一部のＩＣチップに関しては必要でない電極配線も作
成されることとなるが、そのような不必要な電極をダミ
ーとして、なんらの働きをもしないよう、内部配線等を
あらかじめ設計することにより対応することができる。
このようにして、各ＩＣチップの必要とする電極数また
は電極パターンが異なる場合においても、本発明方法に
従い、単一または極めて少数のマスクを用いて露光を繰
り返すことにより、セラミック多層基板全体にわたっ
て、より高密度の表面電極導体パターンを形成すること
ができる。
【００１５】
【実施例】本発明の実施例を、図面を参照して以下に詳
述する。
述する。
【００１６】図１は、本発明の第１実施例を示す平面図
である。図１（ａ）は、内層の配線と表面の配線をつな
ぐためのバイアホール２を有するセラミック多層基板１
が焼成された状態を示す。バイアホール２は、実装され
たＩＣチップからセラミック多層基板内部への配線を確
保するための電極４に、ランド３を介して接続するもの
で、ここでは、左右２つのグループからなる。この後、
基板１の全面に導体金属の層を形成する（図示せず）。
である。図１（ａ）は、内層の配線と表面の配線をつな
ぐためのバイアホール２を有するセラミック多層基板１
が焼成された状態を示す。バイアホール２は、実装され
たＩＣチップからセラミック多層基板内部への配線を確
保するための電極４に、ランド３を介して接続するもの
で、ここでは、左右２つのグループからなる。この後、
基板１の全面に導体金属の層を形成する（図示せず）。
【００１７】次にフォトリソグラフィ法により、電極４
およびダイパッド５のパターンを形成する。図１（ｂ）
は、本発明のフォトリソグラフィ用マスクのパターン
で、図１（ａ）におけるバイアホール２の左右２つのグ
ループのパターンを重ね合わせて、双方のグループに必
要な電極導体をすべて作成できるようにしたものであ
る。この図１（ｂ）において、参照符号は、図１（ｃ）
において示された、ランド３、電極４、ダイパッド５に
対応するパターン部分をそれぞれ示す。
およびダイパッド５のパターンを形成する。図１（ｂ）
は、本発明のフォトリソグラフィ用マスクのパターン
で、図１（ａ）におけるバイアホール２の左右２つのグ
ループのパターンを重ね合わせて、双方のグループに必
要な電極導体をすべて作成できるようにしたものであ
る。この図１（ｂ）において、参照符号は、図１（ｃ）
において示された、ランド３、電極４、ダイパッド５に
対応するパターン部分をそれぞれ示す。
【００１８】図１（ｃ）は、セラミック多層基板の焼成
後の収縮率を測定し、この収縮率に基づいて算出した送
り量で、ステッパーを用いて送って、２回の露光を行う
ことにより形成した基板１の表面導体パターンである。
ここでは、図１（ａ）のバイアホールのパターンに対応
して、図２に示すような表面導体パターンが最低限必要
である。しかし、本実施例においては、図１（ｂ）に示
したパターンを有する単一のマスクにより表面電極導体
を形成したので、不必要な電極６も同時に形成されてい
る。しかし、この不必要な電極６は単に使用されないだ
けで、基板表面にあっても何ら問題を生じさせるもので
はない。
後の収縮率を測定し、この収縮率に基づいて算出した送
り量で、ステッパーを用いて送って、２回の露光を行う
ことにより形成した基板１の表面導体パターンである。
ここでは、図１（ａ）のバイアホールのパターンに対応
して、図２に示すような表面導体パターンが最低限必要
である。しかし、本実施例においては、図１（ｂ）に示
したパターンを有する単一のマスクにより表面電極導体
を形成したので、不必要な電極６も同時に形成されてい
る。しかし、この不必要な電極６は単に使用されないだ
けで、基板表面にあっても何ら問題を生じさせるもので
はない。
【００１９】図中では、説明と理解を容易にするため、
ＩＣチップを２個登載する基板用のパターンの例を示し
た。しかし、発明者らは、１００ｍｍ角の基板に１００
個のＩＣチップを１０×１０のマトリクス状に配置する
パターンにおいて、収縮率の基板間のばらつきが±０．
３％ある場合に適用し、１４５μｍのランド径を用い
て、良好な接続が得られることを確認した。これは、従
来技術によれば、１枚のマスクで対応するには直径５２
５μｍのランドで接続せねばならず、パターンの高密度
化、ひいては高密度実装に対応できないこと、また、ラ
ンド径を２００μｍとすると、異なる収縮率に対応する
少なくとも３種類のマスクを準備しなければならないこ
とと対照的である。
ＩＣチップを２個登載する基板用のパターンの例を示し
た。しかし、発明者らは、１００ｍｍ角の基板に１００
個のＩＣチップを１０×１０のマトリクス状に配置する
パターンにおいて、収縮率の基板間のばらつきが±０．
３％ある場合に適用し、１４５μｍのランド径を用い
て、良好な接続が得られることを確認した。これは、従
来技術によれば、１枚のマスクで対応するには直径５２
５μｍのランドで接続せねばならず、パターンの高密度
化、ひいては高密度実装に対応できないこと、また、ラ
ンド径を２００μｍとすると、異なる収縮率に対応する
少なくとも３種類のマスクを準備しなければならないこ
とと対照的である。
【００２０】
【発明の効果】本発明によれば、セラミック多層基板の
焼成時の基板の収縮率が大きく変動する場合でも、バイ
アホールと表面電極との接続用のランドを大きくする必
要なしに、また、収縮率に合わせて数枚のマスクを使用
することなしに、１枚または極めて少数のマスクで、高
密度な電極導体パターンの形成が可能となる。
焼成時の基板の収縮率が大きく変動する場合でも、バイ
アホールと表面電極との接続用のランドを大きくする必
要なしに、また、収縮率に合わせて数枚のマスクを使用
することなしに、１枚または極めて少数のマスクで、高
密度な電極導体パターンの形成が可能となる。
【図１】本発明の一実施例を示す平面図である。図１
（ａ）は本発明方法により表面導体パターンを形成する
前のセラミック多層基板を示す平面図であり、図１
（ｂ）は本発明方法において使用されるフォトリソグラ
フィ用マスクパターンの平面図であり、図１（ｃ）は本
発明方法により完成したセラミック多層基板の平面図で
ある。
（ａ）は本発明方法により表面導体パターンを形成する
前のセラミック多層基板を示す平面図であり、図１
（ｂ）は本発明方法において使用されるフォトリソグラ
フィ用マスクパターンの平面図であり、図１（ｃ）は本
発明方法により完成したセラミック多層基板の平面図で
ある。
【図２】従来技術による、図１（ｃ）のセラミック多層
基板の製造に用いられるマスクのパターンの一例を示す
平面図である。
基板の製造に用いられるマスクのパターンの一例を示す
平面図である。
【符号の説明】 １ セラミック多層基板 ２ バイアホール ３ ランド ４ 電極 ５ ダイパッド ６ 不必要な電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０５Ｋ 3/00 Ｇ 6921−4Ｅ
Claims (3)
- 【請求項１】 焼成後のセラミック多層基板の表面に出
ているバイアホールに接続する表面電極導体パターンを
フォトリソグラフィ法により形成するセラミック多層基
板の製造方法において、形成されるべき表面電極導体パ
ターンよりも小さいマスクを用い、ある箇所で露光した
後に、該マスクを移動し、再度露光する手順を繰り返す
ことにより、該セラミック多層基板の一部または全面に
わたる該表面電極導体パターンを形成するセラミック多
層基板の製造方法。 - 【請求項２】 上記セラミック多層基板全体の収縮量を
測定し、その測定値に基づいてマスクの移動距離を計算
し、ステッパーにより上記マスクを該移動距離だけ移動
して、露光を繰り返すことを特徴とする請求項１に記載
のセラミック多層基板の製造方法。 - 【請求項３】 上記セラミック多層基板上におかれる各
ＩＣチップが必要とする電極のパターンが異なる場合に
おいて、上記マスクが、各ＩＣチップが必要とする表面
電極導体パターンをすべて包含するパターンを有するこ
とを特徴とする請求項１に記載のセラミック多層基板の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18660892A JP3237904B2 (ja) | 1992-07-14 | 1992-07-14 | セラミック多層基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18660892A JP3237904B2 (ja) | 1992-07-14 | 1992-07-14 | セラミック多層基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685462A true JPH0685462A (ja) | 1994-03-25 |
| JP3237904B2 JP3237904B2 (ja) | 2001-12-10 |
Family
ID=16191553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18660892A Expired - Fee Related JP3237904B2 (ja) | 1992-07-14 | 1992-07-14 | セラミック多層基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3237904B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004010751A1 (ja) * | 2002-07-18 | 2004-01-29 | Hitachi Chemical Co., Ltd. | 多層配線板、およびその製造方法、ならびに半導体装置および無線電子装置 |
| KR100817344B1 (ko) * | 2002-07-18 | 2008-03-26 | 히다치 가세고교 가부시끼가이샤 | 다층배선판, 및 그 제조방법, 및 반도체장치 및무선전자장치 |
| JP2011096821A (ja) * | 2009-10-29 | 2011-05-12 | Murata Mfg Co Ltd | セラミック基板の製造方法 |
-
1992
- 1992-07-14 JP JP18660892A patent/JP3237904B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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