JPH0683587A - 乗算処理装置 - Google Patents
乗算処理装置Info
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- JPH0683587A JPH0683587A JP5094774A JP9477493A JPH0683587A JP H0683587 A JPH0683587 A JP H0683587A JP 5094774 A JP5094774 A JP 5094774A JP 9477493 A JP9477493 A JP 9477493A JP H0683587 A JPH0683587 A JP H0683587A
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- circuit
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Abstract
(57)【要約】
【目的】 ニュートンラフソン法を用いた開平演算を高
速化する。 【構成】 乗数をリコードするための乗数リコード回路
１０９と、乗数リコード回路１０９の出力データと被乗
数とを入力として部分積を生成しかつ各部分積を加算す
るための部分積加算木１０５とを有する並列乗算回路を
備えた乗算処理装置において、被乗数に右シフト処理を
施すためのシフト回路１０４を設け、該シフト回路１０
４の出力データを部分積加算木１０５の一方の入力とす
る。部分積加算木１０５の乗数側及び被乗数側の２つの
入力について遅延のバランスがとれる結果、該部分積加
算木１０５における乗算の実行速度が向上する。
速化する。 【構成】 乗数をリコードするための乗数リコード回路
１０９と、乗数リコード回路１０９の出力データと被乗
数とを入力として部分積を生成しかつ各部分積を加算す
るための部分積加算木１０５とを有する並列乗算回路を
備えた乗算処理装置において、被乗数に右シフト処理を
施すためのシフト回路１０４を設け、該シフト回路１０
４の出力データを部分積加算木１０５の一方の入力とす
る。部分積加算木１０５の乗数側及び被乗数側の２つの
入力について遅延のバランスがとれる結果、該部分積加
算木１０５における乗算の実行速度が向上する。
Description
【０００１】
【産業上の利用分野】本発明はＬＳＩ化に好適な高速乗
算処理装置に関するものであり、特にニュートンラフソ
ン法（以下ＮＲ法と記す。）を用いた繰り返し乗算を実
行するための装置に関するものである。
算処理装置に関するものであり、特にニュートンラフソ
ン法（以下ＮＲ法と記す。）を用いた繰り返し乗算を実
行するための装置に関するものである。
【０００２】
【従来の技術】近年の集積回路技術の進歩に伴い、３２
ビット、６４ビットの浮動小数点演算を実行するための
１チップの算術演算用プロセッサが開発され、グラフィ
ックスや回路シミュレーション等の種々の分野への応用
がなされている。
ビット、６４ビットの浮動小数点演算を実行するための
１チップの算術演算用プロセッサが開発され、グラフィ
ックスや回路シミュレーション等の種々の分野への応用
がなされている。
【０００３】高木直史ほか「冗長２進加算木を用いたＶ
ＬＳＩ向き高速乗算器」（電子通信学会論文誌Ｖｏｌ．
Ｊ６６−Ｄ Ｎｏ．６ １９８３年６月 ｐｐ．６８３
−６９０）によれば、内部計算に冗長２進表現を利用し
た乗算器が提案されている。通常の２進表現によれば、
各桁は０又は１の値を持つ。これに対し、冗長２進表現
では符号付きの桁（ＳＤ：Signed Digit）が採用され、
各桁は−１，０又は１の値を持つ。各桁が−２，−１，
０，１又は２の値を持つようにＳＤ表現を拡張する場合
もある。
ＬＳＩ向き高速乗算器」（電子通信学会論文誌Ｖｏｌ．
Ｊ６６−Ｄ Ｎｏ．６ １９８３年６月 ｐｐ．６８３
−６９０）によれば、内部計算に冗長２進表現を利用し
た乗算器が提案されている。通常の２進表現によれば、
各桁は０又は１の値を持つ。これに対し、冗長２進表現
では符号付きの桁（ＳＤ：Signed Digit）が採用され、
各桁は−１，０又は１の値を持つ。各桁が−２，−１，
０，１又は２の値を持つようにＳＤ表現を拡張する場合
もある。
【０００４】２ビットＢｏｏｔｈの方法を効率良く利用
した高木らの乗算器は、乗数リコード回路と、部分積加
算木と、冗長２進数／２進数変換回路とを備える。部分
積加算木は、部分積生成回路及び冗長２進数加算回路に
より構成される。この乗算器によれば、乗数リコード回
路により、乗数（２進数）は基数を４とした拡張ＳＤ表
現の冗長２進数に変換される。基数４の拡張ＳＤ表現で
は、各桁は集合｛−２，−１，０，１，２｝の要素であ
る。拡張ＳＤ表現に変換された乗数の各桁毎に１つの部
分積が生成されるので、部分積の個数は冗長２進表現を
利用しない場合の半分になる。しかも、冗長２進数加算
回路では冗長性のゆえ桁上げ伝搬が抑制されるので、部
分積加算木により冗長２進表現の積が高速に求められ
る。そして、部分積加算木の出力（冗長２進表現の積）
は、冗長２進数／２進数変換回路により２進表現の積に
変換される。
した高木らの乗算器は、乗数リコード回路と、部分積加
算木と、冗長２進数／２進数変換回路とを備える。部分
積加算木は、部分積生成回路及び冗長２進数加算回路に
より構成される。この乗算器によれば、乗数リコード回
路により、乗数（２進数）は基数を４とした拡張ＳＤ表
現の冗長２進数に変換される。基数４の拡張ＳＤ表現で
は、各桁は集合｛−２，−１，０，１，２｝の要素であ
る。拡張ＳＤ表現に変換された乗数の各桁毎に１つの部
分積が生成されるので、部分積の個数は冗長２進表現を
利用しない場合の半分になる。しかも、冗長２進数加算
回路では冗長性のゆえ桁上げ伝搬が抑制されるので、部
分積加算木により冗長２進表現の積が高速に求められ
る。そして、部分積加算木の出力（冗長２進表現の積）
は、冗長２進数／２進数変換回路により２進表現の積に
変換される。
【０００５】さて、高木は上記乗算器を用いた繰り返し
乗算のための乗算処理装置をも提案している。その構成
を図５に示す。図５中の４００〜４０３は４個のレジス
タＲ０〜Ｒ３を示している。このうち、レジスタＲ３は
冗長２進数を格納するためのレジスタであり、他の３個
のレジスタＲ０，Ｒ１，Ｒ２は符号なし２進数を格納す
るためのレジスタである。符号なし２進数とは、最上位
ビットが符号を表わす２の補数表示の２進数とは違っ
て、全てのビットが有効桁として扱われる２進数であ
る。
乗算のための乗算処理装置をも提案している。その構成
を図５に示す。図５中の４００〜４０３は４個のレジス
タＲ０〜Ｒ３を示している。このうち、レジスタＲ３は
冗長２進数を格納するためのレジスタであり、他の３個
のレジスタＲ０，Ｒ１，Ｒ２は符号なし２進数を格納す
るためのレジスタである。符号なし２進数とは、最上位
ビットが符号を表わす２の補数表示の２進数とは違っ
て、全てのビットが有効桁として扱われる２進数であ
る。
【０００６】第１のシフト回路４０４は、レジスタＲ１
から出力されたデータをそのまま出力（１／１倍）する
か、右１桁シフト（１／２倍）するか、右３桁シフト
（１／８倍）するものである。部分積加算木４０５は、
部分積生成回路と冗長２進数加算回路とで構成され、冗
長２進表現の乗数側データと２進表現の被乗数側データ
との積（中間結果）を冗長２進表現で出力するものであ
る。乗数リコード回路４０９は、乗数側の２進表現デー
タを冗長２進表現のデータにリコードするための回路で
ある。第２のシフト回路４０６は、部分積加算木４０５
から出力された中間結果をそのまま出力（１倍）する
か、左１桁シフト（２倍）して出力するものである。減
算回路４０７は、定数（３／２，２，１）から冗長２進
数を減算するための回路である。冗長２進数／２進数変
換回路４０８は、レジスタＲ３から出力された冗長２進
数を２進数に変換し、その変換結果をレジスタＲ２に格
納するための回路である。
から出力されたデータをそのまま出力（１／１倍）する
か、右１桁シフト（１／２倍）するか、右３桁シフト
（１／８倍）するものである。部分積加算木４０５は、
部分積生成回路と冗長２進数加算回路とで構成され、冗
長２進表現の乗数側データと２進表現の被乗数側データ
との積（中間結果）を冗長２進表現で出力するものであ
る。乗数リコード回路４０９は、乗数側の２進表現デー
タを冗長２進表現のデータにリコードするための回路で
ある。第２のシフト回路４０６は、部分積加算木４０５
から出力された中間結果をそのまま出力（１倍）する
か、左１桁シフト（２倍）して出力するものである。減
算回路４０７は、定数（３／２，２，１）から冗長２進
数を減算するための回路である。冗長２進数／２進数変
換回路４０８は、レジスタＲ３から出力された冗長２進
数を２進数に変換し、その変換結果をレジスタＲ２に格
納するための回路である。
【０００７】第１の選択回路４１０は、第１のシフト回
路４０４及びレジスタＲ３の各出力のうちのいずれかを
選択的に乗数リコード回路４０９に供給するものであ
る。第２の選択回路４１１は、第１のシフト回路４０
４、レジスタＲ０及びレジスタＲ２の各出力のうちのい
ずれかを選択的に部分積加算木４０５の被乗数側に供給
するものである。第３の選択回路４１２は、第１のシフ
ト回路４０４及び部分積加算木４０５の各出力のうちの
いずれかを選択的に減算回路４０７に供給するものであ
る。第４の選択回路４１３は、第２のシフト回路４０６
及び減算回路４０７の各出力のうちのいずれかを選択的
にレジスタＲ３に供給するものである。
路４０４及びレジスタＲ３の各出力のうちのいずれかを
選択的に乗数リコード回路４０９に供給するものであ
る。第２の選択回路４１１は、第１のシフト回路４０
４、レジスタＲ０及びレジスタＲ２の各出力のうちのい
ずれかを選択的に部分積加算木４０５の被乗数側に供給
するものである。第３の選択回路４１２は、第１のシフ
ト回路４０４及び部分積加算木４０５の各出力のうちの
いずれかを選択的に減算回路４０７に供給するものであ
る。第４の選択回路４１３は、第２のシフト回路４０６
及び減算回路４０７の各出力のうちのいずれかを選択的
にレジスタＲ３に供給するものである。
【０００８】以上の構成を備えた図５の乗算処理装置に
よれば、レジスタＲ０に２進表現の被乗数を、レジスタ
Ｒ１に２進表現の乗数を各々設定し、かつ第１及び第２
のシフト回路４０４，４０６のシフト処理を禁止するこ
とにより、部分積加算木４０５による１回の乗算実行で
積が求められる。
よれば、レジスタＲ０に２進表現の被乗数を、レジスタ
Ｒ１に２進表現の乗数を各々設定し、かつ第１及び第２
のシフト回路４０４，４０６のシフト処理を禁止するこ
とにより、部分積加算木４０５による１回の乗算実行で
積が求められる。
【０００９】この乗算処理装置で２進除算又は開平演算
を実行する場合には、収束型の繰り返し演算方法の１つ
であるＮＲ法が適用される。以下、浮動小数点数の仮数
部Ｙｍを入力オペランドとした開平演算を実行する際の
各部の動作を説明する。適用されるアルゴリズムは、仮
数部Ｙｍに対してＳＱＲＴ（１／Ｙｍ）の近似値を求
め、これにＹｍを乗ずることにより開平値Ｚｍ＝ＳＱＲ
Ｔ（Ｙｍ）を求めるものである。そのアルゴリズムは、 ｒ0 ＝１−Ｙｍ／８ ｌｏｏｐ ｉ＝ １ ｔｏ ｎ ｒi ＝（ｒi-1 ／２）＊（３−ｒi-1 2 ＊Ｙｍ） ｅｎｄ ｌｏｏｐ Ｚｍ＝ｒn ＊Ｙｍ （１） である。ただし、＊は乗算を意味する。ｒi の誤差すな
わちｒi と真値ＳＱＲＴ（１／Ｙｍ）との差が所定の範
囲内に納まったときに、式（１）中のループを抜ける。
を実行する場合には、収束型の繰り返し演算方法の１つ
であるＮＲ法が適用される。以下、浮動小数点数の仮数
部Ｙｍを入力オペランドとした開平演算を実行する際の
各部の動作を説明する。適用されるアルゴリズムは、仮
数部Ｙｍに対してＳＱＲＴ（１／Ｙｍ）の近似値を求
め、これにＹｍを乗ずることにより開平値Ｚｍ＝ＳＱＲ
Ｔ（Ｙｍ）を求めるものである。そのアルゴリズムは、 ｒ0 ＝１−Ｙｍ／８ ｌｏｏｐ ｉ＝ １ ｔｏ ｎ ｒi ＝（ｒi-1 ／２）＊（３−ｒi-1 2 ＊Ｙｍ） ｅｎｄ ｌｏｏｐ Ｚｍ＝ｒn ＊Ｙｍ （１） である。ただし、＊は乗算を意味する。ｒi の誤差すな
わちｒi と真値ＳＱＲＴ（１／Ｙｍ）との差が所定の範
囲内に納まったときに、式（１）中のループを抜ける。
【００１０】図５の乗算処理装置で式（１）のアルゴリ
ズムを実現するための演算のフローは、 ［１］ Ｒ１ ← Ｙｍ ［２］ Ｒ３ ← １−＜Ｒ１＞／８ ｌｏｏｐ ｉ＝ １ ｔｏ ｎ ［３］ Ｒ２ ← ｃｏｎｖ（＜Ｒ３＞） Ｒ３ ← ｍｕｌ（＜Ｒ１＞／２，＜Ｒ３＞） ［４］ Ｒ３ ← ３／２−ｍｕｌ（＜Ｒ２＞，＜Ｒ３
＞） ［５］ Ｒ３ ← ｍｕｌ（＜Ｒ２＞，＜Ｒ３＞） ｅｎｄ ｌｏｏｐ ［６］ Ｒ３ ← ｍｕｌ（＜Ｒ１＞／２，＜Ｒ３＞）
＊２ ［７］ Ｒ２ ← ｃｏｎｖ（＜Ｒ３＞） である。ただし、式中の記号の意味は、 ＜Ｒ１＞ ： レジスタＲ１からの読み出しデータ ← ： レジスタへのデータの書き込み ｍｕｌ（Ａ，Ｂ）： ２進数Ａ及び冗長２進数Ｂから冗
長２進表現の積Ａ＊Ｂを求めること ｃｏｎｖ（Ａ） ： 冗長２進数Ａの２進数への変換 である。
ズムを実現するための演算のフローは、 ［１］ Ｒ１ ← Ｙｍ ［２］ Ｒ３ ← １−＜Ｒ１＞／８ ｌｏｏｐ ｉ＝ １ ｔｏ ｎ ［３］ Ｒ２ ← ｃｏｎｖ（＜Ｒ３＞） Ｒ３ ← ｍｕｌ（＜Ｒ１＞／２，＜Ｒ３＞） ［４］ Ｒ３ ← ３／２−ｍｕｌ（＜Ｒ２＞，＜Ｒ３
＞） ［５］ Ｒ３ ← ｍｕｌ（＜Ｒ２＞，＜Ｒ３＞） ｅｎｄ ｌｏｏｐ ［６］ Ｒ３ ← ｍｕｌ（＜Ｒ１＞／２，＜Ｒ３＞）
＊２ ［７］ Ｒ２ ← ｃｏｎｖ（＜Ｒ３＞） である。ただし、式中の記号の意味は、 ＜Ｒ１＞ ： レジスタＲ１からの読み出しデータ ← ： レジスタへのデータの書き込み ｍｕｌ（Ａ，Ｂ）： ２進数Ａ及び冗長２進数Ｂから冗
長２進表現の積Ａ＊Ｂを求めること ｃｏｎｖ（Ａ） ： 冗長２進数Ａの２進数への変換 である。
【００１１】上記演算フローを１サイクル毎に詳しく説
明すると、まず、第１サイクル目では、浮動小数点数の
仮数部ＹｍがレジスタＲ１に書き込まれる。
明すると、まず、第１サイクル目では、浮動小数点数の
仮数部ＹｍがレジスタＲ１に書き込まれる。
【００１２】第２サイクル目では、レジスタＲ１からＹ
ｍが読み出され、該Ｙｍに第１のシフト回路４０４で右
３桁シフトを施すことによりＹｍ／８が生成される。生
成されたＹｍ／８は、第３の選択回路４１２を経て減算
回路４０７に入力される。減算回路４０７では、１−Ｙ
ｍ／８（これをｒ0 とする。）が求められる。その結果
は、第４の選択回路４１３を経てレジスタＲ３に書き込
まれる。ここで、ループ制御変数ｉを１とする。
ｍが読み出され、該Ｙｍに第１のシフト回路４０４で右
３桁シフトを施すことによりＹｍ／８が生成される。生
成されたＹｍ／８は、第３の選択回路４１２を経て減算
回路４０７に入力される。減算回路４０７では、１−Ｙ
ｍ／８（これをｒ0 とする。）が求められる。その結果
は、第４の選択回路４１３を経てレジスタＲ３に書き込
まれる。ここで、ループ制御変数ｉを１とする。
【００１３】第３サイクル目では、冗長２進数／２進数
変換と乗算とが並列に実行される。レジスタＲ３からｒ
i-1 （初期値ｒ0 ）が読み出され、該読み出されたｒ
i-1 が冗長２進数／２進数変換回路４０８に入力され、
その変換結果がレジスタＲ２に書き込まれる。一方、レ
ジスタＲ３から読み出されたｒi-1 は、第１の選択回路
４１０を経て乗数リコード回路４０９にも入力される。
この時、レジスタＲ１からＹｍが再度読み出され、該Ｙ
ｍに第１のシフト回路４０４で右１桁シフトを施すこと
によりＹｍ／２が生成される。生成されたＹｍ／２は、
第２の選択回路４１１を経て部分積加算木４０５の被乗
数側に入力される。そして、部分積加算木４０５により
乗算ｒi-1 ＊（Ｙｍ／２）が実行される。その乗算結果
は、第２のシフト回路４０６をそのまま通過し、第４の
選択回路４１３を経てレジスタＲ３に書き込まれる。
変換と乗算とが並列に実行される。レジスタＲ３からｒ
i-1 （初期値ｒ0 ）が読み出され、該読み出されたｒ
i-1 が冗長２進数／２進数変換回路４０８に入力され、
その変換結果がレジスタＲ２に書き込まれる。一方、レ
ジスタＲ３から読み出されたｒi-1 は、第１の選択回路
４１０を経て乗数リコード回路４０９にも入力される。
この時、レジスタＲ１からＹｍが再度読み出され、該Ｙ
ｍに第１のシフト回路４０４で右１桁シフトを施すこと
によりＹｍ／２が生成される。生成されたＹｍ／２は、
第２の選択回路４１１を経て部分積加算木４０５の被乗
数側に入力される。そして、部分積加算木４０５により
乗算ｒi-1 ＊（Ｙｍ／２）が実行される。その乗算結果
は、第２のシフト回路４０６をそのまま通過し、第４の
選択回路４１３を経てレジスタＲ３に書き込まれる。
【００１４】第４サイクル目では、レジスタＲ２のデー
タとレジスタＲ３のデータとの乗算が実行される。その
ため、レジスタＲ２から２進表現のｒi-1 が読み出さ
れ、該ｒi-1 が第２の選択回路４１１を経て部分積加算
木４０５の被乗数側に入力される。一方、レジスタＲ３
から冗長２進表現のｒi-1 ＊（Ｙｍ／２）が読み出さ
れ、該ｒi-1 ＊（Ｙｍ／２）が第１の選択回路４１０を
経て乗数リコード回路４０９に入力される。そして、部
分積加算木４０５により積ｒi-1 ＊ｒi-1 ＊（Ｙｍ／
２）が求められる。この乗算結果は、第３の選択回路４
１２を経て減算回路４０７に入力される。減算回路４０
７では、３／２−ｒi-1 ＊ｒi-1 ＊（Ｙｍ／２）が求め
られる。その結果は、第４の選択回路４１３を経てレジ
スタＲ３に書き込まれる。
タとレジスタＲ３のデータとの乗算が実行される。その
ため、レジスタＲ２から２進表現のｒi-1 が読み出さ
れ、該ｒi-1 が第２の選択回路４１１を経て部分積加算
木４０５の被乗数側に入力される。一方、レジスタＲ３
から冗長２進表現のｒi-1 ＊（Ｙｍ／２）が読み出さ
れ、該ｒi-1 ＊（Ｙｍ／２）が第１の選択回路４１０を
経て乗数リコード回路４０９に入力される。そして、部
分積加算木４０５により積ｒi-1 ＊ｒi-1 ＊（Ｙｍ／
２）が求められる。この乗算結果は、第３の選択回路４
１２を経て減算回路４０７に入力される。減算回路４０
７では、３／２−ｒi-1 ＊ｒi-1 ＊（Ｙｍ／２）が求め
られる。その結果は、第４の選択回路４１３を経てレジ
スタＲ３に書き込まれる。
【００１５】第５サイクル目では、レジスタＲ２のデー
タとレジスタＲ３のデータとの乗算が再度実行される。
そのため、レジスタＲ２からｒi-1 が読み出され、該ｒ
i-1が第２の選択回路４１１を経て部分積加算木４０５
の被乗数側に入力される。一方、レジスタＲ３から３／
２−ｒi-1 ＊ｒi-1 ＊（Ｙｍ／２）が読み出され、該３
／２−ｒi-1 ＊ｒi-1 ＊（Ｙｍ／２）が第１の選択回路
４１０を経て乗数リコード回路４０９に入力される。そ
して、部分積加算木４０５により積ｒi-1 ＊（３／２−
ｒi-1 ＊ｒi-1 ＊（Ｙｍ／２））が求められる。この乗
算結果は（ｒi- 1 ／２）＊（３−ｒi-1 ＊ｒi-1 ＊Ｙ
ｍ）に等しく、これをｒi とする。部分積加算木４０５
から出力されたｒi は、第２のシフト回路４０６をその
まま通過し、第４の選択回路４１３を経てレジスタＲ３
に書き込まれる。ここで、ループ制御変数ｉがインクリ
メントされる。そして、上記第３サイクル目から第５サ
イクル目の動作がｎ回繰り返される。この結果、ＳＱＲ
Ｔ（１／Ｙｍ）の近似値ｒnがレジスタＲ３に格納され
る。
タとレジスタＲ３のデータとの乗算が再度実行される。
そのため、レジスタＲ２からｒi-1 が読み出され、該ｒ
i-1が第２の選択回路４１１を経て部分積加算木４０５
の被乗数側に入力される。一方、レジスタＲ３から３／
２−ｒi-1 ＊ｒi-1 ＊（Ｙｍ／２）が読み出され、該３
／２−ｒi-1 ＊ｒi-1 ＊（Ｙｍ／２）が第１の選択回路
４１０を経て乗数リコード回路４０９に入力される。そ
して、部分積加算木４０５により積ｒi-1 ＊（３／２−
ｒi-1 ＊ｒi-1 ＊（Ｙｍ／２））が求められる。この乗
算結果は（ｒi- 1 ／２）＊（３−ｒi-1 ＊ｒi-1 ＊Ｙ
ｍ）に等しく、これをｒi とする。部分積加算木４０５
から出力されたｒi は、第２のシフト回路４０６をその
まま通過し、第４の選択回路４１３を経てレジスタＲ３
に書き込まれる。ここで、ループ制御変数ｉがインクリ
メントされる。そして、上記第３サイクル目から第５サ
イクル目の動作がｎ回繰り返される。この結果、ＳＱＲ
Ｔ（１／Ｙｍ）の近似値ｒnがレジスタＲ３に格納され
る。
【００１６】第（３ｎ＋３）サイクル目では、レジスタ
Ｒ１のデータ（Ｙｍ）とレジスタＲ３のデータ（ｒn ）
との乗算が実行される。そのため、レジスタＲ３からｒ
n が読み出され、該ｒn が第１の選択回路４１０を経て
乗数リコード回路４０９に入力される。一方、第１のシ
フト回路４０４の出力Ｙｍ／２は第２の選択回路４１１
を経て部分積加算木４０５の被乗数側に入力される。そ
して、部分積加算木４０５により乗算ｒn ＊（Ｙｍ／
２）が実行される。その乗算結果は第２のシフト回路４
０６に入力され、左１桁シフトにより（ｒn ＊（Ｙｍ／
２））＊２＝ｒn＊Ｙｍが生成される。このｒn ＊Ｙｍ
は、第４の選択回路４１３を経てレジスタＲ３に書き込
まれる。
Ｒ１のデータ（Ｙｍ）とレジスタＲ３のデータ（ｒn ）
との乗算が実行される。そのため、レジスタＲ３からｒ
n が読み出され、該ｒn が第１の選択回路４１０を経て
乗数リコード回路４０９に入力される。一方、第１のシ
フト回路４０４の出力Ｙｍ／２は第２の選択回路４１１
を経て部分積加算木４０５の被乗数側に入力される。そ
して、部分積加算木４０５により乗算ｒn ＊（Ｙｍ／
２）が実行される。その乗算結果は第２のシフト回路４
０６に入力され、左１桁シフトにより（ｒn ＊（Ｙｍ／
２））＊２＝ｒn＊Ｙｍが生成される。このｒn ＊Ｙｍ
は、第４の選択回路４１３を経てレジスタＲ３に書き込
まれる。
【００１７】第（３ｎ＋４）サイクル目では、レジスタ
Ｒ３からｒn ＊Ｙｍが読み出され、該ｒn ＊Ｙｍが冗長
２進数／２進数変換回路４０８に入力され、その変換結
果がレジスタＲ２に書き込まれる。レジスタＲ２の保持
データは、浮動小数点数仮数部Ｙｍの２進表現された開
平値Ｚｍである。
Ｒ３からｒn ＊Ｙｍが読み出され、該ｒn ＊Ｙｍが冗長
２進数／２進数変換回路４０８に入力され、その変換結
果がレジスタＲ２に書き込まれる。レジスタＲ２の保持
データは、浮動小数点数仮数部Ｙｍの２進表現された開
平値Ｚｍである。
【００１８】なお、レジスタＲ１から出力されたデータ
をそのまま出力する第１のシフト回路４０４の機能と、
定数２から冗長２進数を減算する減算回路４０７の機能
とは、ＮＲ法による２進除算を図５の乗算処理装置で実
行する際に利用される。
をそのまま出力する第１のシフト回路４０４の機能と、
定数２から冗長２進数を減算する減算回路４０７の機能
とは、ＮＲ法による２進除算を図５の乗算処理装置で実
行する際に利用される。
【００１９】
【発明が解決しようとする課題】図５に示す従来の乗算
処理装置の構成によれば、被乗数側にはレジスタＲ０と
部分積加算木４０５との間に第２の選択回路４１１のみ
が介在するのに対して、乗数側にはレジスタＲ１と部分
積加算木４０５との間に第１のシフト回路４０４、第１
の選択回路４１０及び乗数リコード回路４０９の三者が
介在している。したがって、部分積加算木４０５への乗
数の入力は、被乗数の入力に比べて大幅に遅れることと
なる。このことは、乗算処理装置の演算速度を低下させ
る１つの要因となっていた。
処理装置の構成によれば、被乗数側にはレジスタＲ０と
部分積加算木４０５との間に第２の選択回路４１１のみ
が介在するのに対して、乗数側にはレジスタＲ１と部分
積加算木４０５との間に第１のシフト回路４０４、第１
の選択回路４１０及び乗数リコード回路４０９の三者が
介在している。したがって、部分積加算木４０５への乗
数の入力は、被乗数の入力に比べて大幅に遅れることと
なる。このことは、乗算処理装置の演算速度を低下させ
る１つの要因となっていた。
【００２０】本発明の目的は、乗算処理装置の演算速度
を向上させることにある。
を向上させることにある。
【００２１】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、従来は部分積加算木の乗数側にあったシ
フト回路を被乗数側に配置することとしたものである。
め、本発明は、従来は部分積加算木の乗数側にあったシ
フト回路を被乗数側に配置することとしたものである。
【００２２】具体的には、請求項１の発明は、図１及び
図２に示すように、乗数側の第１のデータと被乗数側の
第２のデータとを各々入力とした繰り返し乗算を実行す
るための乗算処理装置において、第１のデータをリコー
ドした結果を出力するためのリコード手段１０９と、第
２のデータに特定の処理を施した結果を出力するための
処理手段１０４と、リコード手段１０９の出力データと
処理手段１０４の出力データとの積を出力するための乗
算手段１０５と、定数データと乗算手段１０５の出力デ
ータとの算術演算の結果を出力するための演算手段１０
７とを備えた構成を採用したものである。
図２に示すように、乗数側の第１のデータと被乗数側の
第２のデータとを各々入力とした繰り返し乗算を実行す
るための乗算処理装置において、第１のデータをリコー
ドした結果を出力するためのリコード手段１０９と、第
２のデータに特定の処理を施した結果を出力するための
処理手段１０４と、リコード手段１０９の出力データと
処理手段１０４の出力データとの積を出力するための乗
算手段１０５と、定数データと乗算手段１０５の出力デ
ータとの算術演算の結果を出力するための演算手段１０
７とを備えた構成を採用したものである。
【００２３】請求項２の発明では、変数データ又は定数
１のデータを第１のデータとして選択的に前記リコード
手段１０９に供給するための選択手段１１０を更に備え
ることとした。
１のデータを第１のデータとして選択的に前記リコード
手段１０９に供給するための選択手段１１０を更に備え
ることとした。
【００２４】請求項３の発明では、前記処理手段１０４
は第２のデータに右シフト処理を施した結果を出力する
ためのシフト回路を備えることとした。また、請求項４
の発明では、該シフト回路は開平演算のオペランドＹｍ
を第２のデータとして受け取ることとした。
は第２のデータに右シフト処理を施した結果を出力する
ためのシフト回路を備えることとした。また、請求項４
の発明では、該シフト回路は開平演算のオペランドＹｍ
を第２のデータとして受け取ることとした。
【００２５】請求項５の発明では、図３に示すように、
与えられたオペランドをアドレスとして読み出されるべ
きデータを格納しかつ該読み出されたデータを第２のデ
ータとして処理手段２０４に供給するための記憶手段２
０１を更に備えることとした。請求項６の発明では、該
記憶手段２０１をＲＯＭ（Read Only Memory）で構成す
ることとした。
与えられたオペランドをアドレスとして読み出されるべ
きデータを格納しかつ該読み出されたデータを第２のデ
ータとして処理手段２０４に供給するための記憶手段２
０１を更に備えることとした。請求項６の発明では、該
記憶手段２０１をＲＯＭ（Read Only Memory）で構成す
ることとした。
【００２６】請求項７の発明では、図１〜図３に示すよ
うに、前記乗算手段１０５は、前記リコード手段１０９
から出力される冗長２進表現のデータと前記処理手段１
０４，２０４から出力される２進表現のデータとの積を
冗長２進表現で出力するための部分積加算木を備えるこ
ととした。
うに、前記乗算手段１０５は、前記リコード手段１０９
から出力される冗長２進表現のデータと前記処理手段１
０４，２０４から出力される２進表現のデータとの積を
冗長２進表現で出力するための部分積加算木を備えるこ
ととした。
【００２７】請求項８の発明は、図４に示すように、乗
数側の第１のデータと被乗数側の第２のデータとを各々
入力とした乗算を実行するための乗算処理装置におい
て、第１のデータをリコードした結果を出力するための
リコード手段３０７と、第２のデータに特定の処理を施
した結果を出力するための処理手段３０５と、リコード
手段３０７の出力データと処理手段３０５の出力データ
との積を出力するための乗算手段３０６とを備えた構成
を採用したものである。
数側の第１のデータと被乗数側の第２のデータとを各々
入力とした乗算を実行するための乗算処理装置におい
て、第１のデータをリコードした結果を出力するための
リコード手段３０７と、第２のデータに特定の処理を施
した結果を出力するための処理手段３０５と、リコード
手段３０７の出力データと処理手段３０５の出力データ
との積を出力するための乗算手段３０６とを備えた構成
を採用したものである。
【００２８】
【作用】請求項１の発明によれば、乗算手段１０５の乗
数側にはリコード手段１０９が、被乗数側には処理手段
１０４が各々配置される結果、該乗算手段１０５の２つ
の入力に関し、遅延のバランスがとれる。この結果、繰
り返し乗算のために必要な処理手段１０４を備えている
にもかかわらず、乗算処理装置の演算速度の低下を防止
できる。
数側にはリコード手段１０９が、被乗数側には処理手段
１０４が各々配置される結果、該乗算手段１０５の２つ
の入力に関し、遅延のバランスがとれる。この結果、繰
り返し乗算のために必要な処理手段１０４を備えている
にもかかわらず、乗算処理装置の演算速度の低下を防止
できる。
【００２９】請求項２の発明によれば、選択手段１１０
からリコード手段１０９へ定数１を供給することによ
り、乗算手段１０５で被乗数に定数１を乗じることが可
能になる。つまり、被乗数側の第２のデータをリコード
した結果を乗算手段１０５から出力することができ、リ
コード手段１０９及び乗算手段１０５の有効利用が図れ
る。
からリコード手段１０９へ定数１を供給することによ
り、乗算手段１０５で被乗数に定数１を乗じることが可
能になる。つまり、被乗数側の第２のデータをリコード
した結果を乗算手段１０５から出力することができ、リ
コード手段１０９及び乗算手段１０５の有効利用が図れ
る。
【００３０】請求項３の発明によれば、収束型開平演算
等のＮＲ法の適用に際して必要となる右シフト処理を実
現することができる。また、請求項４の発明によれば、
開平演算のオペランドＹｍを被乗数側の処理手段１０４
に入力することとしたので、図５中の第３の選択回路４
１２や第２のシフト回路４０６の配設を省略できる。つ
まり、乗算処理装置の回路構成を簡略化でき、ＬＳＩ化
に好適となる。しかも、処理手段（シフト回路）１０４
を被乗数側に配置したことと相俟って、乗算処理装置の
演算速度が向上する。
等のＮＲ法の適用に際して必要となる右シフト処理を実
現することができる。また、請求項４の発明によれば、
開平演算のオペランドＹｍを被乗数側の処理手段１０４
に入力することとしたので、図５中の第３の選択回路４
１２や第２のシフト回路４０６の配設を省略できる。つ
まり、乗算処理装置の回路構成を簡略化でき、ＬＳＩ化
に好適となる。しかも、処理手段（シフト回路）１０４
を被乗数側に配置したことと相俟って、乗算処理装置の
演算速度が向上する。
【００３１】請求項５又は６の発明によれば、ＮＲ法の
適用にあたって記憶手段２０１から誤差の小さい初期値
が得られる。この結果、乗算の繰り返し実行回数が低減
され、乗算処理装置の演算が高速化される。
適用にあたって記憶手段２０１から誤差の小さい初期値
が得られる。この結果、乗算の繰り返し実行回数が低減
され、乗算処理装置の演算が高速化される。
【００３２】請求項７の発明によれば、内部計算に冗長
２進表現を利用した部分積加算木で乗算手段１０５を構
成したので、該乗算手段１０５のコンパクト化と乗算の
高速化とが図られる。
２進表現を利用した部分積加算木で乗算手段１０５を構
成したので、該乗算手段１０５のコンパクト化と乗算の
高速化とが図られる。
【００３３】請求項８の発明によれば、乗算手段３０６
の乗数側にはリコード手段３０７が、被乗数側には処理
手段３０５が各々配置される結果、該乗算手段３０６の
２つの入力に関し、遅延のバランスがとれる。この結
果、乗算の実行前に要求される被乗数の前処理に必要な
処理手段３０５を備えているにもかかわらず、乗算処理
装置の演算速度の低下を防止できる。
の乗数側にはリコード手段３０７が、被乗数側には処理
手段３０５が各々配置される結果、該乗算手段３０６の
２つの入力に関し、遅延のバランスがとれる。この結
果、乗算の実行前に要求される被乗数の前処理に必要な
処理手段３０５を備えているにもかかわらず、乗算処理
装置の演算速度の低下を防止できる。
【００３４】
【実施例】以下、図面を参照しながら本発明の実施例に
係る３つの乗算処理装置について説明する。
係る３つの乗算処理装置について説明する。
【００３５】（第１の実施例）図１は、本発明の第１の
実施例に係る収束型開平演算のための乗算処理装置のブ
ロック図である。図１中の１００〜１０３は４個のレジ
スタＲ０〜Ｒ３を示している。このうち、レジスタＲ３
は冗長２進数を格納するためのレジスタであり、他の３
個のレジスタＲ０，Ｒ１，Ｒ２は符号なし２進数を格納
するためのレジスタである。シフト回路１０４は、被乗
数側のデータをそのまま出力（１／１倍）するか、右１
桁シフト（１／２倍）するか、右３桁シフト（１／８
倍）するものである。部分積加算木１０５は、部分積生
成回路と冗長２進数加算回路とで構成され、冗長２進表
現の乗数側データと２進表現の被乗数側データとの積
（中間結果）を冗長２進表現で出力するものである。乗
数リコード回路１０９は、乗数側の２進表現データを冗
長２進表現のデータにリコードするための回路である。
減算回路１０７は、定数（３，１）から冗長２進数を減
算するための回路である。冗長２進数／２進数変換回路
１０８は、レジスタＲ３から出力された冗長２進数を２
進数に変換し、その変換結果をレジスタＲ２に格納する
ための回路である。第１の選択回路１１０は、定数１、
レジスタＲ１の出力及びレジスタＲ３の出力の三者のう
ちのいずれかを選択的に乗数リコード回路１０９に供給
するものである。第２の選択回路１１１は、レジスタＲ
０及びレジスタＲ２の各出力のうちのいずれかを選択的
にシフト回路１０４に供給するものである。第３の選択
回路１１２は、部分積加算木１０５及び減算回路１０７
の各出力のうちのいずれかを選択的にレジスタＲ３に供
給するものである。
実施例に係る収束型開平演算のための乗算処理装置のブ
ロック図である。図１中の１００〜１０３は４個のレジ
スタＲ０〜Ｒ３を示している。このうち、レジスタＲ３
は冗長２進数を格納するためのレジスタであり、他の３
個のレジスタＲ０，Ｒ１，Ｒ２は符号なし２進数を格納
するためのレジスタである。シフト回路１０４は、被乗
数側のデータをそのまま出力（１／１倍）するか、右１
桁シフト（１／２倍）するか、右３桁シフト（１／８
倍）するものである。部分積加算木１０５は、部分積生
成回路と冗長２進数加算回路とで構成され、冗長２進表
現の乗数側データと２進表現の被乗数側データとの積
（中間結果）を冗長２進表現で出力するものである。乗
数リコード回路１０９は、乗数側の２進表現データを冗
長２進表現のデータにリコードするための回路である。
減算回路１０７は、定数（３，１）から冗長２進数を減
算するための回路である。冗長２進数／２進数変換回路
１０８は、レジスタＲ３から出力された冗長２進数を２
進数に変換し、その変換結果をレジスタＲ２に格納する
ための回路である。第１の選択回路１１０は、定数１、
レジスタＲ１の出力及びレジスタＲ３の出力の三者のう
ちのいずれかを選択的に乗数リコード回路１０９に供給
するものである。第２の選択回路１１１は、レジスタＲ
０及びレジスタＲ２の各出力のうちのいずれかを選択的
にシフト回路１０４に供給するものである。第３の選択
回路１１２は、部分積加算木１０５及び減算回路１０７
の各出力のうちのいずれかを選択的にレジスタＲ３に供
給するものである。
【００３６】以上の説明から判るように、図１の乗算処
理装置では、図５に示す従来例に比べてシフト回路及び
選択回路の数が各々１つ少なくなっており、構成が簡略
化されている。
理装置では、図５に示す従来例に比べてシフト回路及び
選択回路の数が各々１つ少なくなっており、構成が簡略
化されている。
【００３７】図１に示す本実施例の乗算処理装置によれ
ば、従来と同様にレジスタＲ０に２進表現の被乗数を、
レジスタＲ１に２進表現の乗数を各々設定し、かつシフ
ト回路１０４のシフト処理を禁止することにより、部分
積加算木１０５による１回の乗算実行で積が求められ
る。
ば、従来と同様にレジスタＲ０に２進表現の被乗数を、
レジスタＲ１に２進表現の乗数を各々設定し、かつシフ
ト回路１０４のシフト処理を禁止することにより、部分
積加算木１０５による１回の乗算実行で積が求められ
る。
【００３８】この乗算処理装置で開平演算を実行する場
合には、前記の式（１）に従ったＮＲ法が適用される。
以下、浮動小数点数の仮数部Ｙｍを入力オペランドとし
た開平演算を実行する際の各部の動作を説明する。その
演算のフローは、 ［１］ Ｒ０ ← Ｙｍ ［２］ Ｒ３ ← １−＜Ｒ０＞／８ ｌｏｏｐ ｉ＝ １ ｔｏ ｎ ［３］ Ｒ２ ← ｃｏｎｖ（＜Ｒ３＞） Ｒ３ ← ｍｕｌ（＜Ｒ０＞，＜Ｒ３＞） ［４］ Ｒ３ ← ３−ｍｕｌ（＜Ｒ２＞，＜Ｒ３＞） ［５］ Ｒ３ ← ｍｕｌ（＜Ｒ２＞／２，＜Ｒ３＞） ｅｎｄ ｌｏｏｐ ［６］ Ｒ３ ← ｍｕｌ（＜Ｒ０＞，＜Ｒ３＞） ［７］ Ｒ２ ← ｃｏｎｖ（＜Ｒ３＞） である。
合には、前記の式（１）に従ったＮＲ法が適用される。
以下、浮動小数点数の仮数部Ｙｍを入力オペランドとし
た開平演算を実行する際の各部の動作を説明する。その
演算のフローは、 ［１］ Ｒ０ ← Ｙｍ ［２］ Ｒ３ ← １−＜Ｒ０＞／８ ｌｏｏｐ ｉ＝ １ ｔｏ ｎ ［３］ Ｒ２ ← ｃｏｎｖ（＜Ｒ３＞） Ｒ３ ← ｍｕｌ（＜Ｒ０＞，＜Ｒ３＞） ［４］ Ｒ３ ← ３−ｍｕｌ（＜Ｒ２＞，＜Ｒ３＞） ［５］ Ｒ３ ← ｍｕｌ（＜Ｒ２＞／２，＜Ｒ３＞） ｅｎｄ ｌｏｏｐ ［６］ Ｒ３ ← ｍｕｌ（＜Ｒ０＞，＜Ｒ３＞） ［７］ Ｒ２ ← ｃｏｎｖ（＜Ｒ３＞） である。
【００３９】上記演算フローを１サイクル毎に詳しく説
明すると、まず、第１サイクル目では、浮動小数点数の
仮数部ＹｍがレジスタＲ０に書き込まれる。
明すると、まず、第１サイクル目では、浮動小数点数の
仮数部ＹｍがレジスタＲ０に書き込まれる。
【００４０】第２サイクル目では、レジスタＲ０からＹ
ｍが読み出され、該Ｙｍが第２の選択回路１１１を経て
シフト回路１０４に入力される。シフト回路１０４は、
入力されたＹｍに右３桁シフトを施すことによりＹｍ／
８を生成する。生成されたＹｍ／８は、部分積加算木１
０５の被乗数側に入力される。一方、第１の選択回路１
１０は、定数１を乗数リコード回路１０９に供給する。
したがって、部分積加算木１０５により乗算１＊（Ｙｍ
／８）が実行される。その乗算結果は、減算回路１０７
に入力される。減算回路１０７では１−１＊（Ｙｍ／
８）（これをｒ0とする。）が求められる。その結果
は、第３の選択回路１１２を経てレジスタＲ３に書き込
まれる。ここで、ループ制御変数ｉを１とする。
ｍが読み出され、該Ｙｍが第２の選択回路１１１を経て
シフト回路１０４に入力される。シフト回路１０４は、
入力されたＹｍに右３桁シフトを施すことによりＹｍ／
８を生成する。生成されたＹｍ／８は、部分積加算木１
０５の被乗数側に入力される。一方、第１の選択回路１
１０は、定数１を乗数リコード回路１０９に供給する。
したがって、部分積加算木１０５により乗算１＊（Ｙｍ
／８）が実行される。その乗算結果は、減算回路１０７
に入力される。減算回路１０７では１−１＊（Ｙｍ／
８）（これをｒ0とする。）が求められる。その結果
は、第３の選択回路１１２を経てレジスタＲ３に書き込
まれる。ここで、ループ制御変数ｉを１とする。
【００４１】第３サイクル目では、冗長２進数／２進数
変換と乗算とが並列に実行される。レジスタＲ３からｒ
i-1 （初期値ｒ0 ）が読み出され、該読み出されたｒ
i-1 が冗長２進数／２進数変換回路１０８に入力され、
その変換結果がレジスタＲ２に書き込まれる。一方、レ
ジスタＲ３から読み出されたｒi-1 は、第１の選択回路
１１０を経て乗数リコード回路１０９にも入力される。
この時、シフト回路１０４は、レジスタＲ０から第２の
選択回路１１１を経て入力されたＹｍをそのまま通過さ
せることにより、部分積加算木１０５の被乗数側にＹｍ
を供給する。そして、部分積加算木１０５により乗算ｒ
i-1 ＊Ｙｍが実行される。その乗算結果は、第３の選択
回路１１２を経てレジスタＲ３に書き込まれる。
変換と乗算とが並列に実行される。レジスタＲ３からｒ
i-1 （初期値ｒ0 ）が読み出され、該読み出されたｒ
i-1 が冗長２進数／２進数変換回路１０８に入力され、
その変換結果がレジスタＲ２に書き込まれる。一方、レ
ジスタＲ３から読み出されたｒi-1 は、第１の選択回路
１１０を経て乗数リコード回路１０９にも入力される。
この時、シフト回路１０４は、レジスタＲ０から第２の
選択回路１１１を経て入力されたＹｍをそのまま通過さ
せることにより、部分積加算木１０５の被乗数側にＹｍ
を供給する。そして、部分積加算木１０５により乗算ｒ
i-1 ＊Ｙｍが実行される。その乗算結果は、第３の選択
回路１１２を経てレジスタＲ３に書き込まれる。
【００４２】第４サイクル目では、レジスタＲ２のデー
タとレジスタＲ３のデータとの乗算が実行される。その
ため、レジスタＲ２から２進表現のｒi-1 が読み出さ
れ、該ｒi-1 がそのまま第２の選択回路１１１及びシフ
ト回路１０４を経て部分積加算木１０５の被乗数側に入
力される。一方、レジスタＲ３から冗長２進表現のｒi-
1 ＊Ｙｍが読み出され、該ｒi-1 ＊Ｙｍが第１の選択回
路１１０を経て乗数リコード回路１０９に入力される。
そして、部分積加算木１０５により積ｒi-1 ＊ｒi-1 ＊
Ｙｍが求められる。この乗算結果は、減算回路１０７に
入力される。減算回路１０７では、３−ｒi-1 ＊ｒi-1
＊Ｙｍが求められる。その結果は、第３の選択回路１１
２を経てレジスタＲ３に書き込まれる。
タとレジスタＲ３のデータとの乗算が実行される。その
ため、レジスタＲ２から２進表現のｒi-1 が読み出さ
れ、該ｒi-1 がそのまま第２の選択回路１１１及びシフ
ト回路１０４を経て部分積加算木１０５の被乗数側に入
力される。一方、レジスタＲ３から冗長２進表現のｒi-
1 ＊Ｙｍが読み出され、該ｒi-1 ＊Ｙｍが第１の選択回
路１１０を経て乗数リコード回路１０９に入力される。
そして、部分積加算木１０５により積ｒi-1 ＊ｒi-1 ＊
Ｙｍが求められる。この乗算結果は、減算回路１０７に
入力される。減算回路１０７では、３−ｒi-1 ＊ｒi-1
＊Ｙｍが求められる。その結果は、第３の選択回路１１
２を経てレジスタＲ３に書き込まれる。
【００４３】第５サイクル目では、レジスタＲ２のデー
タの半値とレジスタＲ３のデータとの乗算が実行され
る。そのため、シフト回路１０４は、レジスタＲ２から
第２の選択回路１１１を経て入力されたｒi-1 に右１桁
シフトを施すことによりｒi-1／２を生成する。生成さ
れたｒi-1 ／２は、部分積加算木１０５の被乗数側に入
力される。一方、レジスタＲ３から３−ｒi-1 ＊ｒi-1
＊Ｙｍが読み出され、該３−ｒi-1 ＊ｒi-1 ＊Ｙｍが第
１の選択回路１１０を経て乗数リコード回路１０９に入
力される。そして、部分積加算木１０５により積（ｒ
i-1 ／２）＊（３−ｒi-1 ＊ｒi-1 ＊Ｙｍ）が求められ
る。この乗算結果をｒi とする。部分積加算木１０５か
ら出力されたｒi は、第３の選択回路１１２を経てレジ
スタＲ３に書き込まれる。ここで、ループ制御変数ｉが
インクリメントされる。そして、上記第３サイクル目か
ら第５サイクル目の動作がｎ回繰り返される。この結
果、ＳＱＲＴ（１／Ｙｍ）の近似値ｒn がレジスタＲ３
に格納される。
タの半値とレジスタＲ３のデータとの乗算が実行され
る。そのため、シフト回路１０４は、レジスタＲ２から
第２の選択回路１１１を経て入力されたｒi-1 に右１桁
シフトを施すことによりｒi-1／２を生成する。生成さ
れたｒi-1 ／２は、部分積加算木１０５の被乗数側に入
力される。一方、レジスタＲ３から３−ｒi-1 ＊ｒi-1
＊Ｙｍが読み出され、該３−ｒi-1 ＊ｒi-1 ＊Ｙｍが第
１の選択回路１１０を経て乗数リコード回路１０９に入
力される。そして、部分積加算木１０５により積（ｒ
i-1 ／２）＊（３−ｒi-1 ＊ｒi-1 ＊Ｙｍ）が求められ
る。この乗算結果をｒi とする。部分積加算木１０５か
ら出力されたｒi は、第３の選択回路１１２を経てレジ
スタＲ３に書き込まれる。ここで、ループ制御変数ｉが
インクリメントされる。そして、上記第３サイクル目か
ら第５サイクル目の動作がｎ回繰り返される。この結
果、ＳＱＲＴ（１／Ｙｍ）の近似値ｒn がレジスタＲ３
に格納される。
【００４４】第（３ｎ＋３）サイクル目では、レジスタ
Ｒ０のデータ（Ｙｍ）とレジスタＲ３のデータ（ｒn ）
との乗算が実行される。そのため、レジスタＲ３からｒ
n が読み出され、該読み出されたｒn が第１の選択回路
１１０を経て乗数リコード回路１０９に入力される。一
方、レジスタＲ０からＹｍが再度読み出され、該Ｙｍが
そのまま第２の選択回路１１１及びシフト回路１０４を
経て部分積加算木１０５の被乗数側に入力される。そし
て、部分積加算木１０５により乗算ｒn ＊Ｙｍが実行さ
れる。その乗算結果は、第３の選択回路１１２を経てレ
ジスタＲ３に書き込まれる。
Ｒ０のデータ（Ｙｍ）とレジスタＲ３のデータ（ｒn ）
との乗算が実行される。そのため、レジスタＲ３からｒ
n が読み出され、該読み出されたｒn が第１の選択回路
１１０を経て乗数リコード回路１０９に入力される。一
方、レジスタＲ０からＹｍが再度読み出され、該Ｙｍが
そのまま第２の選択回路１１１及びシフト回路１０４を
経て部分積加算木１０５の被乗数側に入力される。そし
て、部分積加算木１０５により乗算ｒn ＊Ｙｍが実行さ
れる。その乗算結果は、第３の選択回路１１２を経てレ
ジスタＲ３に書き込まれる。
【００４５】第（３ｎ＋４）サイクル目では、レジスタ
Ｒ３からｒn ＊Ｙｍが読み出され、該ｒn ＊Ｙｍが冗長
２進数／２進数変換回路１０８に入力され、その変換結
果がレジスタＲ２に書き込まれる。レジスタＲ２の保持
データは、浮動小数点数仮数部Ｙｍの２進表現された開
平値Ｚｍである。
Ｒ３からｒn ＊Ｙｍが読み出され、該ｒn ＊Ｙｍが冗長
２進数／２進数変換回路１０８に入力され、その変換結
果がレジスタＲ２に書き込まれる。レジスタＲ２の保持
データは、浮動小数点数仮数部Ｙｍの２進表現された開
平値Ｚｍである。
【００４６】以上のように本実施例によれば、図５に示
す従来の乗算処理装置の場合と同じサイクル数で開平値
Ｚｍが求められる。ただし、部分積加算木１０５の乗数
側には乗数リコード回路１０９が、被乗数側にはシフト
回路１０４が各々バランス良く配置されているので、部
分積加算木１０５による多数回の乗算が各々従来に比べ
て高速化される結果、開平値Ｚｍが格段に速く得られ
る。
す従来の乗算処理装置の場合と同じサイクル数で開平値
Ｚｍが求められる。ただし、部分積加算木１０５の乗数
側には乗数リコード回路１０９が、被乗数側にはシフト
回路１０４が各々バランス良く配置されているので、部
分積加算木１０５による多数回の乗算が各々従来に比べ
て高速化される結果、開平値Ｚｍが格段に速く得られ
る。
【００４７】なお、図２に示すように、開平演算のオペ
ランドＹｍを乗数側のレジスタＲ１に入力することも可
能である。ただし、第２の選択回路１１１ａは、レジス
タＲ０、レジスタＲ１及びレジスタＲ２の３つの出力の
うちのいずれかを選択的にシフト回路１０４に供給する
ものとする。この変形例によれば、前記演算のフロー
［１］〜［７］中のＲ０をＲ１に変更したうえ該フロー
を実行することにより、図１の構成の場合と同様に開平
値Ｚｍ＝ＳＱＲＴ（Ｙｍ）が高速に得られる。
ランドＹｍを乗数側のレジスタＲ１に入力することも可
能である。ただし、第２の選択回路１１１ａは、レジス
タＲ０、レジスタＲ１及びレジスタＲ２の３つの出力の
うちのいずれかを選択的にシフト回路１０４に供給する
ものとする。この変形例によれば、前記演算のフロー
［１］〜［７］中のＲ０をＲ１に変更したうえ該フロー
を実行することにより、図１の構成の場合と同様に開平
値Ｚｍ＝ＳＱＲＴ（Ｙｍ）が高速に得られる。
【００４８】また、ＮＲ法による２進除算のために、図
５の場合にならって図１及び図２の乗算処理装置に若干
の修正を加えることは容易である。また、図１及び図２
の乗算処理装置では部分積加算木１０５の被乗数側に右
シフト処理のためのシフト回路１０４を配置して開平演
算を実行していたが、他の種類の演算のために該シフト
回路１０４を他の処理手段に置き換えることも可能であ
る。この場合にも、処理手段を部分積加算木１０５の被
乗数側に配置することにより、乗算処理装置の高速性が
担保される。
５の場合にならって図１及び図２の乗算処理装置に若干
の修正を加えることは容易である。また、図１及び図２
の乗算処理装置では部分積加算木１０５の被乗数側に右
シフト処理のためのシフト回路１０４を配置して開平演
算を実行していたが、他の種類の演算のために該シフト
回路１０４を他の処理手段に置き換えることも可能であ
る。この場合にも、処理手段を部分積加算木１０５の被
乗数側に配置することにより、乗算処理装置の高速性が
担保される。
【００４９】（第２の実施例）図３は、本発明の第２の
実施例に係る収束型開平演算のための乗算処理装置のブ
ロック図である。一般に、ＮＲ法等の収束型の繰り返し
演算方法では、初期値の誤差が小さいほど演算の繰り返
し実行回数が低減されるので、所望の演算結果が速く得
られる。前記第１の実施例は開平演算のための初期値ｒ
0 を１−Ｙｍ／８の計算によって求めるものであるが、
第２の実施例は誤差の小さい初期値が得られるようにＲ
ＯＭ２０１を備えた構成を採用したものである。
実施例に係る収束型開平演算のための乗算処理装置のブ
ロック図である。一般に、ＮＲ法等の収束型の繰り返し
演算方法では、初期値の誤差が小さいほど演算の繰り返
し実行回数が低減されるので、所望の演算結果が速く得
られる。前記第１の実施例は開平演算のための初期値ｒ
0 を１−Ｙｍ／８の計算によって求めるものであるが、
第２の実施例は誤差の小さい初期値が得られるようにＲ
ＯＭ２０１を備えた構成を採用したものである。
【００５０】図３において、ＲＯＭ２０１は、レジスタ
Ｒ０に書き込まれた開平演算の入力オペランドすなわち
浮動小数点数の仮数部Ｙｍをアドレスとして読み出され
るべき初期値データを格納したメモリである。シフト回
路２０４は、被乗数側のデータをそのまま出力（１／１
倍）するか、右１桁シフト（１／２倍）するものであ
る。減算回路２０７は、定数３から冗長２進数を減算す
るための回路である。第１の選択回路２１０は、レジス
タＲ１及びレジスタＲ３の各出力のうちのいずれかを選
択的に乗数リコード回路１０９に供給するものである。
第２の選択回路２１１は、ＲＯＭ２０１、レジスタＲ０
及びレジスタＲ２の各出力のうちのいずれかを選択的に
シフト回路２０４に供給するものである。部分積加算木
１０５、乗数リコード回路１０９、冗長２進数／２進数
変換回路１０８及び第３の選択回路１１２を含む他の構
成要素は図１及び図２と同様である。
Ｒ０に書き込まれた開平演算の入力オペランドすなわち
浮動小数点数の仮数部Ｙｍをアドレスとして読み出され
るべき初期値データを格納したメモリである。シフト回
路２０４は、被乗数側のデータをそのまま出力（１／１
倍）するか、右１桁シフト（１／２倍）するものであ
る。減算回路２０７は、定数３から冗長２進数を減算す
るための回路である。第１の選択回路２１０は、レジス
タＲ１及びレジスタＲ３の各出力のうちのいずれかを選
択的に乗数リコード回路１０９に供給するものである。
第２の選択回路２１１は、ＲＯＭ２０１、レジスタＲ０
及びレジスタＲ２の各出力のうちのいずれかを選択的に
シフト回路２０４に供給するものである。部分積加算木
１０５、乗数リコード回路１０９、冗長２進数／２進数
変換回路１０８及び第３の選択回路１１２を含む他の構
成要素は図１及び図２と同様である。
【００５１】図３に示す第２の実施例の乗算処理装置に
よれば、第１の実施例の場合と同様に、部分積加算木１
０５による１回の乗算実行で被乗数と乗数との積が求め
られる。
よれば、第１の実施例の場合と同様に、部分積加算木１
０５による１回の乗算実行で被乗数と乗数との積が求め
られる。
【００５２】この乗算処理装置で浮動小数点数の仮数部
Ｙｍの開平値Ｚｍ＝ＳＱＲＴ（Ｙｍ）を求める開平演算
を実行する場合に適用されるアルゴリズムは、 ｒ0 ＝ＲＯＭ（Ｙｍ） ｌｏｏｐ ｉ＝ １ ｔｏ ｎ ｒi ＝（ｒi-1 ／２）＊（３−ｒi-1 2 ＊Ｙｍ） ｅｎｄ ｌｏｏｐ Ｚｍ＝ｒn ＊Ｙｍ （２） である。ただし、また、ＲＯＭ（Ｙｍ）は、Ｙｍをアド
レスとしてＲＯＭ２０１から読み出したデータを意味す
る。
Ｙｍの開平値Ｚｍ＝ＳＱＲＴ（Ｙｍ）を求める開平演算
を実行する場合に適用されるアルゴリズムは、 ｒ0 ＝ＲＯＭ（Ｙｍ） ｌｏｏｐ ｉ＝ １ ｔｏ ｎ ｒi ＝（ｒi-1 ／２）＊（３−ｒi-1 2 ＊Ｙｍ） ｅｎｄ ｌｏｏｐ Ｚｍ＝ｒn ＊Ｙｍ （２） である。ただし、また、ＲＯＭ（Ｙｍ）は、Ｙｍをアド
レスとしてＲＯＭ２０１から読み出したデータを意味す
る。
【００５３】図３の乗算処理装置で式（２）のアルゴリ
ズムを実現するための演算のフローは、 ［１］ Ｒ１ ← Ｙｍ Ｒ０ ← Ｙｍ ［２］ Ｒ３ ← ｍｕｌ（ＲＯＭ（＜Ｒ０＞），＜Ｒ
１＞） ［３］ Ｒ３ ← ３−ｍｕｌ（ＲＯＭ（＜Ｒ０＞），
＜Ｒ３＞） ［４］ Ｒ３ ← ｍｕｌ（ＲＯＭ（＜Ｒ０＞）／２，
＜Ｒ３＞） ｌｏｏｐ ｉ＝ ２ ｔｏ ｎ ［５］ Ｒ２ ← ｃｏｎｖ（＜Ｒ３＞） Ｒ３ ← ｍｕｌ（＜Ｒ０＞，＜Ｒ３＞） ［６］ Ｒ３ ← ３−ｍｕｌ（＜Ｒ２＞，＜Ｒ３＞） ［７］ Ｒ３ ← ｍｕｌ（＜Ｒ２＞／２，＜Ｒ３＞） ｅｎｄ ｌｏｏｐ ［８］ Ｒ３ ← ｍｕｌ（＜Ｒ０＞，＜Ｒ３＞） ［９］ Ｒ２ ← ｃｏｎｖ（＜Ｒ３＞） である。
ズムを実現するための演算のフローは、 ［１］ Ｒ１ ← Ｙｍ Ｒ０ ← Ｙｍ ［２］ Ｒ３ ← ｍｕｌ（ＲＯＭ（＜Ｒ０＞），＜Ｒ
１＞） ［３］ Ｒ３ ← ３−ｍｕｌ（ＲＯＭ（＜Ｒ０＞），
＜Ｒ３＞） ［４］ Ｒ３ ← ｍｕｌ（ＲＯＭ（＜Ｒ０＞）／２，
＜Ｒ３＞） ｌｏｏｐ ｉ＝ ２ ｔｏ ｎ ［５］ Ｒ２ ← ｃｏｎｖ（＜Ｒ３＞） Ｒ３ ← ｍｕｌ（＜Ｒ０＞，＜Ｒ３＞） ［６］ Ｒ３ ← ３−ｍｕｌ（＜Ｒ２＞，＜Ｒ３＞） ［７］ Ｒ３ ← ｍｕｌ（＜Ｒ２＞／２，＜Ｒ３＞） ｅｎｄ ｌｏｏｐ ［８］ Ｒ３ ← ｍｕｌ（＜Ｒ０＞，＜Ｒ３＞） ［９］ Ｒ２ ← ｃｏｎｖ（＜Ｒ３＞） である。
【００５４】上記演算フローを１サイクル毎に詳しく説
明すると、まず、第１サイクル目では、浮動小数点数の
仮数部ＹｍがレジスタＲ０及びレジスタＲ１の双方に書
き込まれる。
明すると、まず、第１サイクル目では、浮動小数点数の
仮数部ＹｍがレジスタＲ０及びレジスタＲ１の双方に書
き込まれる。
【００５５】第２サイクル目では、レジスタＲ０からＹ
ｍが読み出され、該ＹｍがＲＯＭ２０１に読み出しアド
レスとして与えられる。ＲＯＭ２０１から読み出された
データ（これをｒ0 とする。）は、そのまま第２の選択
回路２１１及びシフト回路２０４を経て部分積加算木１
０５の被乗数側に入力される。一方、レジスタＲ１から
Ｙｍが読み出され、該Ｙｍが第１の選択回路２１０を経
て乗数リコード回路１０９に入力される。そして、部分
積加算木１０５により乗算ｒ0 ＊Ｙｍが実行される。そ
の乗算結果は、第３の選択回路１１２を経てレジスタＲ
３に書き込まれる。ここで、ループ制御変数ｉを１とす
る。
ｍが読み出され、該ＹｍがＲＯＭ２０１に読み出しアド
レスとして与えられる。ＲＯＭ２０１から読み出された
データ（これをｒ0 とする。）は、そのまま第２の選択
回路２１１及びシフト回路２０４を経て部分積加算木１
０５の被乗数側に入力される。一方、レジスタＲ１から
Ｙｍが読み出され、該Ｙｍが第１の選択回路２１０を経
て乗数リコード回路１０９に入力される。そして、部分
積加算木１０５により乗算ｒ0 ＊Ｙｍが実行される。そ
の乗算結果は、第３の選択回路１１２を経てレジスタＲ
３に書き込まれる。ここで、ループ制御変数ｉを１とす
る。
【００５６】第３サイクル目では、ＲＯＭ２０１からの
読み出しデータとレジスタＲ３のデータとの乗算が実行
される。そのため、レジスタＲ３からｒ0 ＊Ｙｍが読み
出され、該ｒ0 ＊Ｙｍが第１の選択回路２１０を経て乗
数リコード回路１０９に入力される。一方、部分積加算
木１０５の被乗数側には、ＲＯＭ２０１から読み出され
たｒ0 が与えられている。そして、部分積加算木１０５
により積ｒ0 ＊ｒ0 ＊Ｙｍが求められる。その乗算結果
は、減算回路２０７に入力される。減算回路２０７では
３−ｒ0 ＊ｒ0 ＊Ｙｍが求められる。その結果は、第３
の選択回路１１２を経てレジスタＲ３に書き込まれる。
読み出しデータとレジスタＲ３のデータとの乗算が実行
される。そのため、レジスタＲ３からｒ0 ＊Ｙｍが読み
出され、該ｒ0 ＊Ｙｍが第１の選択回路２１０を経て乗
数リコード回路１０９に入力される。一方、部分積加算
木１０５の被乗数側には、ＲＯＭ２０１から読み出され
たｒ0 が与えられている。そして、部分積加算木１０５
により積ｒ0 ＊ｒ0 ＊Ｙｍが求められる。その乗算結果
は、減算回路２０７に入力される。減算回路２０７では
３−ｒ0 ＊ｒ0 ＊Ｙｍが求められる。その結果は、第３
の選択回路１１２を経てレジスタＲ３に書き込まれる。
【００５７】第４サイクル目では、ＲＯＭ２０１からの
読み出しデータの半値とレジスタＲ３のデータとの乗算
が実行される。そのため、レジスタＲ３から３−ｒ0 ＊
ｒ0＊Ｙｍが読み出され、該３−ｒ0 ＊ｒ0 ＊Ｙｍが第
１の選択回路２１０を経て乗数リコード回路１０９に入
力される。一方、シフト回路２０４は、ＲＯＭ２０１か
ら第２の選択回路２１１を経て入力されたｒ0 に右１桁
シフトを施すことによりｒ0 ／２を生成する。生成され
たｒ0 ／２は、部分積加算木１０５の被乗数側に入力さ
れる。そして、部分積加算木１０５により積（ｒ0 ／
２）＊（３−ｒ0＊ｒ0 ＊Ｙｍ）が求められる。この乗
算結果をｒ1 とする。部分積加算木１０５から出力され
たｒ1 は、第３の選択回路１１２を経てレジスタＲ３に
書き込まれる。ここで、ループ制御変数ｉを２とする。
読み出しデータの半値とレジスタＲ３のデータとの乗算
が実行される。そのため、レジスタＲ３から３−ｒ0 ＊
ｒ0＊Ｙｍが読み出され、該３−ｒ0 ＊ｒ0 ＊Ｙｍが第
１の選択回路２１０を経て乗数リコード回路１０９に入
力される。一方、シフト回路２０４は、ＲＯＭ２０１か
ら第２の選択回路２１１を経て入力されたｒ0 に右１桁
シフトを施すことによりｒ0 ／２を生成する。生成され
たｒ0 ／２は、部分積加算木１０５の被乗数側に入力さ
れる。そして、部分積加算木１０５により積（ｒ0 ／
２）＊（３−ｒ0＊ｒ0 ＊Ｙｍ）が求められる。この乗
算結果をｒ1 とする。部分積加算木１０５から出力され
たｒ1 は、第３の選択回路１１２を経てレジスタＲ３に
書き込まれる。ここで、ループ制御変数ｉを２とする。
【００５８】第５サイクル目では、冗長２進数／２進数
変換と乗算とが並列に実行される。レジスタＲ３からｒ
i-1 （＝ｒ1 ）が読み出され、該読み出されたｒi-1 が
冗長２進数／２進数変換回路１０８に入力され、その変
換結果がレジスタＲ２に書き込まれる。一方、レジスタ
Ｒ３から読み出されたｒi-1 は、第１の選択回路２１０
を経て乗数リコード回路１０９にも入力される。この
時、レジスタＲ０からＹｍが再度読み出され、該Ｙｍが
そのまま第２の選択回路２１１及びシフト回路２０４を
経て部分積加算木１０５の被乗数側に入力される。そし
て、部分積加算木１０５により乗算ｒi-1 ＊Ｙｍが実行
される。その乗算結果は、第３の選択回路１１２を経て
レジスタＲ３に書き込まれる。
変換と乗算とが並列に実行される。レジスタＲ３からｒ
i-1 （＝ｒ1 ）が読み出され、該読み出されたｒi-1 が
冗長２進数／２進数変換回路１０８に入力され、その変
換結果がレジスタＲ２に書き込まれる。一方、レジスタ
Ｒ３から読み出されたｒi-1 は、第１の選択回路２１０
を経て乗数リコード回路１０９にも入力される。この
時、レジスタＲ０からＹｍが再度読み出され、該Ｙｍが
そのまま第２の選択回路２１１及びシフト回路２０４を
経て部分積加算木１０５の被乗数側に入力される。そし
て、部分積加算木１０５により乗算ｒi-1 ＊Ｙｍが実行
される。その乗算結果は、第３の選択回路１１２を経て
レジスタＲ３に書き込まれる。
【００５９】第６サイクル目では、レジスタＲ２のデー
タとレジスタＲ３のデータとの乗算が実行される。その
ため、レジスタＲ２から２進表現のｒi-1 が読み出さ
れ、該ｒi-1 がそのまま第２の選択回路２１１及びシフ
ト回路２０４を経て部分積加算木１０５の被乗数側に入
力される。一方、レジスタＲ３から冗長２進表現のｒi-
1 ＊Ｙｍが読み出され、該ｒi-1 ＊Ｙｍが第１の選択回
路２１０を経て乗数リコード回路１０９に入力される。
そして、部分積加算木１０５により積ｒi-1 ＊ｒi-1 ＊
Ｙｍが求められる。この乗算結果は、減算回路２０７に
入力される。減算回路２０７では、３−ｒi-1 ＊ｒi-1
＊Ｙｍが求められる。その結果は、第３の選択回路１１
２を経てレジスタＲ３に書き込まれる。
タとレジスタＲ３のデータとの乗算が実行される。その
ため、レジスタＲ２から２進表現のｒi-1 が読み出さ
れ、該ｒi-1 がそのまま第２の選択回路２１１及びシフ
ト回路２０４を経て部分積加算木１０５の被乗数側に入
力される。一方、レジスタＲ３から冗長２進表現のｒi-
1 ＊Ｙｍが読み出され、該ｒi-1 ＊Ｙｍが第１の選択回
路２１０を経て乗数リコード回路１０９に入力される。
そして、部分積加算木１０５により積ｒi-1 ＊ｒi-1 ＊
Ｙｍが求められる。この乗算結果は、減算回路２０７に
入力される。減算回路２０７では、３−ｒi-1 ＊ｒi-1
＊Ｙｍが求められる。その結果は、第３の選択回路１１
２を経てレジスタＲ３に書き込まれる。
【００６０】第７サイクル目では、レジスタＲ２のデー
タの半値とレジスタＲ３のデータとの乗算が実行され
る。そのため、レジスタＲ２からｒi-1 が読み出され、
該読み出されたｒi-1 が第２の選択回路２１１を経てシ
フト回路２０４に入力される。シフト回路２０４は、入
力されたｒi-1 に右１桁シフトを施すことによりｒi-1
／２を生成する。生成されたｒi-1 ／２は、部分積加算
木１０５の被乗数側に入力される。一方、レジスタＲ３
から３−ｒi-1 ＊ｒi-1 ＊Ｙｍが読み出され、該３−ｒ
i-1 ＊ｒi-1 ＊Ｙｍが第１の選択回路２１０を経て乗数
リコード回路１０９に入力される。そして、部分積加算
木１０５により積（ｒi-1 ／２）＊（３−ｒi-1 ＊ｒ
i-1 ＊Ｙｍ）が求められる。この乗算結果をｒi とす
る。部分積加算木１０５から出力されたｒi は、第３の
選択回路１１２を経てレジスタＲ３に書き込まれる。こ
こで、ループ制御変数ｉがインクリメントされる。そし
て、上記第５サイクル目から第７サイクル目の動作が
（ｎ−１）回繰り返される。この結果、ＳＱＲＴ（１／
Ｙｍ）の近似値ｒn がレジスタＲ３に格納される。
タの半値とレジスタＲ３のデータとの乗算が実行され
る。そのため、レジスタＲ２からｒi-1 が読み出され、
該読み出されたｒi-1 が第２の選択回路２１１を経てシ
フト回路２０４に入力される。シフト回路２０４は、入
力されたｒi-1 に右１桁シフトを施すことによりｒi-1
／２を生成する。生成されたｒi-1 ／２は、部分積加算
木１０５の被乗数側に入力される。一方、レジスタＲ３
から３−ｒi-1 ＊ｒi-1 ＊Ｙｍが読み出され、該３−ｒ
i-1 ＊ｒi-1 ＊Ｙｍが第１の選択回路２１０を経て乗数
リコード回路１０９に入力される。そして、部分積加算
木１０５により積（ｒi-1 ／２）＊（３−ｒi-1 ＊ｒ
i-1 ＊Ｙｍ）が求められる。この乗算結果をｒi とす
る。部分積加算木１０５から出力されたｒi は、第３の
選択回路１１２を経てレジスタＲ３に書き込まれる。こ
こで、ループ制御変数ｉがインクリメントされる。そし
て、上記第５サイクル目から第７サイクル目の動作が
（ｎ−１）回繰り返される。この結果、ＳＱＲＴ（１／
Ｙｍ）の近似値ｒn がレジスタＲ３に格納される。
【００６１】第（３ｎ＋５）サイクル目では、レジスタ
Ｒ０のデータ（Ｙｍ）とレジスタＲ３のデータ（ｒn ）
との乗算が実行される。そのため、レジスタＲ３からｒ
n が読み出され、該読み出されたｒn が第１の選択回路
２１０を経て乗数リコード回路１０９に入力される。一
方、レジスタＲ０からＹｍが再度読み出され、該Ｙｍが
そのまま第２の選択回路２１１及びシフト回路２０４を
経て部分積加算木１０５の被乗数側に入力される。そし
て、部分積加算木１０５により乗算ｒn ＊Ｙｍが実行さ
れる。その乗算結果は、第３の選択回路１１２を経てレ
ジスタＲ３に書き込まれる。
Ｒ０のデータ（Ｙｍ）とレジスタＲ３のデータ（ｒn ）
との乗算が実行される。そのため、レジスタＲ３からｒ
n が読み出され、該読み出されたｒn が第１の選択回路
２１０を経て乗数リコード回路１０９に入力される。一
方、レジスタＲ０からＹｍが再度読み出され、該Ｙｍが
そのまま第２の選択回路２１１及びシフト回路２０４を
経て部分積加算木１０５の被乗数側に入力される。そし
て、部分積加算木１０５により乗算ｒn ＊Ｙｍが実行さ
れる。その乗算結果は、第３の選択回路１１２を経てレ
ジスタＲ３に書き込まれる。
【００６２】第（３ｎ＋６）サイクル目では、レジスタ
Ｒ３からｒn ＊Ｙｍが読み出され、該ｒn ＊Ｙｍが冗長
２進数／２進数変換回路１０８に入力され、その変換結
果がレジスタＲ２に書き込まれる。レジスタＲ２の保持
データは、浮動小数点数仮数部Ｙｍの２進表現された開
平値Ｚｍである。
Ｒ３からｒn ＊Ｙｍが読み出され、該ｒn ＊Ｙｍが冗長
２進数／２進数変換回路１０８に入力され、その変換結
果がレジスタＲ２に書き込まれる。レジスタＲ２の保持
データは、浮動小数点数仮数部Ｙｍの２進表現された開
平値Ｚｍである。
【００６３】以上のように本実施例によれば、部分積加
算木１０５の乗数側には乗数リコード回路１０９が、被
乗数側にはシフト回路２０４が各々バランス良く配置さ
れているので、部分積加算木１０５による多数回の乗算
が各々従来に比べて高速化される結果、開平値Ｚｍが格
段に速く得られる。また、乗数リコード回路１０９の動
作中に、被乗数側に配置されたＲＯＭ２０１から初期値
ｒ0 を読み出すことができる。しかも、ＲＯＭ２０１に
より誤差の小さい初期値ｒ0 を得ることができるので、
上記第５サイクル目から第７サイクル目の動作の繰り返
し実行回数が低減され、開平値Ｚｍが更に高速に得られ
る。
算木１０５の乗数側には乗数リコード回路１０９が、被
乗数側にはシフト回路２０４が各々バランス良く配置さ
れているので、部分積加算木１０５による多数回の乗算
が各々従来に比べて高速化される結果、開平値Ｚｍが格
段に速く得られる。また、乗数リコード回路１０９の動
作中に、被乗数側に配置されたＲＯＭ２０１から初期値
ｒ0 を読み出すことができる。しかも、ＲＯＭ２０１に
より誤差の小さい初期値ｒ0 を得ることができるので、
上記第５サイクル目から第７サイクル目の動作の繰り返
し実行回数が低減され、開平値Ｚｍが更に高速に得られ
る。
【００６４】なお、ＮＲ法による２進除算のために、図
５の場合にならって図３の乗算処理装置に若干の修正を
加えることは容易である。また、図３の乗算処理装置で
は部分積加算木１０５の被乗数側に右シフト処理のため
のシフト回路２０４を配置して開平演算を実行していた
が、他の種類の演算のために該シフト回路２０４を他の
処理手段に置き換えることも可能である。この場合に
も、処理手段を部分積加算木１０５の被乗数側に配置す
ることにより、乗算処理装置の高速性が担保される。
５の場合にならって図３の乗算処理装置に若干の修正を
加えることは容易である。また、図３の乗算処理装置で
は部分積加算木１０５の被乗数側に右シフト処理のため
のシフト回路２０４を配置して開平演算を実行していた
が、他の種類の演算のために該シフト回路２０４を他の
処理手段に置き換えることも可能である。この場合に
も、処理手段を部分積加算木１０５の被乗数側に配置す
ることにより、乗算処理装置の高速性が担保される。
【００６５】（第３の実施例）図４は、本発明の第３の
実施例に係る（Ａ−Ｂ）＊Ｙの演算のための乗算処理装
置のブロック図である。図４中の３００〜３０４は５個
のレジスタＲ０〜Ｒ４を示している。このうち、レジス
タＲ４は冗長２進数を格納するためのレジスタであり、
他の４個のレジスタＲ０，Ｒ１，Ｒ２，Ｒ３は２進数を
格納するためのレジスタである。減算回路３０５は、２
つの２進表現データＡ，Ｂの差Ｘ（＝Ａ−Ｂ）を冗長２
進表現で出力するものである。部分積加算木３０６は、
部分積生成回路と冗長２進数加算回路とで構成され、冗
長２進表現の乗数側データと、同じく冗長２進表現の被
乗数側データＸとの積を冗長２進表現で出力するもので
ある。乗数リコード回路３０７は、乗数側の２進表現デ
ータＹを冗長２進表現のデータにリコードするための回
路である。冗長２進数／２進数変換回路３０８は、レジ
スタＲ４から出力された冗長２進数を２進数に変換し、
その変換結果をレジスタＲ３に格納するための回路であ
る。
実施例に係る（Ａ−Ｂ）＊Ｙの演算のための乗算処理装
置のブロック図である。図４中の３００〜３０４は５個
のレジスタＲ０〜Ｒ４を示している。このうち、レジス
タＲ４は冗長２進数を格納するためのレジスタであり、
他の４個のレジスタＲ０，Ｒ１，Ｒ２，Ｒ３は２進数を
格納するためのレジスタである。減算回路３０５は、２
つの２進表現データＡ，Ｂの差Ｘ（＝Ａ−Ｂ）を冗長２
進表現で出力するものである。部分積加算木３０６は、
部分積生成回路と冗長２進数加算回路とで構成され、冗
長２進表現の乗数側データと、同じく冗長２進表現の被
乗数側データＸとの積を冗長２進表現で出力するもので
ある。乗数リコード回路３０７は、乗数側の２進表現デ
ータＹを冗長２進表現のデータにリコードするための回
路である。冗長２進数／２進数変換回路３０８は、レジ
スタＲ４から出力された冗長２進数を２進数に変換し、
その変換結果をレジスタＲ３に格納するための回路であ
る。
【００６６】減算回路３０５は、各々ｎ桁の２進数デー
タＡ，Ｂ、すなわち Ａ＝Ａn-1 Ａn-2 Ａn-3 ．．．Ａ2 Ａ1 Ａ0 Ｂ＝Ｂn-1 Ｂn-2 Ｂn-3 ．．．Ｂ2 Ｂ1 Ｂ0 を入力データとする。各桁Ａi 及びＢi （ｉ＝０〜ｎ−
１）は、それぞれ０又は１の値を持つ。減算回路３０５
は、各桁毎の減算Ａi −Ｂi を実行することにより、冗
長２進数データＸ（＝Ａ−Ｂ）を生成する。この冗長２
進数データＸの生成にはボローの伝播が発生しないた
め、たかだか２ゲート程度相当の遅延が発生するのみで
ある。この遅延は、乗数リコード回路３０７の遅延と同
等又はこれより小さい。
タＡ，Ｂ、すなわち Ａ＝Ａn-1 Ａn-2 Ａn-3 ．．．Ａ2 Ａ1 Ａ0 Ｂ＝Ｂn-1 Ｂn-2 Ｂn-3 ．．．Ｂ2 Ｂ1 Ｂ0 を入力データとする。各桁Ａi 及びＢi （ｉ＝０〜ｎ−
１）は、それぞれ０又は１の値を持つ。減算回路３０５
は、各桁毎の減算Ａi −Ｂi を実行することにより、冗
長２進数データＸ（＝Ａ−Ｂ）を生成する。この冗長２
進数データＸの生成にはボローの伝播が発生しないた
め、たかだか２ゲート程度相当の遅延が発生するのみで
ある。この遅延は、乗数リコード回路３０７の遅延と同
等又はこれより小さい。
【００６７】一方、乗数を２桁毎にリコードする２ビッ
トＢｏｏｔｈの方法を乗数リコード回路３０７に採用す
る場合、乗数リコード回路３０７は、ｎ桁の２進数デー
タＹを、各桁Ｙi （ｉ＝０〜ｎ−１）が集合｛−２，−
１，０，１，２｝の要素で構成された冗長２進表現の乗
数データにリコードする。部分積加算木３０６は、乗数
リコード回路３０７から与えられる乗数データの各桁Ｙ
i と、減算回路３０５から出力される冗長２進数データ
Ｘとを入力として部分積Ｘ＊Ｙi を生成し、かつ各部分
積を加算する。この際、Ｙi ＝２に対応する部分積Ｘ＊
Ｙi はＸを左１桁シフトさせたデータ、Ｙi ＝１に対応
する部分積Ｘ＊Ｙi はＸそのもの、Ｙi＝０に対応する
部分積Ｘ＊Ｙi は０、Ｙi ＝−１に対応する部分積Ｘ＊
Ｙi はＸの各桁を符号反転させたデータ、Ｙi ＝−２に
対応する部分積Ｘ＊Ｙi はＸを左１桁シフトさせかつそ
の各桁を符号反転させたデータである。このようにして
乗数データの各桁Ｙi 毎に生成された部分積は、トリー
状の構成を持った冗長２進数加算回路により加算され
る。この結果、部分積加算木３０６から冗長２進表現の
積Ｘ＊Ｙが出力される。
トＢｏｏｔｈの方法を乗数リコード回路３０７に採用す
る場合、乗数リコード回路３０７は、ｎ桁の２進数デー
タＹを、各桁Ｙi （ｉ＝０〜ｎ−１）が集合｛−２，−
１，０，１，２｝の要素で構成された冗長２進表現の乗
数データにリコードする。部分積加算木３０６は、乗数
リコード回路３０７から与えられる乗数データの各桁Ｙ
i と、減算回路３０５から出力される冗長２進数データ
Ｘとを入力として部分積Ｘ＊Ｙi を生成し、かつ各部分
積を加算する。この際、Ｙi ＝２に対応する部分積Ｘ＊
Ｙi はＸを左１桁シフトさせたデータ、Ｙi ＝１に対応
する部分積Ｘ＊Ｙi はＸそのもの、Ｙi＝０に対応する
部分積Ｘ＊Ｙi は０、Ｙi ＝−１に対応する部分積Ｘ＊
Ｙi はＸの各桁を符号反転させたデータ、Ｙi ＝−２に
対応する部分積Ｘ＊Ｙi はＸを左１桁シフトさせかつそ
の各桁を符号反転させたデータである。このようにして
乗数データの各桁Ｙi 毎に生成された部分積は、トリー
状の構成を持った冗長２進数加算回路により加算され
る。この結果、部分積加算木３０６から冗長２進表現の
積Ｘ＊Ｙが出力される。
【００６８】図４に示す本実施例の乗算処理装置によれ
ば、次のような演算フローに従って（Ａ−Ｂ）＊Ｙの演
算が実行される。
ば、次のような演算フローに従って（Ａ−Ｂ）＊Ｙの演
算が実行される。
【００６９】この演算フローを１サイクル毎に説明する
と、まず、第１サイクル目では、レジスタＲ０及びレジ
スタＲ１に２進数Ａ，Ｂが、レジスタＲ２に２進数Ｙが
各々書き込まれる。
と、まず、第１サイクル目では、レジスタＲ０及びレジ
スタＲ１に２進数Ａ，Ｂが、レジスタＲ２に２進数Ｙが
各々書き込まれる。
【００７０】第２サイクル目では、レジスタＲ０及びレ
ジスタＲ１からＡ及びＢが各々読み出され、該Ａ及びＢ
が減算回路３０５に入力される。減算回路３０５では、
冗長２進表現の差Ｘ（＝Ａ−Ｂ）が求められる。その演
算結果Ｘは、部分積加算木３０６の被乗数側に入力され
る。一方、レジスタＲ２から２進数Ｙが読み出され、該
Ｙが乗数リコード回路３０７に入力される。そして、部
分積加算木３０６により冗長２進表現の積（Ａ−Ｂ）＊
Ｙが求められる。その乗算結果は、レジスタＲ４に書き
込まれる。
ジスタＲ１からＡ及びＢが各々読み出され、該Ａ及びＢ
が減算回路３０５に入力される。減算回路３０５では、
冗長２進表現の差Ｘ（＝Ａ−Ｂ）が求められる。その演
算結果Ｘは、部分積加算木３０６の被乗数側に入力され
る。一方、レジスタＲ２から２進数Ｙが読み出され、該
Ｙが乗数リコード回路３０７に入力される。そして、部
分積加算木３０６により冗長２進表現の積（Ａ−Ｂ）＊
Ｙが求められる。その乗算結果は、レジスタＲ４に書き
込まれる。
【００７１】第３サイクル目では、レジスタＲ４から
（Ａ−Ｂ）＊Ｙが読み出され、該読み出された（Ａ−
Ｂ）＊Ｙが冗長２進数／２進数変換回路３０８に入力さ
れ、その変換結果がレジスタＲ３に書き込まれる。レジ
スタＲ３の保持データは、２進表現の（Ａ−Ｂ）＊Ｙで
ある。
（Ａ−Ｂ）＊Ｙが読み出され、該読み出された（Ａ−
Ｂ）＊Ｙが冗長２進数／２進数変換回路３０８に入力さ
れ、その変換結果がレジスタＲ３に書き込まれる。レジ
スタＲ３の保持データは、２進表現の（Ａ−Ｂ）＊Ｙで
ある。
【００７２】以上のように本実施例によれば、部分積加
算木３０６の乗数側に乗数リコード回路３０７を、被乗
数側に減算回路３０５をバランス良く配置したので、部
分積加算木３０６による乗算が高速化される結果、（Ａ
−Ｂ）＊Ｙの演算結果が高速に得られる。
算木３０６の乗数側に乗数リコード回路３０７を、被乗
数側に減算回路３０５をバランス良く配置したので、部
分積加算木３０６による乗算が高速化される結果、（Ａ
−Ｂ）＊Ｙの演算結果が高速に得られる。
【００７３】なお、本実施例に係る図４の乗算処理装置
では冗長２進表現の積を出力するための部分積加算木３
０６を用いた構成を採用したが、例えば全加算器をＷａ
ｌｌａｃｅ木状に組み上げて部分積加算木を構成し、該
部分積加算木で桁上げ保存加算を実行する構成でも、本
実施例と同様の効果を奏することができる。
では冗長２進表現の積を出力するための部分積加算木３
０６を用いた構成を採用したが、例えば全加算器をＷａ
ｌｌａｃｅ木状に組み上げて部分積加算木を構成し、該
部分積加算木で桁上げ保存加算を実行する構成でも、本
実施例と同様の効果を奏することができる。
【００７４】
【発明の効果】以上説明してきたとおり、請求項１の発
明によれば、乗算手段の乗数側にリコード手段を、被乗
数側に処理手段を各々配置した構成を採用したので、乗
算手段の２つの入力に関し、遅延のバランスがとれる。
この結果、繰り返し乗算のために必要な処理手段を備え
ているにもかかわらず、乗算処理装置の演算速度の低下
を防止でき、実用上極めて有用である。
明によれば、乗算手段の乗数側にリコード手段を、被乗
数側に処理手段を各々配置した構成を採用したので、乗
算手段の２つの入力に関し、遅延のバランスがとれる。
この結果、繰り返し乗算のために必要な処理手段を備え
ているにもかかわらず、乗算処理装置の演算速度の低下
を防止でき、実用上極めて有用である。
【００７５】請求項２の発明によれば、リコード手段へ
定数１を供給することができる選択手段を設けた構成を
採用したので、リコード手段及び乗算手段の有効利用が
図れる。
定数１を供給することができる選択手段を設けた構成を
採用したので、リコード手段及び乗算手段の有効利用が
図れる。
【００７６】請求項３の発明によれば、処理手段を右シ
フト処理のためのシフト回路で構成したので、収束型開
平演算等の実行が可能となる。また、請求項４の発明に
よれば、開平演算のオペランドＹｍを乗算手段の被乗数
側に入力することとしたので、乗算処理装置の回路構成
を簡略化できる。しかも、処理手段を被乗数側に配置し
たことと相俟って、乗算処理装置の演算速度が向上す
る。
フト処理のためのシフト回路で構成したので、収束型開
平演算等の実行が可能となる。また、請求項４の発明に
よれば、開平演算のオペランドＹｍを乗算手段の被乗数
側に入力することとしたので、乗算処理装置の回路構成
を簡略化できる。しかも、処理手段を被乗数側に配置し
たことと相俟って、乗算処理装置の演算速度が向上す
る。
【００７７】請求項５又は６の発明によれば、ＮＲ法の
適用にあたって誤差の小さい初期値を出力できる記憶手
段（ＲＯＭ）を被乗数側に備えた構成を採用したので、
乗算の繰り返し実行回数が低減され、乗算処理装置の演
算が高速化される。
適用にあたって誤差の小さい初期値を出力できる記憶手
段（ＲＯＭ）を被乗数側に備えた構成を採用したので、
乗算の繰り返し実行回数が低減され、乗算処理装置の演
算が高速化される。
【００７８】請求項７の発明によれば、内部計算に冗長
２進表現を利用した部分積加算木で乗算手段を構成した
ので、乗算手段のコンパクト化と乗算の高速化とを達成
できる。
２進表現を利用した部分積加算木で乗算手段を構成した
ので、乗算手段のコンパクト化と乗算の高速化とを達成
できる。
【００７９】また、請求項８の発明によれば、乗算手段
の乗数側にリコード手段を、被乗数側に処理手段を各々
配置した構成を採用したので、乗算手段の２つの入力に
関し、遅延のバランスがとれる。この結果、乗算の実行
前に要求される被乗数の前処理に必要な処理手段を備え
ているにもかかわらず、乗算処理装置の演算速度の低下
を防止でき、実用上極めて有用である。
の乗数側にリコード手段を、被乗数側に処理手段を各々
配置した構成を採用したので、乗算手段の２つの入力に
関し、遅延のバランスがとれる。この結果、乗算の実行
前に要求される被乗数の前処理に必要な処理手段を備え
ているにもかかわらず、乗算処理装置の演算速度の低下
を防止でき、実用上極めて有用である。
【図１】本発明の第１の実施例に係る乗算処理装置のブ
ロック図である。
ロック図である。
【図２】図１の乗算処理装置の変形例を示すブロック図
である。
である。
【図３】本発明の第２の実施例に係る乗算処理装置のブ
ロック図である。
ロック図である。
【図４】本発明の第３の実施例に係る乗算処理装置のブ
ロック図である。
ロック図である。
【図５】従来の乗算処理装置のブロック図である。
１００〜１０３ レジスタ １０４ シフト回路（処理手段） １０５ 部分積加算木（乗算手段） １０７ 減算回路（演算手段） １０８ 冗長２進数／２進数変換回路 １０９ 乗数リコード回路（リコード手段） １１０ 第１の選択回路（選択手段） １１１，１１１ａ 第２の選択回路 １１２ 第３の選択回路 ２０１ ＲＯＭ（記憶手段） ２０４ シフト回路（処理手段） ２０７ 減算回路（演算手段） ２１０ 第１の選択回路 ２１１ 第２の選択回路 ３０５ 減算回路（処理手段） ３０６ 部分積加算木（乗算手段） ３０７ 乗数リコード回路（リコード手段）
Claims (8)
- 【請求項１】 乗数側の第１のデータと被乗数側の第２
のデータとを各々入力とした繰り返し乗算を実行するた
めの乗算処理装置であって、 第１のデータをリコードした結果を出力するためのリコ
ード手段と、 第２のデータに特定の処理を施した結果を出力するため
の処理手段と、 前記リコード手段の出力データと前記処理手段の出力デ
ータとの積を出力するための乗算手段と、 定数データと前記乗算手段の出力データとの算術演算の
結果を出力するための演算手段とを備えたことを特徴と
する乗算処理装置。 - 【請求項２】 請求項１記載の乗算処理装置において、 変数データ又は定数１のデータを第１のデータとして選
択的に前記リコード手段に供給するための選択手段を更
に備えたことを特徴とする乗算処理装置。 - 【請求項３】 請求項１記載の乗算処理装置において、 前記処理手段は、第２のデータに右シフト処理を施した
結果を出力するためのシフト回路を備えたことを特徴と
する乗算処理装置。 - 【請求項４】 請求項３記載の乗算処理装置において、 前記シフト回路は、開平演算のオペランドを第２のデー
タとして受け取ることを特徴とする乗算処理装置。 - 【請求項５】 請求項１記載の乗算処理装置において、 与えられたオペランドをアドレスとして読み出されるべ
きデータを格納し、かつ該読み出されたデータを第２の
データとして前記処理手段に供給するための記憶手段を
更に備えたことを特徴とする乗算処理装置。 - 【請求項６】 請求項５記載の乗算処理装置において、 前記記憶手段は、ＲＯＭを備えたことを特徴とする乗算
処理装置。 - 【請求項７】 請求項１記載の乗算処理装置において、 前記乗算手段は、前記リコード手段から出力される冗長
２進表現のデータと前記処理手段から出力される２進表
現のデータとの積を冗長２進表現で出力するための部分
積加算木を備えたことを特徴とする乗算処理装置。 - 【請求項８】 乗数側の第１のデータと被乗数側の第２
のデータとを各々入力とした乗算を実行するための乗算
処理装置であって、 第１のデータをリコードした結果を出力するためのリコ
ード手段と、 第２のデータに特定の処理を施した結果を出力するため
の処理手段と、 前記リコード手段の出力データと前記処理手段の出力デ
ータとの積を出力するための乗算手段とを備えたことを
特徴とする乗算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5094774A JPH0683587A (ja) | 1992-05-01 | 1993-04-22 | 乗算処理装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-112790 | 1992-05-01 | ||
| JP11279092 | 1992-05-01 | ||
| JP5094774A JPH0683587A (ja) | 1992-05-01 | 1993-04-22 | 乗算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0683587A true JPH0683587A (ja) | 1994-03-25 |
Family
ID=26436009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5094774A Pending JPH0683587A (ja) | 1992-05-01 | 1993-04-22 | 乗算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683587A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001046796A1 (fr) * | 1999-12-22 | 2001-06-28 | Wataru Ogata | Systeme de calcul utilisant la methode de newton-raphson |
-
1993
- 1993-04-22 JP JP5094774A patent/JPH0683587A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001046796A1 (fr) * | 1999-12-22 | 2001-06-28 | Wataru Ogata | Systeme de calcul utilisant la methode de newton-raphson |
| US7191204B1 (en) * | 1999-12-22 | 2007-03-13 | Wataru Ogata | Computing system using newton-raphson method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011030 |