JPH0681030B2 - レベル変換回路 - Google Patents
レベル変換回路Info
- Publication number
- JPH0681030B2 JPH0681030B2 JP61142331A JP14233186A JPH0681030B2 JP H0681030 B2 JPH0681030 B2 JP H0681030B2 JP 61142331 A JP61142331 A JP 61142331A JP 14233186 A JP14233186 A JP 14233186A JP H0681030 B2 JPH0681030 B2 JP H0681030B2
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- JP
- Japan
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- voltage
- resistance
- circuit
- resistor
- input
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はレベル変換回路に関し、特に無線機に於いて制
御用論理出力信号を周波数変換器に印加する際のインタ
フェース回路として用いられるレベル変換回路に関す
る。
御用論理出力信号を周波数変換器に印加する際のインタ
フェース回路として用いられるレベル変換回路に関す
る。
従来、特に移動通信機等の低消費電力を要求される無線
機に於いては制御用論理回路デバイスとしてCMOSデバイ
スが多用されている。それらのデバイスの論理“1"に対
応する電圧は5V、論理“0"に対応する電圧は0Vのものが
多く使用されている。移動通信機の電源電圧を5V単電源
としたとき、これらの電圧を直接周波数変調器に印加す
ることは変調器の変調入力電圧範囲の制限および位相の
不連続性及び無線帯域幅の問題があり、ロールオフフィ
ルタが必要である等の制約が生じるのでレベル変換を行
なう必要がある。
機に於いては制御用論理回路デバイスとしてCMOSデバイ
スが多用されている。それらのデバイスの論理“1"に対
応する電圧は5V、論理“0"に対応する電圧は0Vのものが
多く使用されている。移動通信機の電源電圧を5V単電源
としたとき、これらの電圧を直接周波数変調器に印加す
ることは変調器の変調入力電圧範囲の制限および位相の
不連続性及び無線帯域幅の問題があり、ロールオフフィ
ルタが必要である等の制約が生じるのでレベル変換を行
なう必要がある。
従来の技術としては第３図に示したようなレベル変換回
路が用いられている。
路が用いられている。
第３図に於いてイネーブル端子１を“1"としておけばデ
ータ入力端子２から入力されたデータが“1"のときイン
バータ５とバッファ回路３の出力はいずれも“1"であり
5Vである。又データ入力端子２から入力されたデータが
“0"のときインバータ５とバッファ回路３の出力はいず
れも“0"であり0Vである。従って、抵抗R8〜R11の比を
例えば3:3:2:2としておけば0V,5Vのデータ入力に対し、
それぞれ1.5V,3.5Vのデータ出力電圧がデータ出力端子
８から得られることになる。また、通常変調器に対して
はコンデンサ結合が要求されるため、コンデンサの充電
に伴う過渡現象により、規定外の周波数変動を生じるの
で、データ信号が入力されない時には中点電圧例えば2.
5Vに保持する必要があるがそのような場合第３図のイネ
ーブル端子１を“0"としておけばインバータ５の出力と
バッファ回路３の出力はデータ入力端子２から如何なる
データが入力されても交互に0V,5Vとなりデータ出力端
子８から出力される電圧が2.5V一定となる。
ータ入力端子２から入力されたデータが“1"のときイン
バータ５とバッファ回路３の出力はいずれも“1"であり
5Vである。又データ入力端子２から入力されたデータが
“0"のときインバータ５とバッファ回路３の出力はいず
れも“0"であり0Vである。従って、抵抗R8〜R11の比を
例えば3:3:2:2としておけば0V,5Vのデータ入力に対し、
それぞれ1.5V,3.5Vのデータ出力電圧がデータ出力端子
８から得られることになる。また、通常変調器に対して
はコンデンサ結合が要求されるため、コンデンサの充電
に伴う過渡現象により、規定外の周波数変動を生じるの
で、データ信号が入力されない時には中点電圧例えば2.
5Vに保持する必要があるがそのような場合第３図のイネ
ーブル端子１を“0"としておけばインバータ５の出力と
バッファ回路３の出力はデータ入力端子２から如何なる
データが入力されても交互に0V,5Vとなりデータ出力端
子８から出力される電圧が2.5V一定となる。
上述した従来のレベル変換回路はデータ入力端子の他に
イネーブル端子を必要とするので入力端子数が多く集積
回路化に不適であるという欠点がある。
イネーブル端子を必要とするので入力端子数が多く集積
回路化に不適であるという欠点がある。
本発明の目は、入力端子数の節減されたレベル変換回路
を提供することにある。
を提供することにある。
本発明のレベル変換回路は、入力信号端子に一端を接続
された第１の抵抗、電源端子と接地端子との間に挿入さ
れ第２の抵抗と第３の抵抗を直列接続した第１の抵抗分
圧回路、前記第１の抵抗の他端を前記第２の抵抗と第３
の抵抗との接続点につなぐ接続手段及び前記第１の抵抗
分圧回路の出力を受ける電圧ホロワを含み、入力信号の
“H",“L"及び“開放”の３つの状態を検出してそれぞ
れ第1,第２及び第３の電圧を出力する入力レベル検出回
路と、前記電源端子と接地端子との間に挿入され第4,第
5,第６及び第７の抵抗を直列接続した第２の抵抗分圧回
路を含み、前記第６の抵抗と第７の抵抗の接続点、前記
第５の抵抗と第６の抵抗の接続点及び前記第４の抵抗と
第５の抵抗の接続点からそれぞれ第1,第２及び第３の基
準電圧を取出す基準電圧発生回路と、前記３つの基準電
圧をそれぞれ同一の出力端子に切換えて供給する第1,第
２及び第３のスイッチと、前記入力レベル検出回路の出
力電圧を前記第１及び第３の基準電圧とそれぞれ比較し
て前記第1,第２及び第３のスイッチを択一的に閉じる制
御信号を発生する制御回路とを含んでなるものである。
された第１の抵抗、電源端子と接地端子との間に挿入さ
れ第２の抵抗と第３の抵抗を直列接続した第１の抵抗分
圧回路、前記第１の抵抗の他端を前記第２の抵抗と第３
の抵抗との接続点につなぐ接続手段及び前記第１の抵抗
分圧回路の出力を受ける電圧ホロワを含み、入力信号の
“H",“L"及び“開放”の３つの状態を検出してそれぞ
れ第1,第２及び第３の電圧を出力する入力レベル検出回
路と、前記電源端子と接地端子との間に挿入され第4,第
5,第６及び第７の抵抗を直列接続した第２の抵抗分圧回
路を含み、前記第６の抵抗と第７の抵抗の接続点、前記
第５の抵抗と第６の抵抗の接続点及び前記第４の抵抗と
第５の抵抗の接続点からそれぞれ第1,第２及び第３の基
準電圧を取出す基準電圧発生回路と、前記３つの基準電
圧をそれぞれ同一の出力端子に切換えて供給する第1,第
２及び第３のスイッチと、前記入力レベル検出回路の出
力電圧を前記第１及び第３の基準電圧とそれぞれ比較し
て前記第1,第２及び第３のスイッチを択一的に閉じる制
御信号を発生する制御回路とを含んでなるものである。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の回路図である。この実施例
は、入力信号端子（VIN）に一端を接続された第１の抵
抗（R1），電源端子（VCC）と接地端子との間に挿入さ
れ第２の抵抗（R2）と第３の抵抗（R3）を直列接続した
第１の抵抗分圧回路、第１の抵抗（R1）の他端を第２の
抵抗（R2）と第３の抵抗（R3）との接続点（V4）につな
ぐ接続手段及び第１の抵抗分圧回路の出力を受ける電圧
ホロワ13を含み、入力信号の“H",“L"及び“開放”の
３つの状態を検出してそれぞれ第1,第２及び第３の電圧
（V1,V2及びV3）を出力する入力レベル検出回路９と、
電源端子（VCC）と接地端子との間に挿入され第4,第5,
第６及び第７の抵抗（R4,R5,R6及びR7）を直列接続した
第２の抵抗分圧回路を含み、第６の抵抗（R6）と第７の
抵抗（R7）の接続点、第５の抵抗（R5）と第６の抵抗
（R6）の接続点及び第４の抵抗（R4）と第５の抵抗
（R5）の接続点からそれぞれ第1,第２及び第３の基準電
圧（V1,V2及びV3）を取出す基準電圧発生回路と、前記
３つの基準電圧をそれぞれ同一の出力端子に切換えて供
給する第1,第２及び第３のスイッチ（S1,S2及びS3）
と、入力レベル検出回路９の出力電圧を第１及び第３の
基準電圧（V1,V3）とそれぞれ比較して第1,第２及び第
３のスイッチ（S1,S2及びS3）を択一的に閉じる制御信
号を発生する制御回路11とを含んでなるものである。
は、入力信号端子（VIN）に一端を接続された第１の抵
抗（R1），電源端子（VCC）と接地端子との間に挿入さ
れ第２の抵抗（R2）と第３の抵抗（R3）を直列接続した
第１の抵抗分圧回路、第１の抵抗（R1）の他端を第２の
抵抗（R2）と第３の抵抗（R3）との接続点（V4）につな
ぐ接続手段及び第１の抵抗分圧回路の出力を受ける電圧
ホロワ13を含み、入力信号の“H",“L"及び“開放”の
３つの状態を検出してそれぞれ第1,第２及び第３の電圧
（V1,V2及びV3）を出力する入力レベル検出回路９と、
電源端子（VCC）と接地端子との間に挿入され第4,第5,
第６及び第７の抵抗（R4,R5,R6及びR7）を直列接続した
第２の抵抗分圧回路を含み、第６の抵抗（R6）と第７の
抵抗（R7）の接続点、第５の抵抗（R5）と第６の抵抗
（R6）の接続点及び第４の抵抗（R4）と第５の抵抗
（R5）の接続点からそれぞれ第1,第２及び第３の基準電
圧（V1,V2及びV3）を取出す基準電圧発生回路と、前記
３つの基準電圧をそれぞれ同一の出力端子に切換えて供
給する第1,第２及び第３のスイッチ（S1,S2及びS3）
と、入力レベル検出回路９の出力電圧を第１及び第３の
基準電圧（V1,V3）とそれぞれ比較して第1,第２及び第
３のスイッチ（S1,S2及びS3）を択一的に閉じる制御信
号を発生する制御回路11とを含んでなるものである。
入力信号VINはＣ−MOSインターフェースであり電源電圧
を5Vとすれば0V,5Vの入力信号となる。また入力信号VIN
がない場合はオープン状態となる。従って電源電圧VCC
を5Vとして考えると電圧ホロワである演算増幅器13入出
力電圧V4は重ね合せの理により ｉ）VIN＝5Vのとき ii）VIN＝0Vのとき iii）VINがオープンのとき となる。一方３つの基準電圧V1,V2,V3の関係は V1＜V2＜V3 …（４） となり と表わせる。
を5Vとすれば0V,5Vの入力信号となる。また入力信号VIN
がない場合はオープン状態となる。従って電源電圧VCC
を5Vとして考えると電圧ホロワである演算増幅器13入出
力電圧V4は重ね合せの理により ｉ）VIN＝5Vのとき ii）VIN＝0Vのとき iii）VINがオープンのとき となる。一方３つの基準電圧V1,V2,V3の関係は V1＜V2＜V3 …（４） となり と表わせる。
ここでV4H＞３ …（８） V4L＜V1 …（９） となるように抵抗R1,…,R7を選ぶと比較器14,15および
インバータI1〜I4,AND回路A1,A2からなる制御回路11の
出力はスイッチS1,S2,S3のいずれか１つだけ閉じること
になる。
インバータI1〜I4,AND回路A1,A2からなる制御回路11の
出力はスイッチS1,S2,S3のいずれか１つだけ閉じること
になる。
ｉ）VIN＝5VのときAND回路A1の出力が“H"となりスイッ
チS1だけが閉じVOUT＝V3となる。
チS1だけが閉じVOUT＝V3となる。
ii）VIN＝0VのときAND回路A3の出力が“H"となりスイッ
チS3だけが閉じVOUT＝V1となる。
チS3だけが閉じVOUT＝V1となる。
iii）VINが開放のときAND回路A2の出力が“H"となりス
イッチS2だけが閉じVOUT＝V2となる。
イッチS2だけが閉じVOUT＝V2となる。
従って入力電圧VINがない（開放）のときにはV2を出力
し、入力電圧が“H"のときにV3を出力し入力電圧が“L"
のときにV1を出力する回路が得られる。
し、入力電圧が“H"のときにV3を出力し入力電圧が“L"
のときにV1を出力する回路が得られる。
第２図は入力信号VINと出力電圧VOUTの関係を示す入出
力信号波形図である。
力信号波形図である。
ここで基準電圧V2をレベル変換回路に接続されるロール
オフフィルタ等の中点電圧に選べば無信号状態から信号
電圧が入力される時、および信号入力状態から無信号状
態になる時に直流電圧の変化がなく、一定電圧になる。
オフフィルタ等の中点電圧に選べば無信号状態から信号
電圧が入力される時、および信号入力状態から無信号状
態になる時に直流電圧の変化がなく、一定電圧になる。
以上説明したように本発明は、入力信号に対応してスイ
ッチにより３つの基準電圧出力を切り替えることによ
り、レベル変換回路を構成出来、しかも入力信号の有無
にかかわらず直流電圧を一定に出来、しかも入力信号の
有無を識別するための入力端子を省けるので、集積回路
化に好適な回路を提供できる効果がある。
ッチにより３つの基準電圧出力を切り替えることによ
り、レベル変換回路を構成出来、しかも入力信号の有無
にかかわらず直流電圧を一定に出来、しかも入力信号の
有無を識別するための入力端子を省けるので、集積回路
化に好適な回路を提供できる効果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の実施例における入力電圧と出力電圧の関係を示す入
出力信号波形図、第３図は従来例を示す回路図である。 １……イネーブル端子、２……データ入力端子、３……
バッファ回路、４……EX−OR回路、５……インバータ、
６……演算増幅器、７……電源端子、８……データ出力
端子、９……入力レベル検出回路、10……基準電圧発生
回路、11……制御回路、12……出力端子、13……演算増
幅器、14,15……比較器、A1〜A3……AND回路、I1〜I4…
…インバータ、R1〜R11……抵抗、S1〜S3……スイッ
チ。
図の実施例における入力電圧と出力電圧の関係を示す入
出力信号波形図、第３図は従来例を示す回路図である。 １……イネーブル端子、２……データ入力端子、３……
バッファ回路、４……EX−OR回路、５……インバータ、
６……演算増幅器、７……電源端子、８……データ出力
端子、９……入力レベル検出回路、10……基準電圧発生
回路、11……制御回路、12……出力端子、13……演算増
幅器、14,15……比較器、A1〜A3……AND回路、I1〜I4…
…インバータ、R1〜R11……抵抗、S1〜S3……スイッ
チ。
Claims (1)
- 【請求項１】入力信号端子に一端を接続された第１の抵
抗、電源端子と接地端子との間に挿入され第２の抵抗と
第３の抵抗を直列接続した第１の抵抗分圧回路、前記第
１の抵抗の他端を前記第２の抵抗と第３の抵抗との接続
点につなぐ接続手段及び前記第１の抵抗分圧回路の出力
を受ける電圧ホロワを含み、入力信号の“H",“L"及び
“開放”の３つの状態を検出してそれぞれ第1,第２及び
第３の電圧を出力する入力レベル検出回路と、前記電源
端子と接地端子との間に挿入され第4,第5,第６及び第７
の抵抗を直列接続した第２の抵抗分圧回路を含み、前記
第６の抵抗と第７の抵抗の接続点、前記第５の抵抗と第
６の抵抗の接続点及び前記第４の抵抗と第５の抵抗の接
続点からそれぞれ第1,第２及び第３の基準電圧を取出す
基準電圧発生回路と、前記３つの基準電圧をそれぞれ同
一の出力端子に切換えて供給する第1,第２及び第３のス
イッチと、前記入力レベル検出回路の出力電圧を前記第
１及び第３の基準電圧とそれぞれ比較して前記第1,第２
及び第３のスイッチを択一的に閉じる制御信号を発生す
る制御回路とを含んでなることを特徴とするレベル変換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142331A JPH0681030B2 (ja) | 1986-06-17 | 1986-06-17 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142331A JPH0681030B2 (ja) | 1986-06-17 | 1986-06-17 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62298223A JPS62298223A (ja) | 1987-12-25 |
| JPH0681030B2 true JPH0681030B2 (ja) | 1994-10-12 |
Family
ID=15312864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61142331A Expired - Lifetime JPH0681030B2 (ja) | 1986-06-17 | 1986-06-17 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681030B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56153841A (en) * | 1980-04-28 | 1981-11-28 | Oki Electric Ind Co Ltd | Ternary level input circuit |
| JPS6329300Y2 (ja) * | 1980-09-26 | 1988-08-08 |
-
1986
- 1986-06-17 JP JP61142331A patent/JPH0681030B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62298223A (ja) | 1987-12-25 |
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