JPH0677752A - 電流制御増幅器 - Google Patents
電流制御増幅器Info
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- JPH0677752A JPH0677752A JP22955992A JP22955992A JPH0677752A JP H0677752 A JPH0677752 A JP H0677752A JP 22955992 A JP22955992 A JP 22955992A JP 22955992 A JP22955992 A JP 22955992A JP H0677752 A JPH0677752 A JP H0677752A
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Abstract
(57)【要約】
【目的】 フリッカ雑音の発生を抑えた電流制御増幅器
を提案する。 【構成】 ２つの段の差動増幅段（ａ、ｂ）と３組のカ
レントミラー回路（ｃ）とを備えた電流増幅器であっ
て、初段増幅段ａと２段目増幅段ｂとの動作電流を互い
に逆方向に増減させることによって利得を制御するとと
もに、個々の組のカレントミラー回路を夫々３個のトラ
ンジスタ（Ｑ16、Ｑ17、Ｑ18）を用いて電流増幅を行な
うようにすると共に、２段目の差動増幅段の差動出力を
前記３組のカレントミラー回路によってシングルエンド
の電流出力に変換する構成としたことを特徴とする。
を提案する。 【構成】 ２つの段の差動増幅段（ａ、ｂ）と３組のカ
レントミラー回路（ｃ）とを備えた電流増幅器であっ
て、初段増幅段ａと２段目増幅段ｂとの動作電流を互い
に逆方向に増減させることによって利得を制御するとと
もに、個々の組のカレントミラー回路を夫々３個のトラ
ンジスタ（Ｑ16、Ｑ17、Ｑ18）を用いて電流増幅を行な
うようにすると共に、２段目の差動増幅段の差動出力を
前記３組のカレントミラー回路によってシングルエンド
の電流出力に変換する構成としたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、例えばカムコーダ用の
オーディオアンプに用いられる次段飽和防止用ＡＬＣ回
路に使用するような電流制御増幅器に関するものであ
る。
オーディオアンプに用いられる次段飽和防止用ＡＬＣ回
路に使用するような電流制御増幅器に関するものであ
る。
【０００２】
【従来の技術】従来の電流制御増幅器（以下、「カレン
トコントロールアンプ（ＣＣＡ）」と称する）には、例
えば、「電子技術」（１９９１年２月号）の図２の様な
ものがある。この回路は、初段差動増幅段（図中ａの部
分）、２段目差動増幅段（図中ｂの部分）、差動電流出
力をシングルエンドの電流出力に変換するカレントミラ
ー回路（図中ｃの部分）、利得制御回路（図中ｄの部
分）、バイアス回路（図中ｅの部分）から構成されてお
り、利得制御回路のＩctrlを制御することで、初段差動
増幅段ａと２段目差動増幅段ｂの動作電流を逆相に増減
させ利得の制御を行なう。
トコントロールアンプ（ＣＣＡ）」と称する）には、例
えば、「電子技術」（１９９１年２月号）の図２の様な
ものがある。この回路は、初段差動増幅段（図中ａの部
分）、２段目差動増幅段（図中ｂの部分）、差動電流出
力をシングルエンドの電流出力に変換するカレントミラ
ー回路（図中ｃの部分）、利得制御回路（図中ｄの部
分）、バイアス回路（図中ｅの部分）から構成されてお
り、利得制御回路のＩctrlを制御することで、初段差動
増幅段ａと２段目差動増幅段ｂの動作電流を逆相に増減
させ利得の制御を行なう。
【０００３】この従来のＣＣＡにおける２段目の差動出
力電流をシングルエンドの電流出力に変更するカレント
ミラー回路部分は、図３に示すような「ウィルソンのカ
レントミラー回路」と呼ばれる回路を３組組み合わせる
ことによって構成されている。
力電流をシングルエンドの電流出力に変更するカレント
ミラー回路部分は、図３に示すような「ウィルソンのカ
レントミラー回路」と呼ばれる回路を３組組み合わせる
ことによって構成されている。
【０００４】
【発明が解決しようとする課題】このような「ウィルソ
ンのカレントミラー回路」を３組用いた構成にすると、
各トランジスタの入力インピーダンスが高くなり、出力
に、周波数に反比例するフリッカ雑音が発生する。その
ような雑音レベルは、例えば、カムコーダのオーディオ
プリアンプとして使用するには無視出来ないほど大きな
ものになる。
ンのカレントミラー回路」を３組用いた構成にすると、
各トランジスタの入力インピーダンスが高くなり、出力
に、周波数に反比例するフリッカ雑音が発生する。その
ような雑音レベルは、例えば、カムコーダのオーディオ
プリアンプとして使用するには無視出来ないほど大きな
ものになる。
【０００５】
【課題を解決するための手段】本発明は上記従来技術の
問題点に鑑みてなされたものであり、その構成は、２つ
の段の差動増幅段と３組のカレントミラー回路とを備え
た電流増幅器であって、前記２段の差動増幅段の初段増
幅段と２段目増幅段との動作電流を互いに逆方向に増減
させることによって利得を制御するとともに、前記３組
のカレントミラー回路の各々を夫々３個のトランジスタ
を用いて電流増幅を行なうようにすると共に、２段目の
差動増幅段の差動出力を前記３組のカレントミラー回路
によってシングルエンドの電流出力に変換する構成とし
たことを特徴とする。
問題点に鑑みてなされたものであり、その構成は、２つ
の段の差動増幅段と３組のカレントミラー回路とを備え
た電流増幅器であって、前記２段の差動増幅段の初段増
幅段と２段目増幅段との動作電流を互いに逆方向に増減
させることによって利得を制御するとともに、前記３組
のカレントミラー回路の各々を夫々３個のトランジスタ
を用いて電流増幅を行なうようにすると共に、２段目の
差動増幅段の差動出力を前記３組のカレントミラー回路
によってシングルエンドの電流出力に変換する構成とし
たことを特徴とする。
【０００６】
【実施例】以下、添付図面を参照しながら、本発明の好
適な実施例を２つ挙げて説明する。第１の実施例は本発
明をＣＣＡ回路にて起用したものであり、第２実施例
は、本発明をＡ／Ｄコンバータ、特に直並列Ａ／Ｄコン
バータに適用したものである 〈第１実施例〉図１は本発明をカムコーダに適用した実
施例としてのＣＣＡであり、ａは初段差動増幅段、ｂは
２段目差動増幅段、ｃは２段目差動増幅段の差動出力電
流を３組のカレントミラー回路によりシングルエンドの
差動出力電流に変換する回路、ｄはＣＣＡの利得を制御
するための回路であり、ｅはバイアス回路である。
適な実施例を２つ挙げて説明する。第１の実施例は本発
明をＣＣＡ回路にて起用したものであり、第２実施例
は、本発明をＡ／Ｄコンバータ、特に直並列Ａ／Ｄコン
バータに適用したものである 〈第１実施例〉図１は本発明をカムコーダに適用した実
施例としてのＣＣＡであり、ａは初段差動増幅段、ｂは
２段目差動増幅段、ｃは２段目差動増幅段の差動出力電
流を３組のカレントミラー回路によりシングルエンドの
差動出力電流に変換する回路、ｄはＣＣＡの利得を制御
するための回路であり、ｅはバイアス回路である。
【０００７】このＣＣＡ回路の利得は、 ＶOUT/ＶIN = ＲL ・Ｉ2 /(２Ｋ＋ＲE ・Ｉ1) で表され、ここで、K=kT/qである。即ち、ＣＣＡ回路全
体の利得は、初段差動増幅段のローカルフィードバック
抵抗ＲE と負荷抵抗ＲL 、初段差動増幅段ａの動作電流
Ｉ1 、及び２段目差動増幅段ｂの動作電流Ｉ2 によって
決まる。ｄの利得制御回路のＩctrlが増えるとＩ1 は増
加し、Ｉ2 は減少するので、ＣＣＡの利得は減少する。
逆にＩctrlが減ると、Ｉ1 は減少しＩ2 は増加するの
で、利得は増加する。
体の利得は、初段差動増幅段のローカルフィードバック
抵抗ＲE と負荷抵抗ＲL 、初段差動増幅段ａの動作電流
Ｉ1 、及び２段目差動増幅段ｂの動作電流Ｉ2 によって
決まる。ｄの利得制御回路のＩctrlが増えるとＩ1 は増
加し、Ｉ2 は減少するので、ＣＣＡの利得は減少する。
逆にＩctrlが減ると、Ｉ1 は減少しＩ2 は増加するの
で、利得は増加する。
【０００８】図１において、ｃの２段目差動増幅段の差
動電流出力をシングルエンドの電流出力に変換するため
の３組のカレントミラーは、それぞれ、３個のトランジ
スタを用いる電流増幅を利用した基本的なカレントミラ
ー回路で実現されている。即ち、Ｑ10、Ｑ11、Ｑ12の組
と、Ｑ13、Ｑ14、Ｑ15の組と、Ｑ16、Ｑ17、Ｑ18の組で
ある。
動電流出力をシングルエンドの電流出力に変換するため
の３組のカレントミラーは、それぞれ、３個のトランジ
スタを用いる電流増幅を利用した基本的なカレントミラ
ー回路で実現されている。即ち、Ｑ10、Ｑ11、Ｑ12の組
と、Ｑ13、Ｑ14、Ｑ15の組と、Ｑ16、Ｑ17、Ｑ18の組で
ある。
【０００９】この１つのカレントミラー回路を図４に示
す。図４の形式のカレントミラー回路では、Ｑ1 ，Ｑ2
からみた信号源インピーダンスはＱ3 ’とＲ3 で構成さ
れるエミッタフォロワの出力インピーダンスになるの
で、その値は従来の図３に示したウィルソンのカレント
ミラー回路に比べて小さくなる。フリッカ雑音は電流性
の雑音であるので、このような雑音は、各トランジスタ
のベース抵抗と各トランジスタからみた信号源インピー
ダンスの和に比例するので、図４に示したような形式の
回路では、信号源インピーダンスが小さくなっているの
でフリッカ雑音を低く抑えることが出来る。 〈第２実施例〉次に、本発明を直並列Ａ／Ｄコンバータ
に適用した第２実施例を説明する。補間型直並列Ａ／Ｄコンバータ 従来、補間型変換方式を採用した直並列Ａ／Ｄコンバー
タは、例えば、「信学技報」(Vol.91 No.102 ICD 91-58
pp.51-57 (1991-6)) のものは、図５のように構成され
ている。以下に、この補間型Ａ／Ｄコンバータの変換原
理について説明する。図中、Ｖinは入力のアナログ信号
を、ＶRT（高レベル基準電圧）、ＶRB（低レベル基準電
圧）は基準電圧を示す。この補間型のＡ／Ｄコンバータ
とは、入力信号Ｖinをｎ個の基準電圧（Ｖr0〜Ｖrnミ1）
により上位ｎビットにＡ／Ｄ変換し、さらに、入力電圧
が上記基準電圧間の中間にある場合には、さらにｍ個の
下位ビットに分解しようというものである。図５におい
て、上位ビットの変換は上位エンコーダ１０により、下
位ビットの変換は下位エンコーダ２０により行なわれ
る。
す。図４の形式のカレントミラー回路では、Ｑ1 ，Ｑ2
からみた信号源インピーダンスはＱ3 ’とＲ3 で構成さ
れるエミッタフォロワの出力インピーダンスになるの
で、その値は従来の図３に示したウィルソンのカレント
ミラー回路に比べて小さくなる。フリッカ雑音は電流性
の雑音であるので、このような雑音は、各トランジスタ
のベース抵抗と各トランジスタからみた信号源インピー
ダンスの和に比例するので、図４に示したような形式の
回路では、信号源インピーダンスが小さくなっているの
でフリッカ雑音を低く抑えることが出来る。 〈第２実施例〉次に、本発明を直並列Ａ／Ｄコンバータ
に適用した第２実施例を説明する。補間型直並列Ａ／Ｄコンバータ 従来、補間型変換方式を採用した直並列Ａ／Ｄコンバー
タは、例えば、「信学技報」(Vol.91 No.102 ICD 91-58
pp.51-57 (1991-6)) のものは、図５のように構成され
ている。以下に、この補間型Ａ／Ｄコンバータの変換原
理について説明する。図中、Ｖinは入力のアナログ信号
を、ＶRT（高レベル基準電圧）、ＶRB（低レベル基準電
圧）は基準電圧を示す。この補間型のＡ／Ｄコンバータ
とは、入力信号Ｖinをｎ個の基準電圧（Ｖr0〜Ｖrnミ1）
により上位ｎビットにＡ／Ｄ変換し、さらに、入力電圧
が上記基準電圧間の中間にある場合には、さらにｍ個の
下位ビットに分解しようというものである。図５におい
て、上位ビットの変換は上位エンコーダ１０により、下
位ビットの変換は下位エンコーダ２０により行なわれ
る。
【００１０】まず、初段の差動増幅回路で入力されたア
ナログ信号Ｖinと基準抵抗列の各ノードの基準電圧Ｖr0
〜Ｖrnミ1（ｎ＝２N ：Ｎは上位ビット数）との差をそれ
ぞれ増幅器Ａ0〜Ａn-1で増幅した上でサンプルホールド
回路（Ｓ／Ｈ）によりサンプルホールドする。この時の
差動増幅器（Ｃ0〜Ｃn-1）の出力波形を図６に示す。例
えば、３番目の差動増幅器の非反転出力Ｖp2と反転出力
Ｖn2は図６に示したようにＶinが３番目の基準電圧Ｖr2
に等しくなる点でバランスし、平衡電圧Ｖc（図６中の
ｅの点）になる。このサンプルホールドされた差動増幅
器の出力（Ｖ p0〜Ｖpn-1とＶn0〜Ｖnn-1）をそれぞれ上
位コンパレータ（Ｃ0 0〜Ｃn -10）に入力し、上位ビッ
トのＡ／Ｄ変換を行う。コンパレータ（Ｃ0 0〜Ｃ
n -10）の出力は入力レベル検出回路１０に入力され、
ここで論理演算されてスイッチＳＷ0〜ＳＷn-1 をコン
トロールする信号を生成する。この入力レベル検出回路
１０は、入力信号Ｖinのレベルを判定し、この入力信号
Ｖinを挟む基準電圧ＶriとＶri +1に対応するステージを
検出する。
ナログ信号Ｖinと基準抵抗列の各ノードの基準電圧Ｖr0
〜Ｖrnミ1（ｎ＝２N ：Ｎは上位ビット数）との差をそれ
ぞれ増幅器Ａ0〜Ａn-1で増幅した上でサンプルホールド
回路（Ｓ／Ｈ）によりサンプルホールドする。この時の
差動増幅器（Ｃ0〜Ｃn-1）の出力波形を図６に示す。例
えば、３番目の差動増幅器の非反転出力Ｖp2と反転出力
Ｖn2は図６に示したようにＶinが３番目の基準電圧Ｖr2
に等しくなる点でバランスし、平衡電圧Ｖc（図６中の
ｅの点）になる。このサンプルホールドされた差動増幅
器の出力（Ｖ p0〜Ｖpn-1とＶn0〜Ｖnn-1）をそれぞれ上
位コンパレータ（Ｃ0 0〜Ｃn -10）に入力し、上位ビッ
トのＡ／Ｄ変換を行う。コンパレータ（Ｃ0 0〜Ｃ
n -10）の出力は入力レベル検出回路１０に入力され、
ここで論理演算されてスイッチＳＷ0〜ＳＷn-1 をコン
トロールする信号を生成する。この入力レベル検出回路
１０は、入力信号Ｖinのレベルを判定し、この入力信号
Ｖinを挟む基準電圧ＶriとＶri +1に対応するステージを
検出する。
【００１１】例えば、Ｖr1とＶr2の間のＶx（図６）の
点に入力信号レベルがあった場合は、入力レベル検出回
路１０はＳＷ1 ，ＳＷ2 がＯＮになるようにスイッチ制
御信号を出力する。図５に示されているように、偶数番
目のスイッチ出力は互いにまとめられ、ＥＶＥＮアナロ
グ信号として増幅器１１に入力され、奇数番目のスイッ
チ出力は互いにまとめられＯＤＤアナログ信号として増
幅器１２に入力される。前述したように、入力レベル検
出回路１０は、入力信号Ｖinのレベルを挟む２つの基準
電圧に関連するスイッチだけを選択するから、ＥＶＥＮ
アナログ信号にもＯＤＤアナログ信号にも、夫々、１つ
のスイッチ出のみが出力される。従って、図６の例のよ
うに、入力Ｖxがあった場合には、スイッチＳＷ1、ＳＷ
2とが付勢されて、ＥＶＥＮアナログ信号には差動増幅
器Ａ2 からの信号Ｖp2，Ｖn2が出力され、ＯＤＤアナロ
グ信号には差動増幅器Ａ1 からの信号Ｖp1，Ｖn1が出力
される。
点に入力信号レベルがあった場合は、入力レベル検出回
路１０はＳＷ1 ，ＳＷ2 がＯＮになるようにスイッチ制
御信号を出力する。図５に示されているように、偶数番
目のスイッチ出力は互いにまとめられ、ＥＶＥＮアナロ
グ信号として増幅器１１に入力され、奇数番目のスイッ
チ出力は互いにまとめられＯＤＤアナログ信号として増
幅器１２に入力される。前述したように、入力レベル検
出回路１０は、入力信号Ｖinのレベルを挟む２つの基準
電圧に関連するスイッチだけを選択するから、ＥＶＥＮ
アナログ信号にもＯＤＤアナログ信号にも、夫々、１つ
のスイッチ出のみが出力される。従って、図６の例のよ
うに、入力Ｖxがあった場合には、スイッチＳＷ1、ＳＷ
2とが付勢されて、ＥＶＥＮアナログ信号には差動増幅
器Ａ2 からの信号Ｖp2，Ｖn2が出力され、ＯＤＤアナロ
グ信号には差動増幅器Ａ1 からの信号Ｖp1，Ｖn1が出力
される。
【００１２】図５において、増幅器１１、１２と、ｍ組
の抵抗列（ｒ10とｒ11、ｒ20とｒ21、…、ｒm0とｒm1）
とコンパレータ群（Ｃ0 1〜Ｃn-11）とは、下位エンコ
ーダと補間回路とを構成する。即ち、上位コンパレータ
群（Ｃ0 0〜Ｃn-1 0）で得られたＥＶＥＮ，ＯＤＤアナ
ログ信号はｍ個（ｍ＝２M ：Ｍは下位ビット数）の抵抗
から成る補間抵抗列のペアで補間される。下位ビット側
の補間抵抗（ｒm0、ｒ m1）には増幅器１２を介してＯＤ
Ｄ信号が入力され、下位ビット側の補間抵抗（ｒ10、ｒ
11）には増幅器１１を介してＯＤＤ信号が入力されるの
で、下位エンコーダ２０においては、入力レベル検出回
路１０が指定した２つの基準電圧間におけるＡ／Ｄ変換
が行なわれることになる簡単のために４個の抵抗でＥＶ
ＥＮ，ＯＤＤアナログ信号を補間する場合を、図６と図
７を用いて説明する。図７は４組の補間抵抗列と５ビッ
トの下位コンパレータ群を示している。４個の抵抗でＥ
ＶＥＮ，ＯＤＤアナログ信号を補間して、２ビットの下
位変換を行なう場合を示している。
の抵抗列（ｒ10とｒ11、ｒ20とｒ21、…、ｒm0とｒm1）
とコンパレータ群（Ｃ0 1〜Ｃn-11）とは、下位エンコ
ーダと補間回路とを構成する。即ち、上位コンパレータ
群（Ｃ0 0〜Ｃn-1 0）で得られたＥＶＥＮ，ＯＤＤアナ
ログ信号はｍ個（ｍ＝２M ：Ｍは下位ビット数）の抵抗
から成る補間抵抗列のペアで補間される。下位ビット側
の補間抵抗（ｒm0、ｒ m1）には増幅器１２を介してＯＤ
Ｄ信号が入力され、下位ビット側の補間抵抗（ｒ10、ｒ
11）には増幅器１１を介してＯＤＤ信号が入力されるの
で、下位エンコーダ２０においては、入力レベル検出回
路１０が指定した２つの基準電圧間におけるＡ／Ｄ変換
が行なわれることになる簡単のために４個の抵抗でＥＶ
ＥＮ，ＯＤＤアナログ信号を補間する場合を、図６と図
７を用いて説明する。図７は４組の補間抵抗列と５ビッ
トの下位コンパレータ群を示している。４個の抵抗でＥ
ＶＥＮ，ＯＤＤアナログ信号を補間して、２ビットの下
位変換を行なう場合を示している。
【００１３】上位の第１位の出力信号を含むＯＤＤアナ
ログ信号Ｖp1と、上位の第２位の出力信号を含むＥＶＥ
Ｎアナログ信号Ｖp2は電圧値ｐ1〜ｐ3に４分割され、Ｏ
ＤＤアナログ信号Ｖn1とＥＶＥＮアナログ信号Ｖn2は電
圧値ｎ1〜ｎ3に４分割される。つまり、ＥＶＥＮ，ＯＤ
Ｄアナログ信号を補間してｐ1〜ｐ3とｎ1〜ｎ3を発生さ
せる。このｐ1〜ｐ3，ｎ1〜ｎ3のそれぞれの交点は、図
６のように、上位変換結果の１区間（Ｖr1〜Ｖr2）を等
しく４等分した電圧（ａ−ｂ，ｂ−ｃ，ｃ−ｄ，ｄ−
ｅ）になっている。
ログ信号Ｖp1と、上位の第２位の出力信号を含むＥＶＥ
Ｎアナログ信号Ｖp2は電圧値ｐ1〜ｐ3に４分割され、Ｏ
ＤＤアナログ信号Ｖn1とＥＶＥＮアナログ信号Ｖn2は電
圧値ｎ1〜ｎ3に４分割される。つまり、ＥＶＥＮ，ＯＤ
Ｄアナログ信号を補間してｐ1〜ｐ3とｎ1〜ｎ3を発生さ
せる。このｐ1〜ｐ3，ｎ1〜ｎ3のそれぞれの交点は、図
６のように、上位変換結果の１区間（Ｖr1〜Ｖr2）を等
しく４等分した電圧（ａ−ｂ，ｂ−ｃ，ｃ−ｄ，ｄ−
ｅ）になっている。
【００１４】補間して得られたｐ1〜ｐ3とｎ1〜ｎ3は下
位コンパレータ列で比較されて下位変換が行われる。例
えば、入力アナログ信号がＶx であった場合、ｐ1とｎ1
を比較するとｐ１のレベルの方が高く、コンパレータ
（ｂ）は「１」を出力し、一方ｐ2とｎ2を比較するとｎ
2のレベルの方が高くコンパレータ（ｃ）は「０」を出
力する。従って、下位コンパレータの出力は、図７に示
すように、コンパレータ（ｂ）（ｃ）の間に「１」と
「０」の境界が現れる。このようにして下位のＡ／Ｄ変
換が行われる。
位コンパレータ列で比較されて下位変換が行われる。例
えば、入力アナログ信号がＶx であった場合、ｐ1とｎ1
を比較するとｐ１のレベルの方が高く、コンパレータ
（ｂ）は「１」を出力し、一方ｐ2とｎ2を比較するとｎ
2のレベルの方が高くコンパレータ（ｃ）は「０」を出
力する。従って、下位コンパレータの出力は、図７に示
すように、コンパレータ（ｂ）（ｃ）の間に「１」と
「０」の境界が現れる。このようにして下位のＡ／Ｄ変
換が行われる。
【００１５】ところで、図５の回路構成のＡ／Ｄコンバ
ータにおいては、補間回路へ供給されるアナログ信号が
ＥＶＥＮ，ＯＤＤという分け方であるので、下位コンパ
レータ（Ｃ11〜Ｃm1）の出力に現れる「１」，「０」の
並び方がＥＶＥＮ側の非反転出力が高いか、ＯＤＤ側が
高いかによって、結果が逆転してしまうので、エンコー
ダでこれを検出し、エンコードしなくてはならないとい
う不便さがあった。
ータにおいては、補間回路へ供給されるアナログ信号が
ＥＶＥＮ，ＯＤＤという分け方であるので、下位コンパ
レータ（Ｃ11〜Ｃm1）の出力に現れる「１」，「０」の
並び方がＥＶＥＮ側の非反転出力が高いか、ＯＤＤ側が
高いかによって、結果が逆転してしまうので、エンコー
ダでこれを検出し、エンコードしなくてはならないとい
う不便さがあった。
【００１６】そこで、この第２実施例では、補間回路に
供給するアナログ信号をＥＶＥＮ，ＯＤＤという分け方
ではなく、差動増幅器の非反転出力が高いか低いかとい
う分け方で、供給出来るスイッチ回路を設けることによ
り、下位エンコーダを簡略化するというものである。第２実施例の構成 図８にこの第２実施例のＡ／Ｄコンバータの回路構成を
示す。
供給するアナログ信号をＥＶＥＮ，ＯＤＤという分け方
ではなく、差動増幅器の非反転出力が高いか低いかとい
う分け方で、供給出来るスイッチ回路を設けることによ
り、下位エンコーダを簡略化するというものである。第２実施例の構成 図８にこの第２実施例のＡ／Ｄコンバータの回路構成を
示す。
【００１７】図に於いて、３１は基準抵抗列群、３２は
３１の基準抵抗列によって与えられる基準電圧と入力ア
ナログ信号Ｖinとの差を増幅する差動増幅器群（ＡＭＰ
0〜ＡＭＰn-1）、３３はその出力を保持するサンプルホ
ールド回路群、３４はサンプルホールドされた信号を比
較する上位コンパレータ群（Ｃ0〜Ｃn-1）、３５はコン
パレータ（Ｃ0〜Ｃn-1）の出力から入力信号Ｖinがどの
基準電圧の間にあるかを判定する入力レベル検出回路、
３６は上位ビットの符号化を行なう上位エンコーダ、３
７はスイッチ回路群であり、３８の補間回路に供給する
アナログ信号の大小関係が逆転しないようにスイッチン
グを行なうようになっている。３９は下位コンパレータ
群、４０は下位エンコーダ、４１は上位エンコーダ出力
と下位エンコーダ出力を合成する加算回路である。
３１の基準抵抗列によって与えられる基準電圧と入力ア
ナログ信号Ｖinとの差を増幅する差動増幅器群（ＡＭＰ
0〜ＡＭＰn-1）、３３はその出力を保持するサンプルホ
ールド回路群、３４はサンプルホールドされた信号を比
較する上位コンパレータ群（Ｃ0〜Ｃn-1）、３５はコン
パレータ（Ｃ0〜Ｃn-1）の出力から入力信号Ｖinがどの
基準電圧の間にあるかを判定する入力レベル検出回路、
３６は上位ビットの符号化を行なう上位エンコーダ、３
７はスイッチ回路群であり、３８の補間回路に供給する
アナログ信号の大小関係が逆転しないようにスイッチン
グを行なうようになっている。３９は下位コンパレータ
群、４０は下位エンコーダ、４１は上位エンコーダ出力
と下位エンコーダ出力を合成する加算回路である。
【００１８】例えば、入力信号レベルがＶr1とＶr2の間
のＶxであったとすると、Ｃ2〜Ｃn- 1のコンパレータは
「１」になり、Ｃ0とＣ1は「０」となる。すると、入力
レベル検出回路３５においては、ａｎｄ2の出力だけが
「１」になり、その他は「０」となる。ａｎｄ2が
「１」になるとＳＷ1とＳＷ2がＯＮになり、ＥＶＥ
Ｎp，ＥＶＥＮnアナログ信号には、それぞれＶp2，Ｖn2
が現われ、ＯＤＤp ，ＯＤＤnにはＶp1，Ｖn1が現われ
る。
のＶxであったとすると、Ｃ2〜Ｃn- 1のコンパレータは
「１」になり、Ｃ0とＣ1は「０」となる。すると、入力
レベル検出回路３５においては、ａｎｄ2の出力だけが
「１」になり、その他は「０」となる。ａｎｄ2が
「１」になるとＳＷ1とＳＷ2がＯＮになり、ＥＶＥ
Ｎp，ＥＶＥＮnアナログ信号には、それぞれＶp2，Ｖn2
が現われ、ＯＤＤp ，ＯＤＤnにはＶp1，Ｖn1が現われ
る。
【００１９】ここで、スイッチＳＷＨは、入力レベル検
出回路３５の奇数番出力（ａｎｄ1，ａｎｄ3，…）の論
理和が「１」の時にＥＶＥＮ側入力を選択し、「０」の
時にＯＤＤ側入力を選択するスイッチである。また、ス
イッチＳＷＬは逆に、その奇数番出力の論理和が「１」
の時にＯＤＤ側入力を選択し、「０」の時にＥＶＥＮ側
入力を選択するスイッチである。
出回路３５の奇数番出力（ａｎｄ1，ａｎｄ3，…）の論
理和が「１」の時にＥＶＥＮ側入力を選択し、「０」の
時にＯＤＤ側入力を選択するスイッチである。また、ス
イッチＳＷＬは逆に、その奇数番出力の論理和が「１」
の時にＯＤＤ側入力を選択し、「０」の時にＥＶＥＮ側
入力を選択するスイッチである。
【００２０】今、入力信号レベルがＶxの時には、ａｎ
ｄ2が「１」になっているので、ＳＷＨはＯＤＤアナロ
グ信号を選択して、ＨＩアナログ信号として出力する。
また、ＳＷＬはＥＶＥＮアナログ信号とを選択し、ＬＯ
Ｗアナログ信号として出力する。この時、 ＨＩp＝Ｖp1， ＨＩn ＝Ｖn1， ＬＯＷp ＝Ｖp2， ＬＯＷn ＝Ｖn2 になっており、ＨＩp ＞ＬＯＷp ，ＨＩn ＜ＬＯＷn の
関係になる。
ｄ2が「１」になっているので、ＳＷＨはＯＤＤアナロ
グ信号を選択して、ＨＩアナログ信号として出力する。
また、ＳＷＬはＥＶＥＮアナログ信号とを選択し、ＬＯ
Ｗアナログ信号として出力する。この時、 ＨＩp＝Ｖp1， ＨＩn ＝Ｖn1， ＬＯＷp ＝Ｖp2， ＬＯＷn ＝Ｖn2 になっており、ＨＩp ＞ＬＯＷp ，ＨＩn ＜ＬＯＷn の
関係になる。
【００２１】また、入力信号がＶr2とＶr3の間のＶy に
あった場合には、同様にａｎｄ3の出力が「１」にな
り、ＳＷ2，ＳＷ3がＯＮされ、 ＥＶＥＮp ＝Ｖp2， ＥＶＥＮn ＝Ｖn2， ＯＤＤp ＝Ｖp3， ＯＤＤn ＝Ｖn3 となる。この時、ＳＷＨ，ＳＷＬは入力信号がＶx の時
とは異なり、ＳＷＨはＥＶＥＮ側を導通し、ＳＷＬはＯ
ＤＤ側を導通させる。
あった場合には、同様にａｎｄ3の出力が「１」にな
り、ＳＷ2，ＳＷ3がＯＮされ、 ＥＶＥＮp ＝Ｖp2， ＥＶＥＮn ＝Ｖn2， ＯＤＤp ＝Ｖp3， ＯＤＤn ＝Ｖn3 となる。この時、ＳＷＨ，ＳＷＬは入力信号がＶx の時
とは異なり、ＳＷＨはＥＶＥＮ側を導通し、ＳＷＬはＯ
ＤＤ側を導通させる。
【００２２】このように、ＳＷＨとＳＷＬ及び入力レベ
ル検出回路３５の奇数番出力の論理和をとる回路を付加
することによって、アナログ信号ＨＩp ，ＨＩn ，ＬＯ
Ｗp，ＬＯＷn の大小関係は、 ＨＩp ＞ＨＩn ， ＬＯＷp ＜ＬＯＷn ， ＨＩp ＞ＬＯＷp ， ＨＩn ＜ＬＯＷn となり、下位コンパレータ群に現われる「０」，「１」
の並び方は、常に同一方向になる。従ってエンコーダ部
分を従来より簡略化することが出来る。しかも、従来と
比較して４つのスイッチとｎ／２入力の論理和回路を増
やすだけで実現が可能である。第２実施例の変形 図９に第２実施例の変形例を示す。前述の第２実施例と
同一ブロックやアナログ信号には、同じ番号や記号を付
してある。本実施例に於いては、サンプルホールドされ
た各差動出力をＨＩアナログ信号ラインに供給するため
のスイッチと、ＬＯＷアナログ信号ラインに供給するス
イッチを別々に用意して、入力レベルをはさむ、２つの
差動増幅器出力を入力レベル検出回路出力によって、Ｈ
Ｉ，ＬＯＷそれぞれのアナログ信号ラインに供給してい
る。
ル検出回路３５の奇数番出力の論理和をとる回路を付加
することによって、アナログ信号ＨＩp ，ＨＩn ，ＬＯ
Ｗp，ＬＯＷn の大小関係は、 ＨＩp ＞ＨＩn ， ＬＯＷp ＜ＬＯＷn ， ＨＩp ＞ＬＯＷp ， ＨＩn ＜ＬＯＷn となり、下位コンパレータ群に現われる「０」，「１」
の並び方は、常に同一方向になる。従ってエンコーダ部
分を従来より簡略化することが出来る。しかも、従来と
比較して４つのスイッチとｎ／２入力の論理和回路を増
やすだけで実現が可能である。第２実施例の変形 図９に第２実施例の変形例を示す。前述の第２実施例と
同一ブロックやアナログ信号には、同じ番号や記号を付
してある。本実施例に於いては、サンプルホールドされ
た各差動出力をＨＩアナログ信号ラインに供給するため
のスイッチと、ＬＯＷアナログ信号ラインに供給するス
イッチを別々に用意して、入力レベルをはさむ、２つの
差動増幅器出力を入力レベル検出回路出力によって、Ｈ
Ｉ，ＬＯＷそれぞれのアナログ信号ラインに供給してい
る。
【００２３】この変形例では、前述の第２実施例に比
べ、ＨＩアナログ信号用、ＬＯＷアナログ信号用スイッ
チを別々に用意するのでスイッチの数は増えてしまう
が、ＯＲ回路がないので、構成が単純であり、同一パタ
ーンの繰り返しなのでレイアウトが簡単になるというメ
リットがある。かくして、第２実施例およびその変形例
では、アナログ入力電圧をディジタル出力信号に変換す
るＡ／Ｄコンバータにおいて、基準電圧発生回路と、入
力電圧と基準電圧の差を増幅する２出力の差動増幅器
と、差動増幅器出力を保持するためのサンプルホールド
回路と、サンプルホールド出力を比較する上位コンパレ
ータ群と、入力電圧のレベルを検出するための入力レベ
ル検出回路と、上位コンパレータの出力をディジタルコ
ードに変換する上位エンコーダと、入力レベルを間に挟
む基準電圧を補間するための補間回路と、補間回路に与
えるアナログ信号を切り換えるためのスイッチ回路と、
補間回路の出力を比較する下位コンパレータ群と、下位
コンパレータ群の出力をディジタルコードに変換する下
位エンコーダを含む補間型直並列変換方式を採用したも
のであって、補間回路に供給するアナログ信号を大小関
係を一定の関係に保つようにしたので、補間回路に入力
されるアナログ信号の大小関係が常に一定の関係になる
ようにスイッチングされるので、下位コンパレータ群に
現われる「０」，「１」の信号の並び方が一定方向であ
り、下位エンコーダの構成を簡略化することが出来る。
べ、ＨＩアナログ信号用、ＬＯＷアナログ信号用スイッ
チを別々に用意するのでスイッチの数は増えてしまう
が、ＯＲ回路がないので、構成が単純であり、同一パタ
ーンの繰り返しなのでレイアウトが簡単になるというメ
リットがある。かくして、第２実施例およびその変形例
では、アナログ入力電圧をディジタル出力信号に変換す
るＡ／Ｄコンバータにおいて、基準電圧発生回路と、入
力電圧と基準電圧の差を増幅する２出力の差動増幅器
と、差動増幅器出力を保持するためのサンプルホールド
回路と、サンプルホールド出力を比較する上位コンパレ
ータ群と、入力電圧のレベルを検出するための入力レベ
ル検出回路と、上位コンパレータの出力をディジタルコ
ードに変換する上位エンコーダと、入力レベルを間に挟
む基準電圧を補間するための補間回路と、補間回路に与
えるアナログ信号を切り換えるためのスイッチ回路と、
補間回路の出力を比較する下位コンパレータ群と、下位
コンパレータ群の出力をディジタルコードに変換する下
位エンコーダを含む補間型直並列変換方式を採用したも
のであって、補間回路に供給するアナログ信号を大小関
係を一定の関係に保つようにしたので、補間回路に入力
されるアナログ信号の大小関係が常に一定の関係になる
ようにスイッチングされるので、下位コンパレータ群に
現われる「０」，「１」の信号の並び方が一定方向であ
り、下位エンコーダの構成を簡略化することが出来る。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
２段目の差動増幅段の差動出力電流をシングルエンドの
電流出力に変換するカレントミラー回路の構成をトラン
ジスタを３個用いる電流増幅を利用した基本カレント回
路にすることで、カレントミラー回路で発生するフリッ
カ雑音を減らすことが出来る。
２段目の差動増幅段の差動出力電流をシングルエンドの
電流出力に変換するカレントミラー回路の構成をトラン
ジスタを３個用いる電流増幅を利用した基本カレント回
路にすることで、カレントミラー回路で発生するフリッ
カ雑音を減らすことが出来る。
【図１】 本発明の第１実施例の電流制御増幅器を示す
回路図である。
回路図である。
【図２】 従来の電流制御増幅器の回路図である。
【図３】 従来例で使われているウィルソンのカレント
ミラー回路の回路図である。
ミラー回路の回路図である。
【図４】 第１実施例の増幅器の中で使用されているカ
レントミラーの回路図である。
レントミラーの回路図である。
【図５】 従来の補間型変換方式を採用した直並列型Ａ
／Ｄコンバータの構成図である。
／Ｄコンバータの構成図である。
【図６】 図５の補間回路の動作を説明するための差動
増幅器出力波形の図である。
増幅器出力波形の図である。
【図７】 図５の補間回路の動作説明のための補間抵抗
列と下位コンパレータの図である。
列と下位コンパレータの図である。
【図８】 本発明の第２実施例のＡ／Ｄコンバータを示
す回路図である。
す回路図である。
【図９】 第２実施例の変形例の構成を示す図である。
ａ…初段差動増幅段、ｂ…２段目差動増幅段、ｃ…差動
電流出力をシングルエンドの電流出力に変換するカレン
トミラー回路、ｄ…利得制御回路、ｅ…バイアス回路、
３１…基準抵抗列、３２…２出力の差動増幅器、３３…
サンプルホールド回路、３４…上位コンパレータ群、３
５…入力レベル検出回路、３６…上位エンコーダ、３７
…スイッチング回路、３８…補間回路、３９…下位コン
パレータ群、４０…下位エンコーダ、４１…加算回路
電流出力をシングルエンドの電流出力に変換するカレン
トミラー回路、ｄ…利得制御回路、ｅ…バイアス回路、
３１…基準抵抗列、３２…２出力の差動増幅器、３３…
サンプルホールド回路、３４…上位コンパレータ群、３
５…入力レベル検出回路、３６…上位エンコーダ、３７
…スイッチング回路、３８…補間回路、３９…下位コン
パレータ群、４０…下位エンコーダ、４１…加算回路
Claims (1)
- 【請求項１】 ２つの段の差動増幅段と３組のカレント
ミラー回路とを備えた電流増幅器であって、 前記２段の差動増幅段の初段増幅段と２段目増幅段との
動作電流を互いに逆方向に増減させることによって利得
を制御するとともに、 前記３組のカレントミラー回路の各々を夫々３個のトラ
ンジスタを用いて電流増幅を行なうようにすると共に、
２段目の差動増幅段の差動出力を前記３組のカレントミ
ラー回路によってシングルエンドの電流出力に変換する
構成としたことを特徴とする電流制御増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22955992A JPH0677752A (ja) | 1992-08-28 | 1992-08-28 | 電流制御増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22955992A JPH0677752A (ja) | 1992-08-28 | 1992-08-28 | 電流制御増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677752A true JPH0677752A (ja) | 1994-03-18 |
Family
ID=16894071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22955992A Pending JPH0677752A (ja) | 1992-08-28 | 1992-08-28 | 電流制御増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677752A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592124A (en) * | 1995-06-26 | 1997-01-07 | Burr-Brown Corporation | Integrated photodiode/transimpedance amplifier |
-
1992
- 1992-08-28 JP JP22955992A patent/JPH0677752A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592124A (en) * | 1995-06-26 | 1997-01-07 | Burr-Brown Corporation | Integrated photodiode/transimpedance amplifier |
| US5767538A (en) * | 1995-06-26 | 1998-06-16 | Burr-Brown Corporation | Integrated photodiode/transimpedance amplifier |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011005 |