JPH0671045B2 - Method of dividing semiconductor chip - Google Patents
Method of dividing semiconductor chipInfo
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- JPH0671045B2 JPH0671045B2 JP20415587A JP20415587A JPH0671045B2 JP H0671045 B2 JPH0671045 B2 JP H0671045B2 JP 20415587 A JP20415587 A JP 20415587A JP 20415587 A JP20415587 A JP 20415587A JP H0671045 B2 JPH0671045 B2 JP H0671045B2
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Description
【発明の詳細な説明】 〔概要〕 半導体チップ内に裏面から表面へ貫通するVIAホールを
設けて表面に形成された接地すべき電極の裏面と貫通孔
の内面とチップ裏面をすべて同時にメッキすることによ
り表面に形成された電極の一部を低インダクタンスで接
地すると同時にチップの補強及び熱抵抗の低減化を計
る、いわゆるバイアホールプレーテッドヒートシンク技
術の実用化に有用な半導体チップの分割方法に関し、 VIAホールの部分で電気的導通がとれない不良品を生成
させることなく半導体チップを分割できるようにするこ
とを目的とし、 チップの表面から裏面へ貫通する孔を、分割されるチッ
プ当たり少なくともも一つ有し、チップ表面に接地電極
をもち、表面の接地電極と貫通孔とチップ裏面とをメッ
キにより電気的に接続する半導体チップをエッチングに
よって分割するに際し、 （イ） ウェーハ表面に分割ライン溝を形成し、 （ロ） 前記溝を被覆するようウェーハ表面に絶縁被膜
を形成し、 （ハ） 前記絶縁被膜を少なくとも一つの貫通接地電極
上に窓あけを行い、 （ニ） 導電性被膜を介して各チップの窓が電気的に接
続されるように支持板上に適用し、 （ホ） ウェーハ裏面から接地電極へ貫通するVIAホー
ル及び前記絶縁被膜に到達する分割ラインの溝を形成
し、 （ヘ） 分割ラインの絶縁被膜を導電性被膜が露出しな
いように除去し、 （ト） ウェーハ裏面にメッキ下地金属を被着し、 （チ） メッキ下地金属上に導電性金属メッキを被し、
そして （リ） 分割ライン溝部を除去して半導体チップ分割す
るように構成する。DETAILED DESCRIPTION [Overview] A VIA hole penetrating from the back surface to the front surface is provided in a semiconductor chip, and the back surface of an electrode to be grounded formed on the front surface, the inner surface of the through hole, and the back surface of the chip are all plated at the same time. A method of dividing a semiconductor chip useful for the practical application of so-called via-hole plated heat sink technology, in which a part of the electrode formed on the surface is grounded with a low inductance and at the same time the chip is reinforced and the thermal resistance is reduced. For the purpose of dividing a semiconductor chip without generating defective products that do not have electrical continuity at the hole part, at least one hole penetrating from the front surface to the back surface of the chip per divided chip A semiconductor which has a ground electrode on the front surface of the chip and electrically connects the ground electrode on the front surface, the through hole, and the back surface of the chip by plating. When the chip is divided by etching, (a) a dividing line groove is formed on the wafer surface, (b) an insulating film is formed on the wafer surface so as to cover the groove, and (c) at least one penetrating through the insulating film. A window is made on the ground electrode, and (d) it is applied on the support plate so that the windows of each chip are electrically connected through the conductive film, and (e) VIA that penetrates from the wafer backside to the ground electrode. Form a hole and a groove on the dividing line that reaches the insulating coating, (f) remove the insulating coating on the dividing line so that the conductive coating is not exposed, and (g) deposit a plating base metal on the backside of the wafer, (H) Cover the plating base metal with a conductive metal plating,
Then, (i) the dividing line groove portion is removed to divide the semiconductor chip.
本発明は半導体チップの分割方法に係り、更に詳しくは
半導体チップ内に裏面から表面へ貫通するVIAホール
（貫通孔）を設けて、表面に形成された接地すべき電極
の裏面と貫通孔の内面とチップ裏面をすべて同時にメッ
キすることにより表面に形成された電極の一部を低イン
ダクタンスで接地すると同時にチップの補強及び熱抵抗
の低減化を計る、いわゆるバイアホールプレーテッドヒ
ートシンク（VIA−HOLE−PHS）技術の実用化に有用な半
導体チップの分割方法に関する。The present invention relates to a method of dividing a semiconductor chip, more specifically, a VIA hole (through hole) penetrating from the back surface to the front surface is provided in the semiconductor chip, and the back surface of an electrode to be grounded formed on the front surface and the inner surface of the through hole. And the back surface of the chip are all plated at the same time to ground part of the electrode formed on the surface with low inductance, and at the same time strengthen the chip and reduce the thermal resistance, the so-called via hole plated heat sink (VIA-HOLE-PHS). ) A method of dividing a semiconductor chip useful for practical application of the technology.
従来の半導体チップの分割方法についてガリウムーヒ素
（GaAs）の電界効果トランジスタ（FET）を例にとって
第１−ａ図〜第１−ｆ図を参照して説明する。A conventional method of dividing a semiconductor chip will be described with reference to FIGS. 1-a to 1-f, taking a gallium-arsenic (GaAs) field effect transistor (FET) as an example.
先ず、第１−ａ図に示すように、半絶縁性GaAs基板１上
のFET動作領域にSiイオンを、例えば120KeV、３×1012c
m-2注入し、そしてソース領域及びドレイン領域に60KeV
及び180KeVそれぞれ２×1013cm-2を重ねて注入して活性
化し、更にゲート材料として、WSi、ソース及びドレイ
ン材料としてAuGe−Ni−Auをそれぞれ用いて常法に従っ
てゲート電極２、ソース電極（接地電極）３及びドレイ
ン電極４を形成する。なお、必要に応じて電極間、電極
同士の接続を行い、またVIAホール（貫通孔）により接
地する電極を形成する。First, as shown in FIG. 1-a, Si ions, for example, 120 KeV, 3 × 10 12 c in the FET operating region on the semi-insulating GaAs substrate 1.
m -2 implant and 60 KeV in source and drain regions
, 180 KeV and 2 × 10 13 cm -2 respectively are overlapped and activated for activation, and WSi is used as the gate material and AuGe-Ni-Au is used as the source and drain materials, respectively, and the gate electrode 2 and the source electrode ( A ground electrode) 3 and a drain electrode 4 are formed. If necessary, the electrodes are connected to each other and the electrodes are connected to each other, and the VIA hole (through hole) is used to form an electrode to be grounded.
次に第１−ｂ図に示すように、上記のようにして得られ
たウェーハをワックス５を用いてガラス板６（例えばパ
イレックスガラス）に貼り付け、例えば約50μｍ程度の
所定の厚さまでGaAs基板をエッチングして薄くする。そ
の後、第１−ｃ図に示すように、両面位置合せ技術を用
いて表面に形成した接地電極３に合せてフォトレジスト
７によりVIAホール（貫通孔）８及びチップ分割ライン
９をパターニングし、エッチングして、通常50μｍ×50
μｍ程度のサイズのVIAホール８と、幅80μｍ程度の分
割ライン９を設ける。Next, as shown in FIG. 1-b, the wafer obtained as described above is attached to a glass plate 6 (for example, Pyrex glass) using a wax 5, and a GaAs substrate is formed to a predetermined thickness of, for example, about 50 μm. To thin it. After that, as shown in FIG. 1-c, the VIA hole (through hole) 8 and the chip dividing line 9 are patterned by the photoresist 7 in accordance with the ground electrode 3 formed on the surface by using the double-sided alignment technique, and the etching is performed. And usually 50 μm x 50
A VIA hole 8 having a size of about μm and a dividing line 9 having a width of about 80 μm are provided.
VIAホール８と分割ライン９をパターニングし、エッチ
ングした後、第１−ｄ図に示すように、裏面メッキの下
地金属としてTi−Au（又はニクロム−Au）層10を蒸着す
る。この際、分割操作を容易にするために、分割ライン
９上にメッキが付着しないようにする必要があり、従っ
て一般にはTi−Au層10を蒸着させた後、分割ライン９上
に分離パターン13を有するフォトマスク12を用いてポジ
タイプレジスト11でメッキのマスキングパターン14を形
成する（第１−ｅ図参照）。なお、ポジタイプレジスト
を用いてパターンを作成するのはワックス５が溶け出さ
ない低温操作が可能であるためである。After patterning and etching the VIA hole 8 and the dividing line 9, as shown in FIG. 1-d, a Ti-Au (or nichrome-Au) layer 10 is vapor-deposited as a base metal for backside plating. At this time, in order to facilitate the dividing operation, it is necessary to prevent plating from adhering to the dividing line 9. Therefore, in general, after the Ti—Au layer 10 is deposited, the separating pattern 13 is formed on the dividing line 9. A masking pattern 14 for plating is formed with a positive type resist 11 using a photomask 12 having the above (see FIG. 1-e). The reason why the pattern is formed using a positive type resist is that a low temperature operation in which the wax 5 does not melt is possible.
しかしながら、実際には、第１−ｅ図に示すように、VI
Aホール内にレジスト15が部分的露光不足のため現像残
りが生じ、一部残留する場合がある。この状態で次に常
法に従って、通常約20μｍ厚の金メッキ16を施し、レジ
スト14及び15をエッチングして剥離させると、第１−ｆ
図に示すように半導体チップは部分18で分離又は分割さ
れる。しかしながら、第１−ｅ図に示したようにVIAホ
ール部にレジスト15が残留していた場合にはVIAホール
部で金メッキ17が他の金メッキ部16と隔離させるために
この部分で電気的導通がとれないものが生じるという問
題があった。However, in reality, as shown in FIG.
The resist 15 may partially remain in the hole A due to insufficient underexposure, and may partially remain. In this state, gold plating 16 having a thickness of about 20 μm is then applied according to a conventional method, and the resists 14 and 15 are etched and peeled off.
As shown, the semiconductor chip is separated or divided at the portion 18. However, as shown in FIG. 1-e, when the resist 15 remains in the VIA hole portion, the gold plating 17 in the VIA hole portion is separated from the other gold plated portion 16 so that electrical conduction is made in this portion. There was a problem that some things could not be taken.
半導体チップの分割に際して基板厚が20〜30μｍ程度の
場合には従来技術でも電気的に導通がとれないという問
題も特になく、良品が得られるが、前記したGaAs FETの
他に、最近FET以外の回路素子も、GaAs基板上に形成し
て集積回路とする、所謂モノリシックマイクロ波集積回
路（MMIC）が設計試作されるようになって来ており、こ
れらの場合には多くの場合基板の厚さが100〜200μｍ程
度が必要とされ、前記した様に電気的に導電がとれない
という問題があった。In the case of dividing the semiconductor chip, if the substrate thickness is about 20 to 30 μm, there is no particular problem that electrical conduction cannot be established even with the conventional technology, and a good product can be obtained. The so-called monolithic microwave integrated circuit (MMIC), in which circuit elements are also formed on a GaAs substrate to form an integrated circuit, has been designed and prototyped. In these cases, the thickness of the substrate is often used. However, there is a problem in that electrical conductivity cannot be obtained as described above.
従って、本発明はバイアホールプレーテッドヒートシン
ク技術の実用化に当たって、VIAホールの内面で電気的
導通がとれない不良品を生成させることなく半導体チッ
プを分割する方法を提供することを目的とする。Therefore, it is an object of the present invention to provide a method of dividing a semiconductor chip in practical use of a via-hole plated heat sink technique without generating a defective product in which electrical conduction cannot be obtained on the inner surface of a VIA hole.
本発明に従えば、前記問題点は、チップの表面から裏面
へ貫通する孔を、分割されるチップ当たり少なくとも１
つ有し、チップ表面に接地電極をもち、表面の接地電極
と貫通孔とチップ裏面とをメッキにより電気的に接続す
る半導体チップをエッチングによって分割するに際し、 （イ） ウェーハ表面に分割ライン溝を形成し、 （ロ） 前記溝を被覆するようウェーハ表面に絶縁被膜
を形成し、 （ハ） 前記絶縁被膜を少なくとも一つの貫通接地電極
上に窓あけを行い、 （ニ） 導電性被膜を介して各チップの窓が電気的に接
続されるように支持板上に適用し、 （ホ） ウェーハ裏面から接地電極へ貫通するVIAホー
ル及び前記絶縁被膜に到達する分割ラインの溝を形成
し、 （ヘ） 分割ラインの絶縁被膜を導電性被膜が露出しな
いように除去し、 （ト） ウェーハ裏面にメッキ下地金属を被着し、 （チ） メッキ下地金属上に導電性金属メッキを被し、
そして （リ） 分割ライン溝部を除去して半導体チップ分割す
ることを特徴とする半導体チップ分割方法によって解決
される。According to the present invention, the above-mentioned problem is that at least one hole is formed for each divided chip through a hole penetrating from the front surface to the back surface of the chip.
A semiconductor chip that has a ground electrode on the front surface of the chip and electrically connects the ground electrode on the front surface, the through-hole, and the back surface of the chip by plating, when dividing by (a) dividing line grooves on the wafer surface. And (b) forming an insulating coating on the wafer surface so as to cover the groove, and (c) opening the insulating coating on at least one through-ground electrode, and (d) through a conductive coating. It is applied on a supporting plate so that the windows of each chip are electrically connected, and (e) a VIA hole penetrating from the backside of the wafer to the ground electrode and a groove of a dividing line reaching the insulating film are formed. ) Remove the insulating film on the dividing line so that the conductive film is not exposed, (G) Deposit the plating base metal on the back surface of the wafer, (H) Apply the conductive metal plating on the plating base metal,
(I) The semiconductor chip dividing method is characterized in that the dividing line groove portion is removed to divide the semiconductor chip.
本発明に従えば、第１−ａ図〜第１−ｆ図を参照して説
明した従来の典型的な半導体チップの分割方法のよう
に、接地すべき電極の裏面と貫通孔の内面とチップ裏面
をすべて同時に金属（例えば金）メッキするに際し、分
割ライン内にフォトレジストを施してマスクして選択メ
ッキした場合のように、VIAホール内にフォトレジスト
が残留するおそれが全くないので、貫通孔内面にメッキ
欠陥が生じて電気的導通がとれない状態をひき起こすこ
とがない。According to the present invention, like the conventional typical semiconductor chip dividing method described with reference to FIGS. 1-a to 1-f, the back surface of the electrode to be grounded, the inner surface of the through hole, and the chip. When metal (for example, gold) is plated on the entire back surface at the same time, there is no possibility that the photoresist will remain in the VIA hole as in the case of selective plating by masking with photoresist in the dividing line. There is no possibility of causing a plating defect on the inner surface to cause a loss of electrical continuity.
以下に第２−ａ図〜第２−ｆ図を参照して本発明に従っ
たGaAs FETの分割方法の実施例を説明する。An embodiment of the GaAs FET dividing method according to the present invention will be described below with reference to FIGS. 2-a to 2-f.
先ず、前記した従来技術の場合と同様に、第２−ａ図に
示すように半絶縁性GaAs基板21上に、WSiから成るゲー
ト電極22並びにAuGe−Ni−Alから成るソース電極（接地
電極）23及びドレイン電極24を形成し、更に表面に分割
ライン29のパターニング（50μｍ幅）を行い、最終基板
厚の約１／３だけエッチングする。First, as in the case of the prior art described above, as shown in FIG. 2-a, a gate electrode 22 made of WSi and a source electrode (ground electrode) made of AuGe-Ni-Al are formed on a semi-insulating GaAs substrate 21. 23 and a drain electrode 24 are formed, and a dividing line 29 is patterned (50 μm width) on the surface, and etching is performed by about 1/3 of the final substrate thickness.
次に、第２−ｂ図に示すように、ウェーハ表面にフォト
レジスト27を厚く塗布し（例えば10μｍ）、分割される
チップ当たり少なくとも一つ以上のVIAホール上の上部
電極23の上に窓開け23′を行う。Next, as shown in FIG. 2-b, a thick photoresist (eg, 10 μm) is applied on the wafer surface, and a window is opened on the upper electrode 23 on at least one VIA hole per divided chip. Do 23 '.
このように窓あけした後、第２−ｃ図に示すように、例
えばAu層30を約0.2μｍ厚に蒸着せしめ、例えばワック
ス25でガラス板26に貼り付けて所定の基板厚（例えば10
0〜200μｍ）とする。After opening the window in this manner, as shown in FIG. 2-c, for example, an Au layer 30 is vapor-deposited to a thickness of about 0.2 μm, and is adhered to the glass plate 26 with wax 25, for example, to have a predetermined substrate thickness (for example, 10 μm).
0 to 200 μm).
上記のようにして得たウェーハは、第２−ｄ図に示すよ
うに、従来工程と同様にしてGaAs基板21に接地電極23に
合わせてVIAホール（サイズ50×50μｍ）及びチップ分
割ライン29（幅50μｍ）を常法に従ってパターニング
し、エッチンングして設ける。更に、第２−ｅ図に示す
ように、例えば酸素プラズマアッシングにより分割ライ
ン29の中に埋め込まれたフォトレジスト27を約１／３残
して第２−ｅ図に示すような形状にエッチングし、続い
て第２−ｆ図に示すように、常法に従って、裏面メッキ
下地金属TiAu層（又はニクロム−Au層）30を0.2〜0.3μ
ｍ厚に蒸着させ、更にAu層36を約10μｍ厚にメッキす
る。このときメッキにかかわる電流はウェーハ表面に設
けられた金属層31によってすべてのチップ裏面へ供給さ
れている。また、すべてのチップの裏面は分割ライン部
で不連続となっており、表面より形成した溝に残存する
レジスト27により、供電されないため分割ライン上には
メッキは被着しない。As shown in FIG. 2-d, the wafer obtained as described above is aligned with the ground electrode 23 on the GaAs substrate 21 in the same manner as in the conventional process, and the VIA hole (size 50 × 50 μm) and the chip dividing line 29 ( A width of 50 μm) is formed by patterning and etching according to a conventional method. Further, as shown in FIG. 2-e, the photoresist 27 embedded in the dividing line 29 by, for example, oxygen plasma ashing is etched into a shape as shown in FIG. Then, as shown in FIG. 2-f, the back plating underlying metal TiAu layer (or nichrome-Au layer) 30 is coated with 0.2 to 0.3 μm according to a conventional method.
Then, the Au layer 36 is plated to a thickness of about 10 μm. At this time, the current related to plating is supplied to the back surfaces of all the chips by the metal layer 31 provided on the front surface of the wafer. Further, the back surfaces of all the chips are discontinuous at the division line portion, and the resist 27 remaining in the groove formed from the front surface does not supply power, so that plating is not deposited on the division lines.
このようにして得られた半導体チップは分割ライン29上
のTi−Au層30、フォトレジスト27、メッキ金属31及びワ
ックス25をエッチング除去することによりチップを分割
することができ、前記した従来技術のように分割された
チップ内で電気的に導通がとれないという問題は全く起
こらない。The semiconductor chip thus obtained can be divided into chips by etching away the Ti-Au layer 30, the photoresist 27, the plating metal 31 and the wax 25 on the dividing line 29. There is no problem that electrical continuity cannot be established in the divided chips.
なお、上記実施例の別法として、第２−ｂ図の窓あけは
フォトレジストの代わりにポリイミドを用いることによ
っても行うことができ、また第２−ｃ図の金層を蒸着さ
せる代わりに、銀粉等を分散した、いわゆる導電性ワッ
クスを用いることもできる。As an alternative to the above example, the windowing of Figure 2-b can also be done by using polyimide instead of photoresist, and instead of depositing the gold layer of Figure 2-c, A so-called conductive wax in which silver powder or the like is dispersed can also be used.
以上説明したように、本発明に従えば比較的厚い基板に
対して、エッチングにより分離した各チップの裏面に選
択的にメッキすることができる。As described above, according to the present invention, a relatively thick substrate can be selectively plated on the back surface of each chip separated by etching.
第１−ａ図〜第１−ｆ図は従来技術によって半導体チッ
プを分割する方法の各工程を示す説明図であり、 第２−ａ図〜第２−ｆ図は本発明に従って半導体チップ
を分割する方法の各工程を示す説明図である。 １、21……GaAs基板、２、22……ゲート電極、３、23…
…ソース電極、４、24……ドレイン電極、６、26……ガ
ラス板、７、27……フォトレジスト、８、28……VIAホ
ール、９、29……チップ分割ライン、10、30……Ti−Au
層、16、17、31、36……金メッキ。1-a to 1-f are explanatory views showing respective steps of a method of dividing a semiconductor chip according to the prior art, and FIGS. 2-a to 2-f show division of the semiconductor chip according to the present invention. It is explanatory drawing which shows each process of the method. 1, 21 ... GaAs substrate, 2, 22 ... Gate electrode, 3, 23 ...
… Source electrode, 4,24 …… Drain electrode, 6,26 …… Glass plate, 7,27 …… Photoresist, 8,28 …… VIA hole, 9,29 …… Chip division line, 10,30 …… Ti-Au
Layers, 16, 17, 31, 36 ... Gold plated.
Claims (1)
割されるチップ当たり少なくとも一つ有し、チップ表面
に接地電極をもち、表面の接地電極と貫通孔とチップ裏
面とをメッキにより電気的に接続する半導体チップをエ
ッチングによって分割するに際し、 （イ） ウェーハ表面に分割ライン溝を形成し、 （ロ） 前記溝を被覆するようウェーハ表面に絶縁被膜
を形成し、 （ハ） 前記絶縁被膜の少なくとも一つの貫通接地電極
上に窓あけを行い、 （ニ） 導電性被膜を介して各チップの窓が電気的に接
続されるように支持板上に適用し、 （ホ）ウェーハ裏面から接地電極へ貫通するVIAホール
及び前記絶縁被膜に到達する分割ラインの溝を形成し、 （ヘ） 分割ラインの絶縁被膜を導電性被膜が露出しな
いように除去し、 （ト） ウェーハ裏面にメッキ下地金属を被着し、 （チ） メッキ下地金属上に導電性金属メッキを被し、
そして （リ） 分割ライン溝部を除去して半導体チップ分割す
ることを特徴とする半導体チップの分割方法。1. A chip having at least one hole penetrating from the front surface to the back surface of the chip, having a ground electrode on the chip surface, and electrically plating the ground electrode on the surface, the through hole, and the back surface of the chip by plating. (B) forming a dividing line groove on the wafer surface, (b) forming an insulating film on the wafer surface so as to cover the groove, and (c) the insulating film A window is opened on at least one through-ground electrode of (4), and (d) it is applied on a support plate so that the windows of each chip are electrically connected through a conductive film, and (e) ground is applied from the backside of the wafer. Form a VIA hole that penetrates the electrode and a groove for the dividing line that reaches the insulating film, and (f) remove the insulating film on the dividing line so that the conductive film is not exposed. Apply plating base metal to, (h) Cover the base metal with conductive metal plating,
(I) A method of dividing a semiconductor chip, characterized in that the dividing line groove portion is removed to divide the semiconductor chip.
Priority Applications (1)
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| JP20415587A JPH0671045B2 (en) | 1987-08-19 | 1987-08-19 | Method of dividing semiconductor chip |
Applications Claiming Priority (1)
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6448423A JPS6448423A (en) | 1989-02-22 |
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