JPH0669801A - 逐次比較形アナログデジタル変換器 - Google Patents
逐次比較形アナログデジタル変換器Info
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- JPH0669801A JPH0669801A JP5132081A JP13208193A JPH0669801A JP H0669801 A JPH0669801 A JP H0669801A JP 5132081 A JP5132081 A JP 5132081A JP 13208193 A JP13208193 A JP 13208193A JP H0669801 A JPH0669801 A JP H0669801A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
- H03M1/0604—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
- H03M1/0607—Offset or drift compensation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】 （修正有）
【構成】 DAC基準電圧VREFの変化に基づく比較器のサンフ
゜ル入力ノート゛INでの電荷注入オフセットが、固定の系統的オフセット
に変換される。比較器の差動入力段において、駆動又は
基準入力テ゛ハ゛イスM2は変換過程の開始前のサンフ゜リンク゛期間に
際してターンオフされ、所定のハ゛イアス電流Ioの実質的に全てが
比較器のサンフ゜リンク゛側M1を流れる。この初期状態が与えら
れると、変換を通じての入力電圧の変化ΔVINは、サンフ゜ル
電圧とは無関係にテ゛ハ゛イス配置、ハ゛イアス電流及び利得の固
定関数となり、較正によりシステムから除去できる。比較器
入力段は差動MOSトランシ゛スタの対(M1,M2)を含む。伝送ケ゛ート2
0及びスイッチンク゛用トランシ゛スタ24は制御信号「サンフ゜ル／変換」に
より制御される。 【効果】 電荷注入に起因する不正確さに影響されるこ
とのないサンフ゜リンク゛ADCが提供される。
゜ル入力ノート゛INでの電荷注入オフセットが、固定の系統的オフセット
に変換される。比較器の差動入力段において、駆動又は
基準入力テ゛ハ゛イスM2は変換過程の開始前のサンフ゜リンク゛期間に
際してターンオフされ、所定のハ゛イアス電流Ioの実質的に全てが
比較器のサンフ゜リンク゛側M1を流れる。この初期状態が与えら
れると、変換を通じての入力電圧の変化ΔVINは、サンフ゜ル
電圧とは無関係にテ゛ハ゛イス配置、ハ゛イアス電流及び利得の固
定関数となり、較正によりシステムから除去できる。比較器
入力段は差動MOSトランシ゛スタの対(M1,M2)を含む。伝送ケ゛ート2
0及びスイッチンク゛用トランシ゛スタ24は制御信号「サンフ゜ル／変換」に
より制御される。 【効果】 電荷注入に起因する不正確さに影響されるこ
とのないサンフ゜リンク゛ADCが提供される。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路の逐次比較形
アナログデジタル変換器（ＳＡ−ＡＤＣ）の分野に関
し、より詳しくは、逐次比較形ＡＤＣ回路の入力段の比
較器において電荷注入効果を制御し或いは除去するため
の方法及び装置に関する。
アナログデジタル変換器（ＳＡ−ＡＤＣ）の分野に関
し、より詳しくは、逐次比較形ＡＤＣ回路の入力段の比
較器において電荷注入効果を制御し或いは除去するため
の方法及び装置に関する。
【０００２】
【従来の技術】逐次比較形変換器は、アナログ入力を対
応するデジタルコードに近似させるために、試行錯誤法
によって動作するフィードバックシステムである。この
システムは、いわゆる逐次比較形レジスタ（ＳＡＲ）
と、電圧比較器へと戻る帰還経路内に置かれたＤ／Ａ変
換器とから成る。
応するデジタルコードに近似させるために、試行錯誤法
によって動作するフィードバックシステムである。この
システムは、いわゆる逐次比較形レジスタ（ＳＡＲ）
と、電圧比較器へと戻る帰還経路内に置かれたＤ／Ａ変
換器とから成る。
【０００３】図１を参照すると、一般にＳＡ−ＡＤＣ変
換器は次のように動作する。変換過程の開始に先立っ
て、逐次比較形レジスタの部分を形成する、Ｎビットシ
ーケンサ又はシフトレジスタと、Ｎビット保持レジスタ
とがクリアされる。変換の第１段階において、保持レジ
スタ内のＭＳＢに対する試行ビットとして「１」が挿入
され、残りのビットは「０」のままとされる。結果とし
て得られるＤ／Ａ変換器のアナログ出力ＶREFがＶINに
等しいかそれ以下である場合には、比較器の出力状態は
変化されず、ＭＳＢに関して「１」が保持される。そう
でない場合には、それは「０」によって置き換えられ
る。
換器は次のように動作する。変換過程の開始に先立っ
て、逐次比較形レジスタの部分を形成する、Ｎビットシ
ーケンサ又はシフトレジスタと、Ｎビット保持レジスタ
とがクリアされる。変換の第１段階において、保持レジ
スタ内のＭＳＢに対する試行ビットとして「１」が挿入
され、残りのビットは「０」のままとされる。結果とし
て得られるＤ／Ａ変換器のアナログ出力ＶREFがＶINに
等しいかそれ以下である場合には、比較器の出力状態は
変化されず、ＭＳＢに関して「１」が保持される。そう
でない場合には、それは「０」によって置き換えられ
る。
【０００４】次のサイクルにおいて、第２位のビットに
関して「１」が試される。比較器の出力が状態を変えな
い場合には、この値が保持される。そうでない場合に
は、それは「０」によって置き換えられる。このように
して、Ｎ回の逐次サイクルにおいて全てのビットが計算
されるまで、この近似過程が繰り返される。従来技術の
一般的な説明は、A. Grebeneによる「バイポーラ及びＭ
ＯＳアナログ集積回路の設計」（John Wiley & Sons, I
nc., 1984）の第１５章に記載されている。
関して「１」が試される。比較器の出力が状態を変えな
い場合には、この値が保持される。そうでない場合に
は、それは「０」によって置き換えられる。このように
して、Ｎ回の逐次サイクルにおいて全てのビットが計算
されるまで、この近似過程が繰り返される。従来技術の
一般的な説明は、A. Grebeneによる「バイポーラ及びＭ
ＯＳアナログ集積回路の設計」（John Wiley & Sons, I
nc., 1984）の第１５章に記載されている。
【０００５】サンプリングＡＤＣ回路においては、実際
の変換を開始する前に、サンプリング段階が実行され
る。サンプリングに際して、入力電圧または「サンプル
電圧」が、サンプルコンデンサに蓄えられる。このコン
デンサは、比較器の入力段を形成する１対の差動トラン
ジスタの片側に結合されている。バイアス電流源が、比
較器の入力段の１対の差動トランジスタ（Ｍ１、Ｍ２）
に対し、所定のバイアス電流Ｉｏを供給する。典型的な
比較器の入力段の概略を、図２に示す。
の変換を開始する前に、サンプリング段階が実行され
る。サンプリングに際して、入力電圧または「サンプル
電圧」が、サンプルコンデンサに蓄えられる。このコン
デンサは、比較器の入力段を形成する１対の差動トラン
ジスタの片側に結合されている。バイアス電流源が、比
較器の入力段の１対の差動トランジスタ（Ｍ１、Ｍ２）
に対し、所定のバイアス電流Ｉｏを供給する。典型的な
比較器の入力段の概略を、図２に示す。
【０００６】図２を参照すると、駆動された入力電圧、
即ち基準電圧ＶREFが、Ｍ２のゲートに供給される（Ｒ
ＥＦ）。ＶREFは、比較器からの帰還ループに配置され
たＤＡＣ変換器（図示せず）によって供給される（図１
参照）。この基準電圧は典型的には、速い立ち上がり時
間を有する。その結果、それぞれＣｇｓ１及びＣｇｓ２
で示されるＭ１及びＭ２のゲートの寄生キャパシタンス
は、変化するＶREFをＭ２を介して共通ドレーンノード
Ｖ１へと、そしてそこからＭ１を介してサンプリング入
力ノードＶINに戻すよう結合される。この電荷注入電流
の結果、Ｃの電荷の変化、従ってサンプル電圧ＶINの変
化が生ずる。従って、 ΔＶREF→ΔＱ ［１］ となり、ここでＱはＣにおける電荷であり、また ΔＱ→ΔＶIN＝ΔＱ／Ｃ ［２］ となる。結果として生ずるＶINの変化、即ち誤差の入力
オフセット源は、サンプルが採取された時点におけるＶ
REFとＶINとの間の差の関数である。基準電圧は、例え
ば１０ボルトといった一般的なモードレンジ全体にわた
って動揺する可能性があるので、この誤差は大きくなる
場合もある。
即ち基準電圧ＶREFが、Ｍ２のゲートに供給される（Ｒ
ＥＦ）。ＶREFは、比較器からの帰還ループに配置され
たＤＡＣ変換器（図示せず）によって供給される（図１
参照）。この基準電圧は典型的には、速い立ち上がり時
間を有する。その結果、それぞれＣｇｓ１及びＣｇｓ２
で示されるＭ１及びＭ２のゲートの寄生キャパシタンス
は、変化するＶREFをＭ２を介して共通ドレーンノード
Ｖ１へと、そしてそこからＭ１を介してサンプリング入
力ノードＶINに戻すよう結合される。この電荷注入電流
の結果、Ｃの電荷の変化、従ってサンプル電圧ＶINの変
化が生ずる。従って、 ΔＶREF→ΔＱ ［１］ となり、ここでＱはＣにおける電荷であり、また ΔＱ→ΔＶIN＝ΔＱ／Ｃ ［２］ となる。結果として生ずるＶINの変化、即ち誤差の入力
オフセット源は、サンプルが採取された時点におけるＶ
REFとＶINとの間の差の関数である。基準電圧は、例え
ば１０ボルトといった一般的なモードレンジ全体にわた
って動揺する可能性があるので、この誤差は大きくなる
場合もある。
【０００７】説明のために、サンプル採取時にＶIN＝＋
１０及びＶREF＝０であるものと仮定する。この時点に
おいて、共通ドレーンノードはほぼ、ＶREFよりもしき
い値電圧だけ大きい。変換の終わりには、ＶREF＝
ＶIN′であり、ここでＶIN′＝ＶIN＋△Ｖ１・Ｃｇｓ１
／Ｃであって、誤差の項はＶINに関するＶ１の変化に基
づくものである。
１０及びＶREF＝０であるものと仮定する。この時点に
おいて、共通ドレーンノードはほぼ、ＶREFよりもしき
い値電圧だけ大きい。変換の終わりには、ＶREF＝
ＶIN′であり、ここでＶIN′＝ＶIN＋△Ｖ１・Ｃｇｓ１
／Ｃであって、誤差の項はＶINに関するＶ１の変化に基
づくものである。
【０００８】△Ｖ１≒ＶIN−１０Ｖであるとして近似す
ると、誤差項はＶIN−ＶIN′≒（ＶIN−１０Ｖ）・Ｃｇ
ｓ１／Ｃとなる。Ｃｇｓ１及びＣの典型的な値は、それ
ぞれ１００ｆＦ及び１０ｐＦであり、１０Ｖのアナログ
入力レンジに対して約１００ｍＶまでのオフセット電圧
を生成する。この注入電流のオフセットはサンプル電圧
ＶINに依存するので、これを補償することは困難であ
る。電荷注入に起因する不正確さに影響されることのな
いようなサンプリングＡＤＣが必要とされる。
ると、誤差項はＶIN−ＶIN′≒（ＶIN−１０Ｖ）・Ｃｇ
ｓ１／Ｃとなる。Ｃｇｓ１及びＣの典型的な値は、それ
ぞれ１００ｆＦ及び１０ｐＦであり、１０Ｖのアナログ
入力レンジに対して約１００ｍＶまでのオフセット電圧
を生成する。この注入電流のオフセットはサンプル電圧
ＶINに依存するので、これを補償することは困難であ
る。電荷注入に起因する不正確さに影響されることのな
いようなサンプリングＡＤＣが必要とされる。
【０００９】
【発明が解決しようとする課題】本発明の一つの課題
は、電荷注入オフセットを、サンプル（入力）電圧から
実質的に無関係な、系統的な固定のオフセットに変換す
ることにある。
は、電荷注入オフセットを、サンプル（入力）電圧から
実質的に無関係な、系統的な固定のオフセットに変換す
ることにある。
【００１０】別の課題は、システムの較正を介して、電
荷注入オフセットの補正を可能にすることにある。
荷注入オフセットの補正を可能にすることにある。
【００１１】本発明の更に別の課題は、標準的な製造法
による集積回路において簡単かつ容易に実行可能な方法
により、電荷注入の問題を処理することにある。
による集積回路において簡単かつ容易に実行可能な方法
により、電荷注入の問題を処理することにある。
【００１２】
【課題を解決するための手段】本発明は、逐次比較形変
換の終了時点においては、比較器の両方の入力における
電圧、即ち図２のＶIN及びＶREFはほぼ等しくなる（Ｄ
ＡＣ出力電圧の最下位ビットＬＳＢの１／２以内）とい
う認識に基づいている。その時点において、入力段の各
々の分岐を流れる電流、即ちＭ１及びＭ２のソースを流
れる電流は、ほぼＩｏ／２、即ちバイアス電流の半分に
等しい。
換の終了時点においては、比較器の両方の入力における
電圧、即ち図２のＶIN及びＶREFはほぼ等しくなる（Ｄ
ＡＣ出力電圧の最下位ビットＬＳＢの１／２以内）とい
う認識に基づいている。その時点において、入力段の各
々の分岐を流れる電流、即ちＭ１及びＭ２のソースを流
れる電流は、ほぼＩｏ／２、即ちバイアス電流の半分に
等しい。
【００１３】サンプル電圧がサンプリングされている
間、換言すれば変換が実際に開始される前に、駆動され
た入力又は基準ノードＶREFが電源レールＶDDに結合さ
れ、或いはその他によりオフの状態にあるならば、Ｍ２
には電流が流れず、従ってＭ１の分岐における初期電流
は、バイアス電流Ｉｏに等しい。従って、逐次比較の全
過程を通じれば、Ｍ１における電流の正味の変化△Ｉ
は、−Ｉｏ／２である。ダイオード作用が無く、電荷が
保存されるものと仮定すれば、この全過程を通じての電
荷注入効果によってサンプルコンデンサＣに注入される
正味の電荷は、△Ｑ＝Ｃｇｓ１・△Ｖｇｓである。
間、換言すれば変換が実際に開始される前に、駆動され
た入力又は基準ノードＶREFが電源レールＶDDに結合さ
れ、或いはその他によりオフの状態にあるならば、Ｍ２
には電流が流れず、従ってＭ１の分岐における初期電流
は、バイアス電流Ｉｏに等しい。従って、逐次比較の全
過程を通じれば、Ｍ１における電流の正味の変化△Ｉ
は、−Ｉｏ／２である。ダイオード作用が無く、電荷が
保存されるものと仮定すれば、この全過程を通じての電
荷注入効果によってサンプルコンデンサＣに注入される
正味の電荷は、△Ｑ＝Ｃｇｓ１・△Ｖｇｓである。
【００１４】 △Ｖｇｓ＝△Ｉ／ｇｍ＝−Ｉｏ／（２ｇｍ） ［３］ であり、ここでｇｍは近似的に次式、 （Ｖｇｓ−Ｖｔ）・ｋ′・（Ｗ／Ｌ） ［４］ によって与えられる。Ｖ１（共通ドレーンノード）≒Ｖ
IN＋Ｖｔであることに注意されたい。このことは、 Ｖｇｓ＝ＶIN−Ｖ１＝−Ｖｔ ［５］ であることを意味している。従って、 ｇｍ＝（−２Ｖｔ）・ｋ′・（Ｗ／Ｌ） ［６］ であって、ＶINの値に依存しない。よって、△ＶIN＝△
Ｑ／Ｃも同様にＶINとは無関係である。サンプル電圧か
ら独立している電荷注入誤差は、システム中から容易に
較正して除去可能であるか、或いは補正可能である。
IN＋Ｖｔであることに注意されたい。このことは、 Ｖｇｓ＝ＶIN−Ｖ１＝−Ｖｔ ［５］ であることを意味している。従って、 ｇｍ＝（−２Ｖｔ）・ｋ′・（Ｗ／Ｌ） ［６］ であって、ＶINの値に依存しない。よって、△ＶIN＝△
Ｑ／Ｃも同様にＶINとは無関係である。サンプル電圧か
ら独立している電荷注入誤差は、システム中から容易に
較正して除去可能であるか、或いは補正可能である。
【００１５】本発明の以上の及びその他の課題、特徴、
及び利点は、図面を参照しながら好ましい実施例につい
て以下に詳細に説明することにより、更に容易に明白と
なる。
及び利点は、図面を参照しながら好ましい実施例につい
て以下に詳細に説明することにより、更に容易に明白と
なる。
【００１６】
【実施例】本発明の１つの側面は、次に要約する段階か
らなる、電荷注入サンプル電圧オフセットを補正する方
法である。この方法は、バイアス電流源に結合された１
対の差動トランジスタからなる入力段を含む、所定のデ
バイス配置を有する比較器を仮定する。この１対のトラ
ンジスタのうちの一方は、サンプル入力端子を画定する
制御又はゲート端子を有し、他方（第２）のトランジス
タは、基準電圧を受け取るよう結合された制御端子を有
する。
らなる、電荷注入サンプル電圧オフセットを補正する方
法である。この方法は、バイアス電流源に結合された１
対の差動トランジスタからなる入力段を含む、所定のデ
バイス配置を有する比較器を仮定する。この１対のトラ
ンジスタのうちの一方は、サンプル入力端子を画定する
制御又はゲート端子を有し、他方（第２）のトランジス
タは、基準電圧を受け取るよう結合された制御端子を有
する。
【００１７】この新規な方法は、サンプル入力端子に結
合されたコンデンサを準備し、このコンデンサにサンプ
ル電圧を蓄え、入力トランジスタに所定のバイアス電流
を給電するためにバイアス電流源を制御することを含
む。次に、基準側（第２）の入力トランジスタがターン
オフされ、最初は実質的に全てのバイアス電流がサンプ
ル側（第１）のトランジスタに流れる。実質的に全ての
バイアス電流が第１のトランジスタを流れるようになっ
た後に、従来技術の場合と同様にして変換が続けられ、
基準電圧がサンプル電圧とほぼ等しくなるまで、基準電
圧とサンプル電圧の比較結果に応じて基準電圧を連続的
に変化させることにより、サンプル電圧が変換される。
合されたコンデンサを準備し、このコンデンサにサンプ
ル電圧を蓄え、入力トランジスタに所定のバイアス電流
を給電するためにバイアス電流源を制御することを含
む。次に、基準側（第２）の入力トランジスタがターン
オフされ、最初は実質的に全てのバイアス電流がサンプ
ル側（第１）のトランジスタに流れる。実質的に全ての
バイアス電流が第１のトランジスタを流れるようになっ
た後に、従来技術の場合と同様にして変換が続けられ、
基準電圧がサンプル電圧とほぼ等しくなるまで、基準電
圧とサンプル電圧の比較結果に応じて基準電圧を連続的
に変化させることにより、サンプル電圧が変換される。
【００１８】以上の手順の結果、全過程を通じての正味
の電荷注入、即ち第２のトランジスタがオフである最初
のサンプリング時から変換過程を通して注入される正味
の電荷は、実質的に固定の、系統的なオフセットであ
る。前述の式［３］から［６］までを参照されたい。こ
の新しいオフセットは、比較器の幾何学的配置の一定の
関数であり、サンプル電圧とは無関係である。従って、
誘起されたサンプル電圧オフセットを補正することが可
能となる。
の電荷注入、即ち第２のトランジスタがオフである最初
のサンプリング時から変換過程を通して注入される正味
の電荷は、実質的に固定の、系統的なオフセットであ
る。前述の式［３］から［６］までを参照されたい。こ
の新しいオフセットは、比較器の幾何学的配置の一定の
関数であり、サンプル電圧とは無関係である。従って、
誘起されたサンプル電圧オフセットを補正することが可
能となる。
【００１９】本発明の別の側面は、以下の構成要素から
なる逐次比較形ＡＤＣ変換用の変換器である。これは、
各々が入力端子および制御端子を有する１対の差動トラ
ンジスタと、電源レールとこの１対のトランジスタの入
力端子との間に結合され、所定のバイアス電流を供給す
るための手段とからなる。しかしてトランジスタ制御端
子のうちの一方はサンプル入力ノードを画定し、トラン
ジスタ制御端子のもう一方は基準入力ノードを画定す
る。サンプル入力ノードにはコンデンサが結合され、こ
のコンデンサに蓄えられた電圧がサンプル電圧を規定す
る。在来のＤＡＣが、変換に際してサンプル入力電圧と
比較するための基準電圧を逐次供給する。
なる逐次比較形ＡＤＣ変換用の変換器である。これは、
各々が入力端子および制御端子を有する１対の差動トラ
ンジスタと、電源レールとこの１対のトランジスタの入
力端子との間に結合され、所定のバイアス電流を供給す
るための手段とからなる。しかしてトランジスタ制御端
子のうちの一方はサンプル入力ノードを画定し、トラン
ジスタ制御端子のもう一方は基準入力ノードを画定す
る。サンプル入力ノードにはコンデンサが結合され、こ
のコンデンサに蓄えられた電圧がサンプル電圧を規定す
る。在来のＤＡＣが、変換に際してサンプル入力電圧と
比較するための基準電圧を逐次供給する。
【００２０】新規な２進制御信号「サンプル／変換」
が、第１状態または「サンプル状態」によって、どの期
間にサンプル電圧をコンデンサに蓄えるかを指示する。
この２進入力信号は、変換が開始される時点で状態を変
える。この２進入力信号は、サンプリング期間中に第２
の入力トランジスタをターンオフし、またこの２進入力
信号のもう一つの状態（「変換」）に応答して比較器の
基準入力にＤＡＣを結合して変換を開始するために用い
られる。
が、第１状態または「サンプル状態」によって、どの期
間にサンプル電圧をコンデンサに蓄えるかを指示する。
この２進入力信号は、変換が開始される時点で状態を変
える。この２進入力信号は、サンプリング期間中に第２
の入力トランジスタをターンオフし、またこの２進入力
信号のもう一つの状態（「変換」）に応答して比較器の
基準入力にＤＡＣを結合して変換を開始するために用い
られる。
【００２１】この新規な比較器の一つの例示的な実施例
において、入力差動トランジスタの対は、１対のＭＯＳ
トランジスタを含む。「スイッチ手段」が、２進入力信
号を受け取るよう結合された入力端子と、反転入力信号
を供給すべく入力端子に結合されたインバータと、電源
レールと基準入力ノードとの間に結合され、反転入力信
号を受け取るよう結合されたゲート端子を有するＭＯＳ
トランジスタと、ＤＡＣ手段と基準入力端子との間に並
列に結合された１対のＣＭＯＳとを含む。
において、入力差動トランジスタの対は、１対のＭＯＳ
トランジスタを含む。「スイッチ手段」が、２進入力信
号を受け取るよう結合された入力端子と、反転入力信号
を供給すべく入力端子に結合されたインバータと、電源
レールと基準入力ノードとの間に結合され、反転入力信
号を受け取るよう結合されたゲート端子を有するＭＯＳ
トランジスタと、ＤＡＣ手段と基準入力端子との間に並
列に結合された１対のＣＭＯＳとを含む。
【００２２】この１対のＣＭＯＳは、入力信号を受け取
るよう結合された第１のゲート端子と、反転入力信号を
受け取るよう結合された第２のゲート端子を有する。上
記のＭＯＳトランジスタ及びこの１対のＣＭＯＳは、入
力信号の第１の状態に応答して、即ちサンプリング期間
中に、ＭＯＳトランジスタがオンとなり、１対のＣＭＯ
Ｓがオフとなるように配置されている。入力信号のもう
一方の状態に応答して、即ち変換に際しては、ＭＯＳト
ランジスタはオフとなり、１対のＣＭＯＳペアはオンと
なる。
るよう結合された第１のゲート端子と、反転入力信号を
受け取るよう結合された第２のゲート端子を有する。上
記のＭＯＳトランジスタ及びこの１対のＣＭＯＳは、入
力信号の第１の状態に応答して、即ちサンプリング期間
中に、ＭＯＳトランジスタがオンとなり、１対のＣＭＯ
Ｓがオフとなるように配置されている。入力信号のもう
一方の状態に応答して、即ち変換に際しては、ＭＯＳト
ランジスタはオフとなり、１対のＣＭＯＳペアはオンと
なる。
【００２３】図１は、逐次比較形Ａ／Ｄ変換器のブロッ
ク図である。この図示の一般的なタイプの変換器は、次
の点を除き、従来技術において公知である。即ち本発明
によれば、「サンプル／変換」と表示された新規な信号
が、電荷注入の問題を解決するために、比較器及び制御
ロジックに供給されている。このブロック図はその他の
点では在来のものであり、従来の技術の項で前述したよ
うにして作動する。
ク図である。この図示の一般的なタイプの変換器は、次
の点を除き、従来技術において公知である。即ち本発明
によれば、「サンプル／変換」と表示された新規な信号
が、電荷注入の問題を解決するために、比較器及び制御
ロジックに供給されている。このブロック図はその他の
点では在来のものであり、従来の技術の項で前述したよ
うにして作動する。
【００２４】図２は、公知の逐次比較形（ＳＡ）ＡＤＣ
回路の概略図である。この回路の動作は、従来技術にお
いて公知である。このタイプの回路に関する問題点は、
電荷注入として知られている。ここにおいて電荷注入と
は、ＳＡ−ＡＤＣ法によって測定しようとする電圧を保
持しているコンデンサに、電圧の変動が誘起される現象
である。この現象は、駆動された（又は基準）入力電圧
が（ＳＡ−ＡＤＣ過程を通じて）変化する場合に発生
し、電荷はゲートの容量性結合を介してコンデンサに注
入される。電圧オフセットの量がサンプリングされてい
る電圧の関数であり、従って未知であることから、非常
な困難が生ずる。
回路の概略図である。この回路の動作は、従来技術にお
いて公知である。このタイプの回路に関する問題点は、
電荷注入として知られている。ここにおいて電荷注入と
は、ＳＡ−ＡＤＣ法によって測定しようとする電圧を保
持しているコンデンサに、電圧の変動が誘起される現象
である。この現象は、駆動された（又は基準）入力電圧
が（ＳＡ−ＡＤＣ過程を通じて）変化する場合に発生
し、電荷はゲートの容量性結合を介してコンデンサに注
入される。電圧オフセットの量がサンプリングされてい
る電圧の関数であり、従って未知であることから、非常
な困難が生ずる。
【００２５】さて図３を参照すると、このサンプル電圧
オフセットは、それを固定の系統的なオフセットに変換
することによって補正可能である。これは次のようにし
て行われる。図３のダイヤグラムの左側部分は、ＭＯＳ
トランジスタＭ１及びＭ２、及びバイアストランジスタ
からなる比較器の入力段を示している。この入力段は、
前述のようにして動作する。
オフセットは、それを固定の系統的なオフセットに変換
することによって補正可能である。これは次のようにし
て行われる。図３のダイヤグラムの左側部分は、ＭＯＳ
トランジスタＭ１及びＭ２、及びバイアストランジスタ
からなる比較器の入力段を示している。この入力段は、
前述のようにして動作する。
【００２６】ＤＡＣ出力信号は伝送ゲート２０を介し
て、比較器の基準入力、即ちＭ２のゲートに結合され
る。伝送ゲート２０の機能は、制御信号に応答して、Ｄ
ＡＣからの基準電圧を比較器の入力段に選択的に結合
し、又は逆に入力段を減結合するための、いかなる適当
な回路によっても提供され得る。この好ましい実施例に
おいては、ＣＭＯＳ伝送ゲートが好都合である。新規な
２進信号「サンプル／変換」は、伝送ゲート２０の制御
入力の一方に結合される。サンプル／変換信号はまたイ
ンバータ２２を介して、伝送ゲートの制御入力端子のも
う一方に結合される。
て、比較器の基準入力、即ちＭ２のゲートに結合され
る。伝送ゲート２０の機能は、制御信号に応答して、Ｄ
ＡＣからの基準電圧を比較器の入力段に選択的に結合
し、又は逆に入力段を減結合するための、いかなる適当
な回路によっても提供され得る。この好ましい実施例に
おいては、ＣＭＯＳ伝送ゲートが好都合である。新規な
２進信号「サンプル／変換」は、伝送ゲート２０の制御
入力の一方に結合される。サンプル／変換信号はまたイ
ンバータ２２を介して、伝送ゲートの制御入力端子のも
う一方に結合される。
【００２７】比較器の基準入力と電源レールＶDDの間
に、トランジスタ２４が結合されている。トランジスタ
２４は、サンプル／変換回路によって制御されている。
この好ましい実施例において、トランジスタ２４は、イ
ンバータ２２の出力に結合されたゲート端子を持つＰＭ
ＯＳデバイスである。
に、トランジスタ２４が結合されている。トランジスタ
２４は、サンプル／変換回路によって制御されている。
この好ましい実施例において、トランジスタ２４は、イ
ンバータ２２の出力に結合されたゲート端子を持つＰＭ
ＯＳデバイスである。
【００２８】
【作用】動作に際して、電圧がサンプリングされている
場合には、サンプル／変換信号は高レベル又は論理
「１」であり、変換器の基準ノードをトランジスタ２４
を介してＶDDに結合させる。これはトランジスタＭ２を
ターンオフする効果を有し、それにより分岐電流Ｉ２を
ほぼ「０」に設定し、分岐電流Ｉ１を比較器のバイアス
電流Ｉｏに等しく設定する。伝送ゲート２０はオフであ
る。
場合には、サンプル／変換信号は高レベル又は論理
「１」であり、変換器の基準ノードをトランジスタ２４
を介してＶDDに結合させる。これはトランジスタＭ２を
ターンオフする効果を有し、それにより分岐電流Ｉ２を
ほぼ「０」に設定し、分岐電流Ｉ１を比較器のバイアス
電流Ｉｏに等しく設定する。伝送ゲート２０はオフであ
る。
【００２９】変換過程を開始するには、サンプル／変換
信号が低レベルにされ、それにより伝送ゲート２０はタ
ーンオンされて、ＤＡＣ電圧ＶREFを比較器の基準入力
に結合し、またトランジスタ２４はターンオフされて、
比較器の基準入力は変換過程の間、ＤＡＣ出力電圧によ
って駆動されるようになる。次いで、変換過程は通常通
り続けられる。
信号が低レベルにされ、それにより伝送ゲート２０はタ
ーンオンされて、ＤＡＣ電圧ＶREFを比較器の基準入力
に結合し、またトランジスタ２４はターンオフされて、
比較器の基準入力は変換過程の間、ＤＡＣ出力電圧によ
って駆動されるようになる。次いで、変換過程は通常通
り続けられる。
【００３０】ＳＡ−ＡＤＣシーケンスの終わりには、電
圧ＶINとＶREFは実質的に等しい。回路のトポロジー及
び前述した関係からすれば、サンプルノードにおける電
荷の正味の変化は、比較器のサンプル電圧の値の関数で
はない。それどころか電荷注入は、較正によって容易に
除去可能な、固定した系統的なオフセットに変換され
る。
圧ＶINとＶREFは実質的に等しい。回路のトポロジー及
び前述した関係からすれば、サンプルノードにおける電
荷の正味の変化は、比較器のサンプル電圧の値の関数で
はない。それどころか電荷注入は、較正によって容易に
除去可能な、固定した系統的なオフセットに変換され
る。
【００３１】本発明の実施例の一つ実用的な例におい
て、本発明は、複数のサンプルアンドホールドチャネル
及び比較器を有するＣＭＯＳ集積回路に用いられる。こ
の回路は、１５ボルト、５ミクロン−ゲート、単層多結
晶シリコン、単層金属、ダブルウェル、フルガードリン
グのＣＭＯＳ製造法によって製造される。比較器は、変
換に先立ってチップ上の１３ｐＦコンデンサにサンプリ
ングされた外部電圧の、１２ビット逐次比較形変換を行
うように構成される。この実施例において、△ＶINは約
１ｍＶとなるようにされる。
て、本発明は、複数のサンプルアンドホールドチャネル
及び比較器を有するＣＭＯＳ集積回路に用いられる。こ
の回路は、１５ボルト、５ミクロン−ゲート、単層多結
晶シリコン、単層金属、ダブルウェル、フルガードリン
グのＣＭＯＳ製造法によって製造される。比較器は、変
換に先立ってチップ上の１３ｐＦコンデンサにサンプリ
ングされた外部電圧の、１２ビット逐次比較形変換を行
うように構成される。この実施例において、△ＶINは約
１ｍＶとなるようにされる。
【００３２】一般に、前述の諸関係式を組み合わせる
と、 △ＶIN＝Ｃｇｓ／Ｃ・―Ｉｏ／２ｇｍ となる。例えば前述した好ましい実施例において、ｇｍ
は約２０・Ｉｏであり、従って△Ｖｇｓ＝１／４０ボル
ト即ち２５ｍＶである。従って１／２５のＣｇｓ／Ｃに
ついて、△ＶIN（サンプル電圧）＝△Ｑ／Ｃ＝Ｃｇｓ／
Ｃ・２５ｍＶ＝約１ｍＶとなる。このオフセットは、較
正によってシステムから除去できる。
と、 △ＶIN＝Ｃｇｓ／Ｃ・―Ｉｏ／２ｇｍ となる。例えば前述した好ましい実施例において、ｇｍ
は約２０・Ｉｏであり、従って△Ｖｇｓ＝１／４０ボル
ト即ち２５ｍＶである。従って１／２５のＣｇｓ／Ｃに
ついて、△ＶIN（サンプル電圧）＝△Ｑ／Ｃ＝Ｃｇｓ／
Ｃ・２５ｍＶ＝約１ｍＶとなる。このオフセットは、較
正によってシステムから除去できる。
【００３３】以上においては本発明の原理をその好まし
い実施例において例示し説明してきたが、当業者にとっ
ては、かかる原理から逸脱することなしに本発明の構成
及び詳細を修正可能であることが明らかである。添付の
特許請求の範囲の思想及び範囲内に含まれる全ての修正
変更が特許請求されるものである。
い実施例において例示し説明してきたが、当業者にとっ
ては、かかる原理から逸脱することなしに本発明の構成
及び詳細を修正可能であることが明らかである。添付の
特許請求の範囲の思想及び範囲内に含まれる全ての修正
変更が特許請求されるものである。
【００３４】
【発明の効果】以上の如く本発明によれば、電荷注入オ
フセットを、サンプル（入力）電圧から実質的に無関係
な、系統的な固定のオフセットに変換することが可能と
なる。これはシステムの較正を介して容易に補正又は除
去可能であり、電荷注入に起因する不正確さに影響され
ることのないサンプリングＡＤＣが提供される。そして
これは、標準的な集積回路において容易に実現すること
ができる。
フセットを、サンプル（入力）電圧から実質的に無関係
な、系統的な固定のオフセットに変換することが可能と
なる。これはシステムの較正を介して容易に補正又は除
去可能であり、電荷注入に起因する不正確さに影響され
ることのないサンプリングＡＤＣが提供される。そして
これは、標準的な集積回路において容易に実現すること
ができる。
【図１】本発明による逐次比較形アナログデジタル変換
器の機能ブロック図である。
器の機能ブロック図である。
【図２】従来技術によるＳＡ−ＡＤＣ比較器の入力段の
概略図である。
概略図である。
【図３】本発明によるＳＡ−ＡＤＣ比較器の入力段の概
略図である。
略図である。
Ｍ１，Ｍ２ 差動トランジスタ ＩＮ サンプル入力ノード ＲＥＦ 基準入力ノード ２０ 伝送ゲート ２２ インバータ ２４ トランジスタ
Claims (1)
- 【請求項１】各々が入力端子及び制御端子を有する１対
の差動トランジスタを有し、一方のトランジスタの制御
端子がサンプル入力ノードを画定し、他方のトランジス
タの制御端子が基準入力ノードを画定している比較器入
力段と、 前記１対のトランジスタの入力端子に所定のバイアス電
流を供給する手段と、 前記サンプル入力ノードに結合されてサンプル電圧を供
給するコンデンサと、 ＡＤＣ変換に際してサンプル電圧と比較するための逐次
の基準電圧を前記基準入力ノードに供給するＤＡＣ手段
と、 前記基準入力ノードと前記ＤＡＣ手段との間に結合さ
れ、ＡＤＣ変換に先立つサンプリング段階に際して前記
基準入力ノードを前記ＤＡＣ手段から減結合し、変換に
際して前記基準電圧を受け取るべく前記基準入力ノード
を前記ＤＡＣ手段に結合する第１のスイッチ手段と、及
び前記サンプリング段階に際してバイアス電流の全部が
前記一方のトランジスタを流れるように、前記サンプリ
ング段階に際して前記他方のトランジスタをターンオフ
すべく前記基準入力ノードに結合された第２のスイッチ
手段とからなる、逐次比較形ＡＤＣ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/892,103 US5247299A (en) | 1992-06-02 | 1992-06-02 | Successive approximation A/D converter correcting for charge injection offset |
| US892103 | 1992-06-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669801A true JPH0669801A (ja) | 1994-03-11 |
| JP3279391B2 JP3279391B2 (ja) | 2002-04-30 |
Family
ID=25399374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13208193A Expired - Fee Related JP3279391B2 (ja) | 1992-06-02 | 1993-06-02 | 逐次比較形アナログデジタル変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5247299A (ja) |
| JP (1) | JP3279391B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793322A (en) * | 1995-11-07 | 1998-08-11 | California Institute Of Technology | Successive approximation analog-to-digital converter using balanced charge integrating amplifiers |
| EP0840452B1 (en) | 1996-10-30 | 2001-07-18 | STMicroelectronics S.r.l. | Voltage comparator including at least an insulated gate MOS transistor and analogic/digital converters using the same |
| US7049857B2 (en) * | 2002-01-17 | 2006-05-23 | International Business Machines Corporation | Asymmetric comparator for low power applications |
| US6965332B2 (en) * | 2002-02-28 | 2005-11-15 | Analog Devices, Inc. | Methods and apparatus for digital offset correction using an ADC with an increased input range |
| US6828927B1 (en) * | 2002-11-22 | 2004-12-07 | Analog Devices, Inc. | Successive approximation analog-to-digital converter with pre-loaded SAR registers |
| JP2005295315A (ja) * | 2004-04-01 | 2005-10-20 | Oki Electric Ind Co Ltd | 逐次比較型ａ／ｄ変換器およびコンパレータ |
| US7218259B2 (en) * | 2005-08-12 | 2007-05-15 | Analog Devices, Inc. | Analog-to-digital converter with signal-to-noise ratio enhancement |
| US7187319B1 (en) * | 2005-09-29 | 2007-03-06 | Silicon Laboratories Inc. | Bulk-compensated sampling network for wide range of signals |
| US7656338B2 (en) * | 2007-05-23 | 2010-02-02 | Seiko Epson Corporation | Analog-digital converter and image sensor |
| US9264060B2 (en) * | 2012-11-09 | 2016-02-16 | St-Ericsson Sa | Analog to digital conversion method with offset tracking and correction and analog to digital converter implementing the same |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3818246A (en) * | 1971-04-06 | 1974-06-18 | Ibm | Switching circuits particularly useful for analog-to-digital converters |
| US4228423A (en) * | 1977-12-30 | 1980-10-14 | The United States Of America As Represented By The Secretary Of The Air Force | Offset correction apparatus for a successive approximation A/D converter |
| JP2577450B2 (ja) * | 1988-08-12 | 1997-01-29 | 株式会社東芝 | アナログ−ディジタル変換回路 |
| US4947169A (en) * | 1989-10-24 | 1990-08-07 | Burr-Brown Corporation | Dummy/trim DAC for capacitor digital-to-analog converter |
-
1992
- 1992-06-02 US US07/892,103 patent/US5247299A/en not_active Expired - Lifetime
-
1993
- 1993-06-02 JP JP13208193A patent/JP3279391B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5247299A (en) | 1993-09-21 |
| JP3279391B2 (ja) | 2002-04-30 |
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