JPH0669249A - 多給電型複合トランジスタ - Google Patents
多給電型複合トランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/41725—Source or drain electrodes for field effect devices
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Abstract
(57)【要約】
【目的】 多給電法により高出力化した超高周波帯での
ＧａＡｓ ＭＥＳＦＥＴの飽和出力動作付近でよく観察
される発振や出力レベルの変動などの異常動作を抑え
る。 【構成】 チャネル以外の部分にボロンをイオン注入す
ることにより高抵抗化領域が形成され、素子間の分離を
行った後、Ａｕ／Ｎｉ／ＡｕＧｅによるソース電極１４
およびドレイン電極１６用オーミックコンタクトが蒸着
およびリフトオフ法により形成され、その後、２段階に
所望の形状までチャネルがリセスエッチングされ、Ａｌ
によるゲート電極１２が蒸着およびリフトオフ法により
形成され、最後に、Ａｕメッキによる給電用電極および
ゲートパッド１３およびドレインパッド１７が形成され
ている。
ＧａＡｓ ＭＥＳＦＥＴの飽和出力動作付近でよく観察
される発振や出力レベルの変動などの異常動作を抑え
る。 【構成】 チャネル以外の部分にボロンをイオン注入す
ることにより高抵抗化領域が形成され、素子間の分離を
行った後、Ａｕ／Ｎｉ／ＡｕＧｅによるソース電極１４
およびドレイン電極１６用オーミックコンタクトが蒸着
およびリフトオフ法により形成され、その後、２段階に
所望の形状までチャネルがリセスエッチングされ、Ａｌ
によるゲート電極１２が蒸着およびリフトオフ法により
形成され、最後に、Ａｕメッキによる給電用電極および
ゲートパッド１３およびドレインパッド１７が形成され
ている。
Description
【０００１】
【産業上の利用分野】本発明は、超高周波帯での多給電
型複合トランジスタに関する。
型複合トランジスタに関する。
【０００２】
【従来の技術】ＧａＡｓはＳｉと比較した場合、電子の
移動度が大きいことなどから、Ｓｉをしのぐ超高速デバ
イスの材料としてこれまで盛んに研究開発されてきた。
実用的にもショットキー電極を用いたメタル・セミコン
ダクタ型電界効果トランジスタ（ＭＥＳＦＥＴ）は、マ
イクロ波帯の増幅素子として実際に用いられてきた。特
に、多給電法により高出力化されたＧａＡｓ ＭＥＳＦ
ＥＴは、マイクロ波帯の高出力素子として盛んに開発さ
れ用いられている。
移動度が大きいことなどから、Ｓｉをしのぐ超高速デバ
イスの材料としてこれまで盛んに研究開発されてきた。
実用的にもショットキー電極を用いたメタル・セミコン
ダクタ型電界効果トランジスタ（ＭＥＳＦＥＴ）は、マ
イクロ波帯の増幅素子として実際に用いられてきた。特
に、多給電法により高出力化されたＧａＡｓ ＭＥＳＦ
ＥＴは、マイクロ波帯の高出力素子として盛んに開発さ
れ用いられている。
【０００３】ところで、トランジスタへの入力が増加
し、トランジスタからの出力が飽和する、いわゆる飽和
出力動作時は、そのトランジスタにとって最大限に変調
されている状態であり、電流値が高く、利得も高い場合
が多い。従って、入力信号と出力信号が結合しやすい状
態であり、いわゆる自己発振が起こりやすい。ＧａＡｓ
ＭＥＳＦＥＴに限れば、ＧａＡｓ ＭＥＳＦＥＴは、マ
イクロ波帯の高出力用増幅素子として実際に用いられて
きた素子であるが、大きな入力が加えられた場合、出力
レベルの急激な変動などの異常動作がしばしば認められ
る。
し、トランジスタからの出力が飽和する、いわゆる飽和
出力動作時は、そのトランジスタにとって最大限に変調
されている状態であり、電流値が高く、利得も高い場合
が多い。従って、入力信号と出力信号が結合しやすい状
態であり、いわゆる自己発振が起こりやすい。ＧａＡｓ
ＭＥＳＦＥＴに限れば、ＧａＡｓ ＭＥＳＦＥＴは、マ
イクロ波帯の高出力用増幅素子として実際に用いられて
きた素子であるが、大きな入力が加えられた場合、出力
レベルの急激な変動などの異常動作がしばしば認められ
る。
【０００４】
【発明が解決しようとする課題】上記のように、従来の
多給電法により高出力化されたＧａＡｓ ＭＥＳＦＥＴ
においては、素子のゲインが高いことや多給電配線であ
ることによる発振や出力レベルの変動などの異常動作が
しばしば認められ、この減少は飽和出力動作付近で特に
よく観察される。この原因については明確な説明は未だ
なされていないが、ドレイン電流が大きい状態でよく観
察されることから、先に示した入力信号と出力信号が結
合した自己発振の特別な状態か、または利得が大きく非
線形性の強い素子が持つ大振幅動作特有の動作状態の遷
移等と推察される。いずれにせよ不安定な異常動作であ
り、高出力素子としては大きな欠点である。この異常動
作を回避するために、これまではバイアスを絞り、出力
を落として動作させてきた。これは高出力素子として
は、本末転倒した使い方であった。
多給電法により高出力化されたＧａＡｓ ＭＥＳＦＥＴ
においては、素子のゲインが高いことや多給電配線であ
ることによる発振や出力レベルの変動などの異常動作が
しばしば認められ、この減少は飽和出力動作付近で特に
よく観察される。この原因については明確な説明は未だ
なされていないが、ドレイン電流が大きい状態でよく観
察されることから、先に示した入力信号と出力信号が結
合した自己発振の特別な状態か、または利得が大きく非
線形性の強い素子が持つ大振幅動作特有の動作状態の遷
移等と推察される。いずれにせよ不安定な異常動作であ
り、高出力素子としては大きな欠点である。この異常動
作を回避するために、これまではバイアスを絞り、出力
を落として動作させてきた。これは高出力素子として
は、本末転倒した使い方であった。
【０００５】本発明の目的は、かかる問題を解決するこ
とにあり、飽和出力動作付近で特によく観察される発振
や出力レベルの変動などの異常動作を抑えることのでき
る多給電型複合トランジスタを提供することにある。
とにあり、飽和出力動作付近で特によく観察される発振
や出力レベルの変動などの異常動作を抑えることのでき
る多給電型複合トランジスタを提供することにある。
【０００６】
【課題を解決するための手段】第１の発明は、複数のＧ
ａＡｓメタル・セミコンダクタ型電界効果トランジスタ
を電極で接続給電する多給電型複合トランジスタにおい
て、ゲート電極への給電間隔が周期性を有しないことを
特徴としている。
ａＡｓメタル・セミコンダクタ型電界効果トランジスタ
を電極で接続給電する多給電型複合トランジスタにおい
て、ゲート電極への給電間隔が周期性を有しないことを
特徴としている。
【０００７】また、第２の発明は、複数のＧａＡｓメタ
ル・セミコンダクタ型電界効果トランジスタを電極で接
続給電する多給電型複合トランジスタにおいて、ゲート
電極方向の各チャネルの長さが周期性を有しないことを
特徴としている。
ル・セミコンダクタ型電界効果トランジスタを電極で接
続給電する多給電型複合トランジスタにおいて、ゲート
電極方向の各チャネルの長さが周期性を有しないことを
特徴としている。
【０００８】また、第３の発明は、複数のＧａＡｓメタ
ル・セミコンダクタ型電界効果トランジスタを電極で接
続給電する多給電型複合トランジスタにおいて、ソース
またはゲートまたはドレイン電極への給電用バスライン
から給電されているそれぞれソースまたはゲートまたは
ドレイン電極の数が周期性を有しないことを特徴として
いる。
ル・セミコンダクタ型電界効果トランジスタを電極で接
続給電する多給電型複合トランジスタにおいて、ソース
またはゲートまたはドレイン電極への給電用バスライン
から給電されているそれぞれソースまたはゲートまたは
ドレイン電極の数が周期性を有しないことを特徴として
いる。
【０００９】また、第４の発明は、複数のＧａＡｓメタ
ル・セミコンダクタ型電界効果トランジスタを電極で接
続給電する多給電型複合トランジスタにおいて、素子外
部からソースまたはゲートまたはドレイン電極への給電
用バスラインへの給電間隔が周期性を有しないことを特
徴としている。
ル・セミコンダクタ型電界効果トランジスタを電極で接
続給電する多給電型複合トランジスタにおいて、素子外
部からソースまたはゲートまたはドレイン電極への給電
用バスラインへの給電間隔が周期性を有しないことを特
徴としている。
【００１０】
【作用】発振や出力レベルの変動などの異常動作は、飽
和出力動作付近で特によく観察される。ところで、この
異常動作が生じている時のトランジスタで観察される発
光は、その素子の平面的な構造を反映したパターンであ
ることが分かった。ここで言う発光とは、チャネル中の
高電界で発生した正孔が電子と再結合する時に観察され
る光であり、異常のないＧａＡｓ ＭＥＳＦＥＴでは、
素子全体が均一に発光する。従って、異常動作が生じ、
素子の平面的な構造を反映したパターンで発光している
トランジスタ内では、自己発振などによる特定な定在波
または準安定な動作状態が素子の平面的な構造を反映し
て存在していると考えられる。この状態を打開するため
には、素子の平面構造において、対称性を落とせば良い
と結論できる。素子の対称性を低くする方法としては、
素子間隔を不均一にすること、即ち、ＧａＡｓ ＭＥＳ
ＦＥＴの場合は、ゲート電極間隔に周期性を持たせない
方法、または各々の素子の長さを不均一にすること、即
ち、ＧａＡｓ ＭＥＳＦＥＴの場合は、各々の素子のゲ
ート電極（これをゲートフィンガーと通常称することが
多い）方向のチャネルの長さが周期性を有しないように
する方法、またはソースまたはゲートまたはドレイン電
極への給電用バスラインから給電されているそれぞれソ
ースまたはゲートまたはドレイン電極の数が周期性を有
しない方法、または単に素子外部からソースまたはゲー
トまたはドレイン電極への給電用バスラインへの給電間
隔が周期性を有しない方法が考えられる。このいずれか
の方法によれば、高出力素子の飽和出力動作付近で特に
よく観察される発振や出力レベルの変動などの異常動作
が抑えられる。
和出力動作付近で特によく観察される。ところで、この
異常動作が生じている時のトランジスタで観察される発
光は、その素子の平面的な構造を反映したパターンであ
ることが分かった。ここで言う発光とは、チャネル中の
高電界で発生した正孔が電子と再結合する時に観察され
る光であり、異常のないＧａＡｓ ＭＥＳＦＥＴでは、
素子全体が均一に発光する。従って、異常動作が生じ、
素子の平面的な構造を反映したパターンで発光している
トランジスタ内では、自己発振などによる特定な定在波
または準安定な動作状態が素子の平面的な構造を反映し
て存在していると考えられる。この状態を打開するため
には、素子の平面構造において、対称性を落とせば良い
と結論できる。素子の対称性を低くする方法としては、
素子間隔を不均一にすること、即ち、ＧａＡｓ ＭＥＳ
ＦＥＴの場合は、ゲート電極間隔に周期性を持たせない
方法、または各々の素子の長さを不均一にすること、即
ち、ＧａＡｓ ＭＥＳＦＥＴの場合は、各々の素子のゲ
ート電極（これをゲートフィンガーと通常称することが
多い）方向のチャネルの長さが周期性を有しないように
する方法、またはソースまたはゲートまたはドレイン電
極への給電用バスラインから給電されているそれぞれソ
ースまたはゲートまたはドレイン電極の数が周期性を有
しない方法、または単に素子外部からソースまたはゲー
トまたはドレイン電極への給電用バスラインへの給電間
隔が周期性を有しない方法が考えられる。このいずれか
の方法によれば、高出力素子の飽和出力動作付近で特に
よく観察される発振や出力レベルの変動などの異常動作
が抑えられる。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１は、第１の発明のトランジスタ構造の
上部からの概略を示す図である。この図１に示す実施例
では、ゲート電極への給電間隔が周期性を有しない高出
力トランジスタ構造を採用しており、チャネルとチャネ
ルの間隔、即ち、ゲート間隔１１が一定ではない。ここ
で用いられているウエハは、分子線成長法により６００
℃で作製されたものであり、構造は高抵抗ＧａＡｓ基板
上にバッファ層として５０００オングストロームの無添
加ＧａＡｓ層および厚さ１７００オングストローム、電
子濃度３．５×１０17ｃｍ-3のＧａＡｓチャネルが形成
されている。
上部からの概略を示す図である。この図１に示す実施例
では、ゲート電極への給電間隔が周期性を有しない高出
力トランジスタ構造を採用しており、チャネルとチャネ
ルの間隔、即ち、ゲート間隔１１が一定ではない。ここ
で用いられているウエハは、分子線成長法により６００
℃で作製されたものであり、構造は高抵抗ＧａＡｓ基板
上にバッファ層として５０００オングストロームの無添
加ＧａＡｓ層および厚さ１７００オングストローム、電
子濃度３．５×１０17ｃｍ-3のＧａＡｓチャネルが形成
されている。
【００１３】この高出力ＧａＡｓ ＭＥＳＦＥＴの基本
的な作製プロセスでは、まず、チャネル以外の部分にボ
ロンをイオン注入することにより高抵抗化領域を形成
し、素子間の分離を行った後、Ａｕ／Ｎｉ／ＡｕＧｅに
よるソース電極１４およびドレイン電極１６用オーミッ
クコンタクトを蒸着およびリフトオフ法により形成し、
その後、２段階に所望の形状までチャネルをリセスエッ
チングし、Ａｌによるゲート電極１２を蒸着およびリフ
トオフ法により形成し、最後にＡｕメッキによる給電用
電極およびゲートパッド１３およびドレインパッド１７
を形成する。なお、ソース電極１４は、バイアホール１
５により直接裏面の接地電極と接続されている。
的な作製プロセスでは、まず、チャネル以外の部分にボ
ロンをイオン注入することにより高抵抗化領域を形成
し、素子間の分離を行った後、Ａｕ／Ｎｉ／ＡｕＧｅに
よるソース電極１４およびドレイン電極１６用オーミッ
クコンタクトを蒸着およびリフトオフ法により形成し、
その後、２段階に所望の形状までチャネルをリセスエッ
チングし、Ａｌによるゲート電極１２を蒸着およびリフ
トオフ法により形成し、最後にＡｕメッキによる給電用
電極およびゲートパッド１３およびドレインパッド１７
を形成する。なお、ソース電極１４は、バイアホール１
５により直接裏面の接地電極と接続されている。
【００１４】この素子の場合、ゲート間隔１１は、短い
方からそれぞれ３０，４２，４５，５５，５９μｍとし
た。また、ゲートフィンガー長は９０μｍである。この
高出力ＧａＡｓ ＭＥＳＦＥＴは、１８ＧＨｚにおいて
２６０ｍＷの飽和出力と３５％の効率が得られ、飽和出
力付近においても異常な動作は認められなかった。
方からそれぞれ３０，４２，４５，５５，５９μｍとし
た。また、ゲートフィンガー長は９０μｍである。この
高出力ＧａＡｓ ＭＥＳＦＥＴは、１８ＧＨｚにおいて
２６０ｍＷの飽和出力と３５％の効率が得られ、飽和出
力付近においても異常な動作は認められなかった。
【００１５】図２は、第２の発明のトランジスタ構造の
上部からの概略を示す図である。この図２に示す実施例
では、ゲート電極方向の各チャネルの長さが周期性を有
しない高出力トランジスタ構造を採用しており、ゲート
フィンガー方向のチャネルの長さ２１が各素子の間で一
定ではない。ここで用いられているウエハは、分子線成
長法により６００℃で作製されたものであり、構造は高
抵抗ＧａＡｓ基板上にバッファ層として６０００オング
ストロームの無添加ＧａＡｓ層および厚さ１２００オン
グストローム、電子濃度４．５×１０17ｃｍ-3のＧａＡ
ｓチャネルが形成されている。
上部からの概略を示す図である。この図２に示す実施例
では、ゲート電極方向の各チャネルの長さが周期性を有
しない高出力トランジスタ構造を採用しており、ゲート
フィンガー方向のチャネルの長さ２１が各素子の間で一
定ではない。ここで用いられているウエハは、分子線成
長法により６００℃で作製されたものであり、構造は高
抵抗ＧａＡｓ基板上にバッファ層として６０００オング
ストロームの無添加ＧａＡｓ層および厚さ１２００オン
グストローム、電子濃度４．５×１０17ｃｍ-3のＧａＡ
ｓチャネルが形成されている。
【００１６】この高出力ＧａＡｓ ＭＥＳＦＥＴの基本
的な作製プロセスは、第１の発明の実施例と同じであ
る。まず、チャネル以外の部分にボロンをイオン注入す
ることにより高抵抗化領域を形成し、素子間の分離を行
い、チャネルの領域２８を確保した後、Ａｕ／Ｎｉ／Ａ
ｕＧｅによるソース電極２４およびドレイン電極２６用
オーミックコンタクトを蒸着およびリフトオフ法により
形成し、その後、２段階にチャネルを所望の形状までリ
セスエッチングし、Ａｌによるゲート電極２２を蒸着お
よびリフトオフ方法により形成し、最後に、Ａｕメッキ
による給電用電極およびゲートパッド２３およびドレイ
ンパッド２７を形成する。ソース電極２４は、バイアホ
ール２５により直接裏面の電極と接続されている。
的な作製プロセスは、第１の発明の実施例と同じであ
る。まず、チャネル以外の部分にボロンをイオン注入す
ることにより高抵抗化領域を形成し、素子間の分離を行
い、チャネルの領域２８を確保した後、Ａｕ／Ｎｉ／Ａ
ｕＧｅによるソース電極２４およびドレイン電極２６用
オーミックコンタクトを蒸着およびリフトオフ法により
形成し、その後、２段階にチャネルを所望の形状までリ
セスエッチングし、Ａｌによるゲート電極２２を蒸着お
よびリフトオフ方法により形成し、最後に、Ａｕメッキ
による給電用電極およびゲートパッド２３およびドレイ
ンパッド２７を形成する。ソース電極２４は、バイアホ
ール２５により直接裏面の電極と接続されている。
【００１７】この素子の場合、チャネルの長さ２１は、
短い方からそれぞれ６０，６５，７２，７８，８２，９
１μｍとした。また、ゲート電極間隔は４８μｍであ
る。この高出力ＧａＡｓ ＭＥＳＦＥＴは、２２ＧＨｚ
において２４０ｍＷの飽和出力と３０％の効率が得ら
れ、飽和出力付近においても異常な動作は認められなか
った。
短い方からそれぞれ６０，６５，７２，７８，８２，９
１μｍとした。また、ゲート電極間隔は４８μｍであ
る。この高出力ＧａＡｓ ＭＥＳＦＥＴは、２２ＧＨｚ
において２４０ｍＷの飽和出力と３０％の効率が得ら
れ、飽和出力付近においても異常な動作は認められなか
った。
【００１８】図３は、第３の発明のトランジスタ構造の
上部からの概略を示す図である。この図３に示す実施例
では、ソースまたはゲートまたはドレイン電極への給電
用バスラインから給電されているそれぞれソースまたは
ゲートまたはドレイン電極の数が周期性を有しない高出
力トランジスタ構造を採用しており、ゲート給電用バス
ライン３１から給電されているゲート電極の数が一定で
はない。即ち、この素子の場合、左のゲート給電用バス
ラインから給電されているゲート電極は１つであるが、
右のゲート給電用バスラインから給電されているゲート
電極は３つであり、素子の対称性が低くなっている。
上部からの概略を示す図である。この図３に示す実施例
では、ソースまたはゲートまたはドレイン電極への給電
用バスラインから給電されているそれぞれソースまたは
ゲートまたはドレイン電極の数が周期性を有しない高出
力トランジスタ構造を採用しており、ゲート給電用バス
ライン３１から給電されているゲート電極の数が一定で
はない。即ち、この素子の場合、左のゲート給電用バス
ラインから給電されているゲート電極は１つであるが、
右のゲート給電用バスラインから給電されているゲート
電極は３つであり、素子の対称性が低くなっている。
【００１９】ここで用いられているウエハは、分子線成
長法により６００℃で作製されたものであり、構造は高
抵抗ＧａＡｓ基板上にバッファ層として５０００オング
ストロームの無添加ＧａＡｓ層および厚さ１４００オン
グストローム、電子濃度４×１０17ｃｍ-3のＧａＡｓチ
ャネルが形成されている。
長法により６００℃で作製されたものであり、構造は高
抵抗ＧａＡｓ基板上にバッファ層として５０００オング
ストロームの無添加ＧａＡｓ層および厚さ１４００オン
グストローム、電子濃度４×１０17ｃｍ-3のＧａＡｓチ
ャネルが形成されている。
【００２０】この高出力ＧａＡｓ ＭＥＳＦＥＴの基本
的な作製プロセスは、第１の発明の実施例と同じであ
る。まず、チャネル以外の部分にボロンをイオン注入す
ることにより高抵抗化領域を形成し、素子間の分離を行
った後、Ａｕ／Ｎｉ／ＡｕＧｅによるソース電極３４お
よびドレイン電極３６用オーミックコンタクトを蒸着お
よびリフトオフ法により形成し、その後、２段階にチャ
ネルを所望の形状までリセスエッチングし、Ａｌによる
ゲート電極３２を蒸着およびリフトオフ法により形成
し、最後に、Ａｕメッキによる給電用電極およびゲート
パッド３３およびドレインパッド３７を形成する。ソー
ス電極３４は、バイアホール３５により直接裏面の電極
と接続されている。
的な作製プロセスは、第１の発明の実施例と同じであ
る。まず、チャネル以外の部分にボロンをイオン注入す
ることにより高抵抗化領域を形成し、素子間の分離を行
った後、Ａｕ／Ｎｉ／ＡｕＧｅによるソース電極３４お
よびドレイン電極３６用オーミックコンタクトを蒸着お
よびリフトオフ法により形成し、その後、２段階にチャ
ネルを所望の形状までリセスエッチングし、Ａｌによる
ゲート電極３２を蒸着およびリフトオフ法により形成
し、最後に、Ａｕメッキによる給電用電極およびゲート
パッド３３およびドレインパッド３７を形成する。ソー
ス電極３４は、バイアホール３５により直接裏面の電極
と接続されている。
【００２１】なお、ゲートフィンガー長は７５μｍとし
た。ゲート電極間隔は４８μｍである。この高出力Ｇａ
Ａｓ ＭＥＳＦＥＴは、２０ＧＨｚにおいて１５０ｍＷ
の飽和出力と３３％の効率が得られ、飽和出力付近にお
いても異常な動作は認められなかった。
た。ゲート電極間隔は４８μｍである。この高出力Ｇａ
Ａｓ ＭＥＳＦＥＴは、２０ＧＨｚにおいて１５０ｍＷ
の飽和出力と３３％の効率が得られ、飽和出力付近にお
いても異常な動作は認められなかった。
【００２２】図４は、第４の発明のトランジスタ構造の
上部からの概略を示す図である。この図４に示す実施例
では、素子外部からソースまたはゲートまたはドレイン
電極への給電用バスラインへの給電間隔が周期性を有し
ない高出力トランジスタ構造を採用しており、ゲートパ
ッド４３からゲート給電用バスライン４１へ給電されて
いる間隔が対称的ではない。
上部からの概略を示す図である。この図４に示す実施例
では、素子外部からソースまたはゲートまたはドレイン
電極への給電用バスラインへの給電間隔が周期性を有し
ない高出力トランジスタ構造を採用しており、ゲートパ
ッド４３からゲート給電用バスライン４１へ給電されて
いる間隔が対称的ではない。
【００２３】ここで用いられているウエハは、分子線成
長法により６００℃で作製されたものであり、構造は高
抵抗ＧａＡｓ基板上にバッファ層として５０００オング
ストロームの無添加ＧａＡｓ層および厚さ１５００オン
グストローム、電子濃度４×１０17ｃｍ-3のＧａＡｓチ
ャネルが形成されている。
長法により６００℃で作製されたものであり、構造は高
抵抗ＧａＡｓ基板上にバッファ層として５０００オング
ストロームの無添加ＧａＡｓ層および厚さ１５００オン
グストローム、電子濃度４×１０17ｃｍ-3のＧａＡｓチ
ャネルが形成されている。
【００２４】この高出力ＧａＡｓ ＭＥＳＦＥＴの基本
的な作製プロセスは、第１の発明の実施例と同じであ
る。まず、チャネル以外の部分にボロンをイオン注入す
ることにより高抵抗化領域を形成し、素子間の分離を行
った後、Ａｕ／Ｎｉ／ＡｕＧｅによるソース電極４４お
よびドレイン電極４６用オーミックコンタクトを蒸着お
よびリフトオフ法により形成し、その後、２段階にチャ
ネルを所望の形状までリセスエッチングし、ＷＳｉによ
るゲート電極４２を蒸着およびリフトオフ法により形成
し、最後に、Ａｕメッキによる給電用電極およびゲート
給電用バスライン４１およびゲートパッド４３およびド
レインパッド４７を形成する。この素子は、ソースエア
ブリッジ４５によりソース電極４４が給電されている。
的な作製プロセスは、第１の発明の実施例と同じであ
る。まず、チャネル以外の部分にボロンをイオン注入す
ることにより高抵抗化領域を形成し、素子間の分離を行
った後、Ａｕ／Ｎｉ／ＡｕＧｅによるソース電極４４お
よびドレイン電極４６用オーミックコンタクトを蒸着お
よびリフトオフ法により形成し、その後、２段階にチャ
ネルを所望の形状までリセスエッチングし、ＷＳｉによ
るゲート電極４２を蒸着およびリフトオフ法により形成
し、最後に、Ａｕメッキによる給電用電極およびゲート
給電用バスライン４１およびゲートパッド４３およびド
レインパッド４７を形成する。この素子は、ソースエア
ブリッジ４５によりソース電極４４が給電されている。
【００２５】この素子の場合はゲートパッドが２つであ
るが、さらに出力を増やすためにゲート電極数を増やし
た場合には、ゲートパッドをゲート給電用バスラインに
対して間隔を対称性の低い場所に設ければよい。ゲート
フィンガー長は１２５μｍ、ゲート電極間隔は４８μｍ
である。この高出力ＧａＡｓ ＭＥＳＦＥＴは、１０Ｇ
Ｈｚにおいても５００ｍＷの飽和出力と４０％の効率が
得られ、飽和出力付近においても異常な動作は認められ
なかった。
るが、さらに出力を増やすためにゲート電極数を増やし
た場合には、ゲートパッドをゲート給電用バスラインに
対して間隔を対称性の低い場所に設ければよい。ゲート
フィンガー長は１２５μｍ、ゲート電極間隔は４８μｍ
である。この高出力ＧａＡｓ ＭＥＳＦＥＴは、１０Ｇ
Ｈｚにおいても５００ｍＷの飽和出力と４０％の効率が
得られ、飽和出力付近においても異常な動作は認められ
なかった。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
素子の平面構造において、対称性を落とすことにより、
飽和出力動作付近で特によく観察される発振や出力レベ
ルの変動などの異常動作を抑えることができる超高周波
帯での高出力多給電型複合トランジスタを得ることがで
きる。
素子の平面構造において、対称性を落とすことにより、
飽和出力動作付近で特によく観察される発振や出力レベ
ルの変動などの異常動作を抑えることができる超高周波
帯での高出力多給電型複合トランジスタを得ることがで
きる。
【００２７】また、本発明の実施例では、２段階にリセ
スエッチングしたＧａＡｓチャネルのＭＥＳＦＥＴの例
で示したが、これを２次元電子ガスＦＥＴやバイポーラ
トランジスタ等、利得が高く非線形性の強い特性の素子
であれば同様な効果が得られることは明らかである。
スエッチングしたＧａＡｓチャネルのＭＥＳＦＥＴの例
で示したが、これを２次元電子ガスＦＥＴやバイポーラ
トランジスタ等、利得が高く非線形性の強い特性の素子
であれば同様な効果が得られることは明らかである。
【図１】第１の発明のトランジスタ構造の概略を示す図
である。
である。
【図２】第２の発明のトランジスタ構造の概略を示す図
である。
である。
【図３】第３の発明のトランジスタ構造の概略を示す図
である。
である。
【図４】第４の発明のトランジスタ構造の概略を示す図
である。
である。
１１ ゲート間隔 １２，２２，３２，４２ ゲート電極 １３，２３，３３，４３ ゲートパッド １４，２４，３４，４４ ソース電極 １５，２５，３５ バイアホール １６，２６，３６，４６ ドレイン電極 １７，２７，３７，４７ ドレインパッド ２１ チャネルの長さ ２８ チャネルの領域 ３１ ゲート給電用バスライン ４１ ゲート給電用バスライン ４５ ソース エアブリッジ
Claims (4)
- 【請求項１】複数のＧａＡｓメタル・セミコンダクタ型
電界効果トランジスタを電極で接続給電する多給電型複
合トランジスタにおいて、 ゲート電極への給電間隔が周期性を有しないことを特徴
とする多給電型複合トランジスタ。 - 【請求項２】複数のＧａＡｓメタル・セミコンダクタ型
電界効果トランジスタを電極で接続給電する多給電型複
合トランジスタにおいて、 ゲート電極方向の各チャネルの長さが周期性を有しない
ことを特徴とする多給電型複合トランジスタ。 - 【請求項３】複数のＧａＡｓメタル・セミコンダクタ型
電界効果トランジスタを電極で接続給電する多給電型複
合トランジスタにおいて、 ソースまたはゲートまたはドレイン電極への給電用バス
ラインから給電されているそれぞれソースまたはゲート
またはドレイン電極の数が周期性を有しないことを特徴
とする多給電型複合トランジスタ。 - 【請求項４】複数のＧａＡｓメタル・セミコンダクタ型
電界効果トランジスタを電極で接続給電する多給電型複
合トランジスタにおいて、 素子外部からソースまたはゲートまたはドレイン電極へ
の給電用バスラインへの給電間隔が周期性を有しないこ
とを特徴とする多給電型複合トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04218064A JP3105654B2 (ja) | 1992-08-18 | 1992-08-18 | 多給電型複合トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04218064A JP3105654B2 (ja) | 1992-08-18 | 1992-08-18 | 多給電型複合トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669249A true JPH0669249A (ja) | 1994-03-11 |
| JP3105654B2 JP3105654B2 (ja) | 2000-11-06 |
Family
ID=16714088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04218064A Expired - Lifetime JP3105654B2 (ja) | 1992-08-18 | 1992-08-18 | 多給電型複合トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3105654B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0818828A1 (en) * | 1996-07-08 | 1998-01-14 | Oki Electric Industry Co., Ltd. | Power field effect transistor |
| US6669822B1 (en) | 1998-10-28 | 2003-12-30 | Ebara Corporation | Method for carbonizing wastes |
| JP2012182438A (ja) * | 2011-02-08 | 2012-09-20 | Toshiba Corp | 半導体装置 |
| JPWO2011039792A1 (ja) * | 2009-09-29 | 2013-02-21 | 株式会社東芝 | 半導体装置 |
-
1992
- 1992-08-18 JP JP04218064A patent/JP3105654B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0818828A1 (en) * | 1996-07-08 | 1998-01-14 | Oki Electric Industry Co., Ltd. | Power field effect transistor |
| US5949106A (en) * | 1996-07-08 | 1999-09-07 | Oki Electric Industry Co., Ltd. | FET input/output pad layout |
| US6669822B1 (en) | 1998-10-28 | 2003-12-30 | Ebara Corporation | Method for carbonizing wastes |
| JPWO2011039792A1 (ja) * | 2009-09-29 | 2013-02-21 | 株式会社東芝 | 半導体装置 |
| JP2012182438A (ja) * | 2011-02-08 | 2012-09-20 | Toshiba Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3105654B2 (ja) | 2000-11-06 |
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