JPH0669088B2 - 画像入力装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、半導体装置に係り、特に受像用の半導体装置
等として用いられる３次元型の半導体装置に関する。

〔従来技術とその問題点〕

人間が情報処理に利用するために、発生される文字や図
形を処理することにより、必要な情報を提供するシステ
ム、すなわち画線処理システムにおいて、人間をとりま
く外部世界の画像を入力する素子は、極めて重要な構成
要素である。この画像入力用素子のうち、半導体素子と
してはCCD（charge coupled device:電荷結合素子）が
よく知られており、各分野でひんばんに使用されてい
る。

CCDは、第１図にその断面を示す如く半導体基板１の表
面に形成された絶縁膜２の上に多数の電荷転送用電極
（31,32,33,34,35……）を近接して配置したものであ
り、一種のモス（MOS）キャパシタアレイからなるもの
である。

たとえば、１列に並べられたこれらの電極31,32,33,34,
35のうちの１つの電極33に電圧−Ｖ_Ｒを印加すると共に
それ以外の電極31,32,34,35は０電位に保つことにする
と、前記電極33には周囲に比べて深い空乏領域が発生す
る。このときの各位置における電位の状態を第２図に示
す。この電位の低いＡ−Ａ′の部分、すなわち、電極33
の下に電子が束縛される。次いで隣接する電極34に電圧
−V₂（V₁＜V₂）を印加し、ポテンシャルの井戸を電極34
に移し、その後、電極33を０電位に戻すと電荷は電極１
段分転送されたことになる。このようにして、ポテンシ
ャルの井戸を移動させて、この電子を移動させることが
できる。光によって励起された電子、正孔対は、電場が
加えられると、正反対の方向へ移動する。すなわち、こ
こでは第３図ａに示す如く正孔は基板電流となり、基板
表面を流れ、電子はポテンシャルの井戸に束縛される。

このように、CCDは光により発生した電子を上記ポテン
シャルの井戸に束縛させ、このポテンシャルの井戸を移
動させることにより、MOSキャパシタアレイすなわちこ
の電極列の一端でこの電子の電荷量を呼び出す構成とな
っている。

上述したようなCCDを用いた画像入力素子すなわち撮像
素子では、二次元情像である画像は１次元のデータとし
て逐時的に取り出され、そのデータから元の画像を再構
成した後に画像処理を行なわなければならず、処理が複
雑かつ、処理時間がかかるという欠点があった。

また、該データを取り出す際、ポテンシャルの井戸は順
次動かされるわけであるが、この時、束縛された電荷が
失われ易い。

さらに、CCDでは、動作がアナログ的であるため、ディ
ジタル量に変換した後にデータ処理を行なわなければな
らない等の不都合があった。

又、上記例の他に光電変換素子とスイッチング素子を平
面的に配置したものもある。これはSi基板にＸ選択用と
Ｙ選択用のMOS型トランジスタを夫々設けると共に一方
の選択用トランジスタのソース領域と基板とフォトダイ
オードを構成して単位セルとし、光入射により蓄積した
電荷を読み出す様にしたものである。しかしながら涌き
出した電荷が基板に逃げるので基板電位が変化して回路
の誤動作を招き易い等の問題があった。このために受光
部と論理回路部とを電気的に充分分離するために、広い
分離領域が必要となり集積度に問題があった。

第３図ｂは、２次元配列したCCD素子を受光装置として
使用した。画像処理装置の概略を示す。101はＸデコー
ダ、102はＹデコーダ、103はセンス回路、104は出力、1
05は主メモリ、106は特徴抽出プログラムを示し、107は
境界抽出、108は頂点抽出、109はシーン解析を夫々示
す。CCD素子により得られた画像データは、１／０の２
値ビットパターンに変換されて、主メモリ上に転送され
る。メモリ上に得られた１／０のビット情報は、隣接ア
ドレスのビット情報とXORを取り、境界の抽出を行う。
この境界データから、頂点を抽出して、シーン解析を行
う。主メモリからこのシーン解析迄は、プログラムによ
るため、長い計算時間を必要とする。この境界抽出，頂
点抽出が、実時間で、並列に処理することができれば、
プログラムの計算時間を大巾に減らすことが可能であ
る。

〔発明の目的〕

本発明は、前記実情に鑑みてなされたもので、構造の簡
単な画像入力装置を提供することを目的とする。

特に、画像データをディジタル化すると共に、２次元の
画像を２次元のデータ情報として取り出す撮像素子を構
造の簡単な３次元大規模集積回路として集積し、この撮
像素子の出力データを前処理する論理回路を提供するこ
とを目的とする。

〔発明の概要〕

例えば基板上に形成された複数個のMOS型トランジスタ
からなる第１の半導体素子群と、さらに該第１の半導体
素子群の上に絶縁膜を介して形成された複数個の逆バイ
アスされたフォトダイオードからなる第２の半導体素子
群とを備え、各MOS型トランジスタのゲート電極は、前
記フォトダイオードを構成するｐ又はｎ型領域と夫々接
続され、かつ各MOS型トランジスタのゲート電極はソー
ス又はドレイン領域と抵抗素子を介して接続し各MOS型
トランジスタのソース又はドレインに前処理を行う論理
回路を接続したことを特徴とする半導体装置により上記
目的を達成する。

〔発明の効果〕

以上、説明してきたように、本発明によれば、構造が簡
単で信頼性の高い３次元の大規模集積回路を形成し得
る。

又、例えば、画像入力装置においては基板上に複数個の
第１半導体素子からなる論理回路装置を形成すると共
に、さらにこの上に、複数個の第２半導体素子からなる
受光装置を形成し、この第２半導体素子の所定の半導体
領域を前記第１半導体素子のゲート電極と接続している
ため、大規模集積化に加えて、画像データをディジタル
化すると共に２次元のデータ情報として取り出すことが
でき、直接、演算装置に入力することが可能である。

従来のように受光ダイオードと処理部が同一平面上に集
積されている構造では、処理部で複雑な前処理を行わせ
ると、処理部の専有面積が大きくなり、受光ダイオード
の密度が疎になり、解像力の低下を引き起こすことにな
ってしまう。本発明によれば、処理部には、受光素子の
専有面積がなく、その上、この受光素子と処理部とを分
離する分離領域が不要なために、複雑な論理回路を受光
フォト・ダイオード下に構成することが可能である。
又、同一基板上に受光用フォトダイオードが集積された
第９図に示す従来の方式では、受光用フォト・ダイオー
ドで発生した電子・正孔対による基板電流により基板電
流がゆらぎ、高速度のデータ処理を行うと基板電流が増
大し基板電位がういてしまい、高速処理が不可能とな
る。本発明によればフォト・ダイオードと完全に分かれ
ているため処理部の基板電位は、一定電位に保つことが
可能である。このため、安定したMOS半導体素子の動作
が可能であり、処理部のデータ処理を高速に行うことが
できる。又、本発明によれば、受光フォトダイオードに
より発生した電荷は直接、処理部のゲート電極に印加さ
れるために、基板電流によって生ずる。基板電位の浮き
上がりはない。このために、安定して、データの高速処
理が可能である。受光フォトダイオードに付加されたイ
ンバータ（20）により、整形されたデータは、High,Low
の論理レベルで表わされるディジタル量に変換されたた
めに、受光フォトダイオード直下で、すぐに、ディジタ
ル処理が可能である。このため第３図ｂに示すように従
来のメモリ状に配置された受光フォト・ダイオードから
主メモリに一坦画像データを転送したのち、メモリ内容
を読み出し外部のプログラムによるデータ処理で一括し
て、処理するような方式とは異なり、本発明では受光部
＋処理部で、複雑な前処理を行うことが可能である。

したがって、従来では後置画像システムにより全面的に
行っていた画像処理を第７図（ｆ）による前置受光半導
体装置（121）上で画像の特徴抽出を並列に前処理する
ことができる。

このように、本発明では、前処理によって得られた境
界、頂点等のパターンデータ（122）を画像データ（12
3）とともに、シーン解析部（124）に出力できるため
に、従来では、プログラムが行っていた特徴抽出が不要
となる。このため画像処理速度の大巾な短縮が可能であ
る。

又、処理系を、受光素子と同一の半導体装置に集積する
ことが可能なために、半導体素子レベルの微細なパター
ンの処理が可能となり、高精度な画像処理を行うことが
できる。

〔発明の実施例〕

以下、本発明を本発明の実施例に基づいて詳細に説明す
る。

この画像入力装置は、第４図にその一部概要図、第５図
にその等価回路図を示す如く、ｐ型シリコン基板10上に
形成されたインバータトランジスタとしてのMOSトラン
ジスタ20と該MOSトランジスタ20の上に絶縁膜30を介し
て形成された受光ダイオード40となり構成されている。

このMOSトランジスタ20は、ｐ型シリコン基板10内に形
成されたn⁺シリコン領域であるソース（領域）21および
ドレイン（領域）22と、ソース21ドレイン22間に位置す
るｐ型シリコン（基板）領域の表面に熱酸化膜23を介し
て形成された、ポリシリコンからなるゲート電極24と、
第１の金属電極25とより構成されており、さらにこのゲ
ート電極24上からソース領域21上にかけて高抵抗のポリ
シリコン層26が形成されている。

また、受光ダイオード40はエネルギービームアニール等
により単結晶化されたＰ型単結晶シリコン領域41と、n⁺
型単結晶シリコン領域42とより構成されており、表面に
は熱酸化膜43が形成されている。各々の受光ダイオード
40は絶縁膜30により他の半導体素子とは電気的に分離さ
れていると共に、逆バイアス状態（VDD）に電圧印加さ
れている。さらに前記ｐ型シリコン領域41の表面上には
前記熱酸化膜43を介してポリシリコン膜44が形成されて
おり、ここにバイアス印加してこの受光ダイオード上部
の電位を一様にすると共に、該熱酸化膜43とｐ型シリコ
ン領域41との界面に反転層を形成するための役割を果し
ている。またこのポリシリコン膜44は、入射光が前記MO
Sトランジスタまで到達しないように調節するためのバ
ッファの役割を果している。

更に、この受光ダイオード40の受光部周辺は、表面をn⁺
型シリコン領域42と接続される第２金属電極45で被覆さ
れている。この第２金属電極45は遮光マスクの役割をも
兼ねており、この第２金属電極45の存在によって、受光
部上を照射した光信号のみを検出することができるよう
に構成されている。

次に、この画像入力装置の動作について説明する。

光エネルギーにより励起された電子、正孔対は、ダイオ
ードに印加されている逆バイアス電圧により電場のため
に夫々正反対の方向に移動する。すなわち、電子は電源
電圧VDDにバイアスされたn⁺型シリコン領域42内に吸収
されるが、正孔はゲート24に接続された高抵抗のポリシ
リコン層26を通って放電される。電子、正孔の放電時定
数はこのポリシリコン層26のもつ抵抗値を適切に選択す
ることにより任意の値に設定可能であり、たとえば、こ
の装置への入射光が第６図（ａ）に示す如くである時、
第６図（ｂ）に示す如くである。ここで、縦軸はダイオ
ード内の電荷量を示し、横軸は時間ｔを示しており、点
線ａは正孔、実線ｂは電子の状態を示す。

さらにこれによるインバータートランジスタのゲート電
圧の変化は第６図（ｃ）に示す如くなり、これによるイ
ンバータートランジスタの出力波形は第６図（ｄ）に示
く如くなる。

この図から明らかなように、この画像入力装置に入射し
た光は、受光した位置において、リアルタイムで処理す
ることができ、２次元の画像を２次元のディジタル情報
として取り出すことができるため、後のデータ処理が容
易である。

また構造が簡単でかつ、３次元構造をなして受光部と処
理部が集積されているため、受光用及びデータ処理用の
半導体部分が密に集積でき、装置の大幅な小型化が可能
となる。更には、例えばCCD素子等においては、受光部
とそれをとりまく伝達部が２次元的に配置されるため、
受光部をとびとびにしかとることが不可能であったが、
本発明の構造によれば、３次元構造であるため、受光部
の配列が自由である。

更に、受光部の周辺は金属電極で覆われているため、周
辺の光が遮弊され、隣接部の信号との分離がよい。

なお、ｐ型のシリコン基板を使用したが必ずしもこれに
限定されることはない。

更に、各半導体素子の構成についても、実施例に限定さ
れることなく適用可能である。

第７図（ａ）は、複数個の前記インバータ出力の論理和
NORをとった回路図である。この図では、受光フォト・
ダイオード、PD1、PD2、PD3に、同時に光が入射した場
合にのみ、NOR出力は、Highになる。。今この受光フォ
ト・ダイオードPD1,PD2,PD3を第７図（ｂ）（ｃ）のよ
うに配置すると、直接パターンl1を認識することができ
る。又、PD3をPD3′に配置することで、直角パターンAN
G1を認識することができる。このように簡単な結線を行
うことで、受光像の種々のパターンを認識することが可
能であり、従来、リフトで処理していた画像処理の一部
を前処理することができる。この前処理データと画像デ
ータを、後置画像処理システムに転送することで、デー
タ処理の高速化を計ることが可能である。

第８図は、前記インバータを直列に接続することによ
り、論理積NANDをとった回路図である。この図では、全
インベータが導通した時に、High出力が出て論理和NOR
と同様なパターンを認識を行うことができる。

第７図（ｄ）は、上記インバータl1、ANG1を認識するた
めに、CMOSを用いて論理回路を構成した例である。ANG1
のパターンを認識するためにPD1,PD2,PD3′のMOS素子の
出力のNORが取られている。

第７図（ｅ）は、この小構成を、２次元配列したもので
ある。各部分領域でどのパターンが認識されたか認識す
ることで、全体のパターンの認識を行うことができる。

第７図（ｅ）は平面図で、受光領域201,202、論理素子
領域203,204が交互に実際には密に配列されている。

【図面の簡単な説明】

第１図は、通常のCCDを示す図、第２図は、第１図のＡ
−Ａ′,B−Ｂ′,C−Ｃ′,D−Ｄ′面での電位を示す図、
第３図は、第１図に示されているCCDの動作説明図、第
４図は、本発明実施例の画像入力装置の一部概要図、第
５図は第４図に示されている装置の等価回路図、第６図
において、（ａ）は入射光と時間ｔの関係を示す図、
（ｂ）は受光ダイオード内の電荷量と時間ｔの関係を示
す図、（ｃ）はインバータートランジスタのゲート電圧
の変化を示す図、（ｄ）はインバータートランジスタの
出力波形を示す図、第７図（ａ）は実施例の回路図、
（ｂ）は斜視図、（ｃ）（ｄ）（ｅ）は平面図、（ｆ）
はシステムの図、第８図は他の実施例の回路図、第９図
は断面図である。 １……半導体基板、２……絶縁膜、31,32,33,34,35……
電極、10……ｐ型シリコン基板、20……MOSトランジス
タ、21……ソース、22……ドレイン、23……熱酸化膜、
24……ゲート電極、25……第１の金属電極、26……高抵
抗のポリシリコン層、30……絶縁膜、40……受光ダイオ
ード、41……ｐ型シリコン領域、42……n⁺型シリコン領
域、43……熱酸化膜、44……ポリシリコン層、45……第
２金属電極、ａ……正孔による放電曲線、ｂ……電子に
よる放電曲線。

Claims (2)

【特許請求の範囲】
1. 【請求項１】基板上に形成された複数個のMOSトランジ
   スタからなる第１の半導体素子群と、このMOSトランジ
   スタのゲート電極上に形成された第一導電型の半導体層
   とこのMOSトランジスタのソース及びドレイン領域上で
   絶縁膜を介して形成された第二導電型の半導体層とから
   なり、第一及び第二導電型の半導体層で受光素子を構成
   し、かつこの第二導電型の半導体層は逆バイアス電圧が
   印加された、複数個の入射光を光電変換する前記受光素
   子からなる第２の半導体素子群とを備え、前記MOSトラ
   ンジスタのゲート電極は、前記受光素子を形成する第一
   導電型の半導体層に接続されると共に前記MOSトランジ
   スタのソース領域と抵抗素子を介して接続され、前記MO
   Sトランジスタのドレイン領域に接して配線が論理回路
   の入力として設けられたことを特徴とする画線入力装
   置。
2. 【請求項２】前記複数の受光素子において光電変換され
   た電荷量に応じて前記MOSトランジスタのソース領域に
   前記抵抗素子を介して電荷が放電され、前記ドレイン領
   域に接続された配線の電位が決定されることを特徴とす
   る特許請求の範囲第１項記載の画像入力装置。