JPH0668680A - センス回路 - Google Patents
センス回路Info
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- JPH0668680A JPH0668680A JP4217768A JP21776892A JPH0668680A JP H0668680 A JPH0668680 A JP H0668680A JP 4217768 A JP4217768 A JP 4217768A JP 21776892 A JP21776892 A JP 21776892A JP H0668680 A JPH0668680 A JP H0668680A
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Abstract
(57)【要約】
【目的】 ダイナミック回路に好適で、プリチャージさ
れたデータ線の電位変化を高速に検出することができる
センス回路を提供する。 【構成】 ビット線１１１の電位変化を検出して電流を
供給するＰチャネルＭＯＳＦＥＴ１０２と、このＰチャ
ネルＭＯＳＦＥＴ１０２の供給電流を基準電流として入
力し、かつ出力電流端子１０５ａをビット線１１１に接
続したカレントミラー回路１４５とを有している。ビッ
ト線１１１の電位低下によってＰチャネルＭＯＳＦＥＴ
１０２からカレントミラー回路１４５へ電流が流れ込む
と、カレントミラー回路１４５の出力電流がＮチャネル
ＭＯＳＦＥＴ１０５のドレインに流れ、ビット線１１１
が放電される。これにより、高速動作するセンス回路を
実現する。
れたデータ線の電位変化を高速に検出することができる
センス回路を提供する。 【構成】 ビット線１１１の電位変化を検出して電流を
供給するＰチャネルＭＯＳＦＥＴ１０２と、このＰチャ
ネルＭＯＳＦＥＴ１０２の供給電流を基準電流として入
力し、かつ出力電流端子１０５ａをビット線１１１に接
続したカレントミラー回路１４５とを有している。ビッ
ト線１１１の電位低下によってＰチャネルＭＯＳＦＥＴ
１０２からカレントミラー回路１４５へ電流が流れ込む
と、カレントミラー回路１４５の出力電流がＮチャネル
ＭＯＳＦＥＴ１０５のドレインに流れ、ビット線１１１
が放電される。これにより、高速動作するセンス回路を
実現する。
Description
【０００１】
【産業上の利用分野】この発明は、ダイナミック回路の
センス回路に関するものである。
センス回路に関するものである。
【０００２】
【従来の技術】従来、レジスタファイル，ＲＡＭ，ＲＯ
ＭおよびＰＬＡなど高速動作が必要な大規模回路の構成
としてダイナミック回路が用いられてきた。ダイナミッ
ク回路は、所定電位にプリチャージされるデータ線を有
しており、このデータ線の電位を検出するのにセンス回
路が用いられている。
ＭおよびＰＬＡなど高速動作が必要な大規模回路の構成
としてダイナミック回路が用いられてきた。ダイナミッ
ク回路は、所定電位にプリチャージされるデータ線を有
しており、このデータ線の電位を検出するのにセンス回
路が用いられている。
【０００３】従来のダイナミック回路として、レジスタ
ファイル用読み出し回路を図７を参照しながら説明す
る。図７は従来のダイナミック回路のセンス回路を説明
するための回路図である。図７において、７０１はレジ
スタファイル内のメモリセルであり、Ｎチャネル型のＭ
ＯＳＦＥＴ７０１ａ，７０１ｂおよびラッチ回路７０１
ｃからなる。また、７０２はＰチャネルＭＯＳＦＥＴか
らなるプリチャージ回路、７０３はセンス回路となるイ
ンバータ回路である。
ファイル用読み出し回路を図７を参照しながら説明す
る。図７は従来のダイナミック回路のセンス回路を説明
するための回路図である。図７において、７０１はレジ
スタファイル内のメモリセルであり、Ｎチャネル型のＭ
ＯＳＦＥＴ７０１ａ，７０１ｂおよびラッチ回路７０１
ｃからなる。また、７０２はＰチャネルＭＯＳＦＥＴか
らなるプリチャージ回路、７０３はセンス回路となるイ
ンバータ回路である。
【０００４】このように構成された従来のダイナミック
回路では、プリチャージ回路７０２のプリチャージイネ
ーブル線７１２を制御することにより、ビット線７１１
の電位を高電位（以下“Ｈ”と略記する）にプリチャー
ジし、メモリセル７０１のワード線７１３を“Ｈ”とし
たときに、メモリセル７０１の内容に基づいてビット線
７１１の電位が決定される。
回路では、プリチャージ回路７０２のプリチャージイネ
ーブル線７１２を制御することにより、ビット線７１１
の電位を高電位（以下“Ｈ”と略記する）にプリチャー
ジし、メモリセル７０１のワード線７１３を“Ｈ”とし
たときに、メモリセル７０１の内容に基づいてビット線
７１１の電位が決定される。
【０００５】メモリセル７０１の内容が“Ｈ”のときに
はビット線７１１を放電させ、低電位（以下“Ｌ”と略
記する）とする。また、メモリセル７０１の内容が
“Ｌ”のときには放電の電流パスがないため、ビット線
７１１は“Ｈ”のままとなる。そして、インバータ回路
７０３によりビット線７１１の論理反転信号をセンス出
力線７１４に出力することでメモリセル７０１の内容が
出力されることとなる。
はビット線７１１を放電させ、低電位（以下“Ｌ”と略
記する）とする。また、メモリセル７０１の内容が
“Ｌ”のときには放電の電流パスがないため、ビット線
７１１は“Ｈ”のままとなる。そして、インバータ回路
７０３によりビット線７１１の論理反転信号をセンス出
力線７１４に出力することでメモリセル７０１の内容が
出力されることとなる。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うに構成された従来のダイナミック回路では、データの
読み出し時にメモリセル７０１内のＭＯＳＦＥＴ７０１
ａ，７０１ｂのみを用いて、ビット線７１１が放電され
ていた。通常、メモリセル面積の縮小を目的として、メ
モリセル７０１内にはゲート幅の小さなＭＯＳＦＥＴ７
０１ａ，７０１ｂが用いられ、かつ、その２つが直列に
接続されているため、ビット線７１１の放電時間が長く
なる。特に、マイクロプロセッサ等の用途では、回路の
大規模化からビット線７１１等のデータ線長が長くな
り、かつ複数のセルが接続されて、データ線の負荷容量
や配線抵抗が大きくなるため、放電時間がますます長く
なっていた。
うに構成された従来のダイナミック回路では、データの
読み出し時にメモリセル７０１内のＭＯＳＦＥＴ７０１
ａ，７０１ｂのみを用いて、ビット線７１１が放電され
ていた。通常、メモリセル面積の縮小を目的として、メ
モリセル７０１内にはゲート幅の小さなＭＯＳＦＥＴ７
０１ａ，７０１ｂが用いられ、かつ、その２つが直列に
接続されているため、ビット線７１１の放電時間が長く
なる。特に、マイクロプロセッサ等の用途では、回路の
大規模化からビット線７１１等のデータ線長が長くな
り、かつ複数のセルが接続されて、データ線の負荷容量
や配線抵抗が大きくなるため、放電時間がますます長く
なっていた。
【０００７】その結果、ワード線７１３を“Ｈ”レベル
としてからセンス出力線７１４の論理レベルが確定する
までの遅延時間が大きくなり、インバータ回路７０３に
よるセンス時間が長くなるという問題があった。この発
明の目的は上記問題点を解決するものであり、ダイナミ
ック回路に好適で、プリチャージされたデータ線の電位
変化を高速に検出することができるセンス回路を提供す
ることである。
としてからセンス出力線７１４の論理レベルが確定する
までの遅延時間が大きくなり、インバータ回路７０３に
よるセンス時間が長くなるという問題があった。この発
明の目的は上記問題点を解決するものであり、ダイナミ
ック回路に好適で、プリチャージされたデータ線の電位
変化を高速に検出することができるセンス回路を提供す
ることである。
【０００８】
【課題を解決するための手段】請求項１記載のセンス回
路は、データ線の電位変化を検出して電流を供給する電
流供給手段と、この電流供給手段の供給電流を基準電流
として入力し、かつ出力電流端子をデータ線に接続した
カレントミラー回路とを備えたものである。請求項２記
載のセンス回路は、データ線の電位変化を検出して電流
を供給する電流供給手段と、この電流供給手段の供給電
流を基準電流として入力し、かつ出力電流端子をデータ
線に接続したカレントミラー回路と、ゲート入力線をデ
ータ線に接続したインバータ回路と、このインバータ回
路の出力線の電位に基づいて電流供給手段からカレント
ミラー回路への供給電流量を制御する供給電流量制御手
段とを備えたものである。
路は、データ線の電位変化を検出して電流を供給する電
流供給手段と、この電流供給手段の供給電流を基準電流
として入力し、かつ出力電流端子をデータ線に接続した
カレントミラー回路とを備えたものである。請求項２記
載のセンス回路は、データ線の電位変化を検出して電流
を供給する電流供給手段と、この電流供給手段の供給電
流を基準電流として入力し、かつ出力電流端子をデータ
線に接続したカレントミラー回路と、ゲート入力線をデ
ータ線に接続したインバータ回路と、このインバータ回
路の出力線の電位に基づいて電流供給手段からカレント
ミラー回路への供給電流量を制御する供給電流量制御手
段とを備えたものである。
【０００９】請求項３記載のセンス回路は、データ線の
電位変化を検出して電流を供給する電流供給手段と、こ
の電流供給手段の供給電流を基準電流として入力し、か
つ出力電流端子をデータ線に接続したカレントミラー回
路と、データ線の電位に基づいて電流供給手段からカレ
ントミラー回路への供給電流量を制御する供給電流量制
御手段とを備えたものである。
電位変化を検出して電流を供給する電流供給手段と、こ
の電流供給手段の供給電流を基準電流として入力し、か
つ出力電流端子をデータ線に接続したカレントミラー回
路と、データ線の電位に基づいて電流供給手段からカレ
ントミラー回路への供給電流量を制御する供給電流量制
御手段とを備えたものである。
【００１０】請求項４記載のセンス回路は、データ線の
電位変化を検出して電流を供給する電流供給手段と、こ
の電流供給手段の供給電流を基準電流として入力し、か
つ出力電流端子をデータ線に接続したカレントミラー回
路と、データ線をプリチャージするときに、カレントミ
ラー回路の基準電流の入力線の電位を接地線電位に設定
する電位設定手段とを備えたものである。
電位変化を検出して電流を供給する電流供給手段と、こ
の電流供給手段の供給電流を基準電流として入力し、か
つ出力電流端子をデータ線に接続したカレントミラー回
路と、データ線をプリチャージするときに、カレントミ
ラー回路の基準電流の入力線の電位を接地線電位に設定
する電位設定手段とを備えたものである。
【００１１】請求項５記載のセンス回路は、請求項１，
２，３または４記載のセンス回路において、カレントミ
ラー回路が、ドレインとゲートを基準電流の入力線に接
続し、ソースを接地線に接続した第１のＭＯＳＦＥＴ
と、ゲートを基準電流の入力線に接続し、ドレインをデ
ータ線に接続し、ソースを接地線に接続した第２のＭＯ
ＳＦＥＴとからなることを特徴とする。
２，３または４記載のセンス回路において、カレントミ
ラー回路が、ドレインとゲートを基準電流の入力線に接
続し、ソースを接地線に接続した第１のＭＯＳＦＥＴ
と、ゲートを基準電流の入力線に接続し、ドレインをデ
ータ線に接続し、ソースを接地線に接続した第２のＭＯ
ＳＦＥＴとからなることを特徴とする。
【００１２】請求項６記載のセンス回路は、請求項５記
載のセンス回路において、第１のＭＯＳＦＥＴと第２の
ＭＯＳＦＥＴがともにＮチャネルＭＯＳＦＥＴであるこ
とを特徴とする。請求項７記載のセンス回路は、請求項
５記載のセンス回路において、第１のＭＯＳＦＥＴと第
２のＭＯＳＦＥＴがともにＰチャネルＭＯＳＦＥＴであ
ることを特徴とする。
載のセンス回路において、第１のＭＯＳＦＥＴと第２の
ＭＯＳＦＥＴがともにＮチャネルＭＯＳＦＥＴであるこ
とを特徴とする。請求項７記載のセンス回路は、請求項
５記載のセンス回路において、第１のＭＯＳＦＥＴと第
２のＭＯＳＦＥＴがともにＰチャネルＭＯＳＦＥＴであ
ることを特徴とする。
【００１３】請求項８記載のセンス回路は、請求項１，
２，３または４記載のセンス回路において、カレントミ
ラー回路が、コレクタとベースを基準電流の入力線に接
続し、エミッタを接地線に接続した第１のＮＰＮ型トラ
ンジスタと、ベースを基準電流の入力線に接続し、コレ
クタをデータ線に接続し、エミッタを接地線に接続した
第２のＮＰＮ型トランジスタとからなることを特徴とす
る。
２，３または４記載のセンス回路において、カレントミ
ラー回路が、コレクタとベースを基準電流の入力線に接
続し、エミッタを接地線に接続した第１のＮＰＮ型トラ
ンジスタと、ベースを基準電流の入力線に接続し、コレ
クタをデータ線に接続し、エミッタを接地線に接続した
第２のＮＰＮ型トランジスタとからなることを特徴とす
る。
【００１４】請求項９記載のセンス回路は、請求項１，
２，３，４，５，６，７または８記載のセンス回路にお
いて、電流供給手段が、ゲートをデータ線に接続し、ソ
ースを電源線に接続したＰチャネルＭＯＳＦＥＴからな
り、このＰチャネルＭＯＳＦＥＴのドレイン電流を電流
供給手段の供給電流とすることを特徴とする。
２，３，４，５，６，７または８記載のセンス回路にお
いて、電流供給手段が、ゲートをデータ線に接続し、ソ
ースを電源線に接続したＰチャネルＭＯＳＦＥＴからな
り、このＰチャネルＭＯＳＦＥＴのドレイン電流を電流
供給手段の供給電流とすることを特徴とする。
【００１５】
【作用】この発明の構成によれば、電流供給手段によ
り、データ線の電位変化を電流供給手段の供給電流の有
無として検出し、この供給電流をカレントミラー回路の
基準電流とする。そして、この基準電流によりカレント
ミラー回路に流れる出力電流をデータ線の放電に使用す
ることにより、センス時間の短縮化が実現できる。
り、データ線の電位変化を電流供給手段の供給電流の有
無として検出し、この供給電流をカレントミラー回路の
基準電流とする。そして、この基準電流によりカレント
ミラー回路に流れる出力電流をデータ線の放電に使用す
ることにより、センス時間の短縮化が実現できる。
【００１６】さらに、請求項２記載の構成によれば、供
給電流量制御手段により、インバータ回路の出力線の電
位に基づいて電流供給手段からカレントミラー回路への
供給電流量を制御することによって、インバータ回路の
出力線の電位確定後は、電流供給手段からカレントミラ
ー回路への電流供給路を遮断する。したがって、センス
回路に流れる直流電流を削減することができる。
給電流量制御手段により、インバータ回路の出力線の電
位に基づいて電流供給手段からカレントミラー回路への
供給電流量を制御することによって、インバータ回路の
出力線の電位確定後は、電流供給手段からカレントミラ
ー回路への電流供給路を遮断する。したがって、センス
回路に流れる直流電流を削減することができる。
【００１７】また、請求項３記載の構成によれば、供給
電流量制御手段により、データ線の出力線の電位に基づ
いて電流供給手段からカレントミラー回路への供給電流
量を制御することによって、データ線の出力線の電位確
定後は、電流供給手段からカレントミラー回路への電流
供給路を遮断する。したがって、センス回路に流れる直
流電流を削減することができる。
電流量制御手段により、データ線の出力線の電位に基づ
いて電流供給手段からカレントミラー回路への供給電流
量を制御することによって、データ線の出力線の電位確
定後は、電流供給手段からカレントミラー回路への電流
供給路を遮断する。したがって、センス回路に流れる直
流電流を削減することができる。
【００１８】さらに、請求項４記載の構成によれば、電
位設定手段により、データ線のプリチャージ時に、カレ
ントミラー回路の基準電流の入力線の電位を接地線電位
に設定することで、データ線のプリチャージ時にはカレ
ントミラー回路をビット線から切り放した状態にでき
る。したがって、データ線の電位安定およびプリチャー
ジ時間の短縮が実現できる。
位設定手段により、データ線のプリチャージ時に、カレ
ントミラー回路の基準電流の入力線の電位を接地線電位
に設定することで、データ線のプリチャージ時にはカレ
ントミラー回路をビット線から切り放した状態にでき
る。したがって、データ線の電位安定およびプリチャー
ジ時間の短縮が実現できる。
【００１９】また、請求項８記載の構成によれば、請求
項１，２，３または４記載の構成において、カレントミ
ラー回路を高い相互コンダクタンスを有し、かつ電流駆
動能力が高い第１のＮＰＮ型トランジスタと、第２のＮ
ＰＮ型トランジスタとで構成したため、電流供給手段の
供給電流の有無を検知してデータ線をより高速に放電さ
せることができる。
項１，２，３または４記載の構成において、カレントミ
ラー回路を高い相互コンダクタンスを有し、かつ電流駆
動能力が高い第１のＮＰＮ型トランジスタと、第２のＮ
ＰＮ型トランジスタとで構成したため、電流供給手段の
供給電流の有無を検知してデータ線をより高速に放電さ
せることができる。
【００２０】
〔第１の実施例〕図１はこの発明の第１の実施例のセン
ス回路を付加したダイナミック回路の要部構成を示す回
路図である。なお、図１にはレジスタファイル用読み出
し回路を示している。
ス回路を付加したダイナミック回路の要部構成を示す回
路図である。なお、図１にはレジスタファイル用読み出
し回路を示している。
【００２１】図１において、１０１はレジスタファイル
内のメモリセル、１０２はＰチャネルＭＯＳＦＥＴから
なるプリチャージ回路であり、プリチャージイネーブル
線１１２を制御することによりビット線１１１の電位を
“Ｈ”にプリチャージするものである。１０３は電流供
給手段となるＰチャネルＭＯＳＦＥＴであり、ゲートに
接続したビット線１１１の電位ＶB が〔数１〕に示す値
となると、ドレイン電流を流し、これにより、ビット線
１１１の電位を検出するものである。
内のメモリセル、１０２はＰチャネルＭＯＳＦＥＴから
なるプリチャージ回路であり、プリチャージイネーブル
線１１２を制御することによりビット線１１１の電位を
“Ｈ”にプリチャージするものである。１０３は電流供
給手段となるＰチャネルＭＯＳＦＥＴであり、ゲートに
接続したビット線１１１の電位ＶB が〔数１〕に示す値
となると、ドレイン電流を流し、これにより、ビット線
１１１の電位を検出するものである。
【００２２】
【数１】ＶDD−Ｖtp≧ＶB 但し、ＶDDは電源電位、ＶtpはＰチャネルＭＯＳＦＥＴ
１０３のしきい値電圧である。１０４，１０５はカレン
トミラー回路１４５を構成するＮチャネルＭＯＳＦＥＴ
である。ＮチャネルＭＯＳＦＥＴ１０４は、ゲートとド
レインをＰチャネルＭＯＳＦＥＴ１０３のドレインに接
続し、ソースを接地したものであり、また、Ｎチャネル
ＭＯＳＦＥＴ１０５は、ゲートをＰチャネルＭＯＳＦＥ
Ｔ１０３のドレインに接続し、ドレインをビット線１１
１に接続し、ソースを接地したものである。なお、実施
例では、センス回路の出力負荷を駆動するため、インバ
ータ回路１０６を設け、このインバータ回路１０６の出
力線をセンス出力線１１４とした。
１０３のしきい値電圧である。１０４，１０５はカレン
トミラー回路１４５を構成するＮチャネルＭＯＳＦＥＴ
である。ＮチャネルＭＯＳＦＥＴ１０４は、ゲートとド
レインをＰチャネルＭＯＳＦＥＴ１０３のドレインに接
続し、ソースを接地したものであり、また、Ｎチャネル
ＭＯＳＦＥＴ１０５は、ゲートをＰチャネルＭＯＳＦＥ
Ｔ１０３のドレインに接続し、ドレインをビット線１１
１に接続し、ソースを接地したものである。なお、実施
例では、センス回路の出力負荷を駆動するため、インバ
ータ回路１０６を設け、このインバータ回路１０６の出
力線をセンス出力線１１４とした。
【００２３】このようなインバータ回路１０６，Ｐチャ
ネルＭＯＳＦＥＴ１０３およびカレントミラー回路１４
５からなるセンス回路の動作を、図２に示した動作タイ
ミング図を参照しながら説明する。図２において、図１
に示したセンス回路の各信号線に対応した電位波形に、
各信号線と同一符号を付してある。また、比較のために
図７に示した従来例の各信号線に対応した電位波形を破
線で示し、各信号線と同一符号を付してある。
ネルＭＯＳＦＥＴ１０３およびカレントミラー回路１４
５からなるセンス回路の動作を、図２に示した動作タイ
ミング図を参照しながら説明する。図２において、図１
に示したセンス回路の各信号線に対応した電位波形に、
各信号線と同一符号を付してある。また、比較のために
図７に示した従来例の各信号線に対応した電位波形を破
線で示し、各信号線と同一符号を付してある。
【００２４】先ず、ビット線１１１の電位ＶB が〔数
２〕に示した値である場合には、次のように動作する。
２〕に示した値である場合には、次のように動作する。
【００２５】
【数２】ＶDD≧ＶB ≧ＶDD−Ｖtp 図２に示すように、ワード線１１３が“Ｈ”に変化する
と、メモリセル１０１の内容に基づいてビット線１１１
の電位が決定する。ここで、メモリセル１０１の内容が
“Ｈ”とすると、ビット線１１１の電位は“Ｌ”に引き
落とされ始める。なお、メモリセル１０１の内容が
“Ｌ”のときは、ビット線１１１の電位はプリチャージ
電位のままである。
と、メモリセル１０１の内容に基づいてビット線１１１
の電位が決定する。ここで、メモリセル１０１の内容が
“Ｈ”とすると、ビット線１１１の電位は“Ｌ”に引き
落とされ始める。なお、メモリセル１０１の内容が
“Ｌ”のときは、ビット線１１１の電位はプリチャージ
電位のままである。
【００２６】次に、ビット線１１１の電位ＶB が〔数
３〕に示した値となった場合には、次のように動作す
る。
３〕に示した値となった場合には、次のように動作す
る。
【００２７】
【数３】ＶDD−Ｖtp≧ＶB ≧ＶSS 但し、ＶSSは接地線電位である。ビット線１１１の電位
ＶB がＶDD−Ｖtp以下になると、ＰチャネルＭＯＳＦＥ
Ｔ１０３がオン状態となり、ドレイン電流が流れる。こ
のドレイン電流はカレントミラー回路１４５に入力され
る基準電流となり、この基準電流により誘起される出力
電流がＮチャネルＭＯＳＦＥＴ１０５のドレインに流れ
る。ＮチャネルＭＯＳＦＥＴ１０５のドレインである出
力電流端子１０５ａは、ビット線１１１に接続している
ため、ビット線１１１はカレントミラー回路１４５の出
力電流によっても放電されることとなる。
ＶB がＶDD−Ｖtp以下になると、ＰチャネルＭＯＳＦＥ
Ｔ１０３がオン状態となり、ドレイン電流が流れる。こ
のドレイン電流はカレントミラー回路１４５に入力され
る基準電流となり、この基準電流により誘起される出力
電流がＮチャネルＭＯＳＦＥＴ１０５のドレインに流れ
る。ＮチャネルＭＯＳＦＥＴ１０５のドレインである出
力電流端子１０５ａは、ビット線１１１に接続している
ため、ビット線１１１はカレントミラー回路１４５の出
力電流によっても放電されることとなる。
【００２８】このように動作することで、ワード線１１
３が“Ｈ”となってから遅延時間Ｔ dn後に、ビット線１
１１の電位ＶB がインバータ回路１０６の論理しきい値
電圧まで変化し、さらにインバータ回路１０６の遅延時
間Ｔiv後に、センス出力線１１４の電位が確定する。し
たがって、図１に示したセンス回路のセンス時間Ｔ
snは、遅延時間Ｔdnと遅延時間Ｔivとを加算した時間と
なる。
３が“Ｈ”となってから遅延時間Ｔ dn後に、ビット線１
１１の電位ＶB がインバータ回路１０６の論理しきい値
電圧まで変化し、さらにインバータ回路１０６の遅延時
間Ｔiv後に、センス出力線１１４の電位が確定する。し
たがって、図１に示したセンス回路のセンス時間Ｔ
snは、遅延時間Ｔdnと遅延時間Ｔivとを加算した時間と
なる。
【００２９】一方、図７に示した従来のセンス回路で
は、ビット線７１１の放電はメモリセル７０１内のＭＯ
ＳＦＥＴ７０１ａ，７０１ｂだけで行われるため、図２
の破線で示すように放電時間が長くなる。ワード線１１
３が“Ｈ”となってから遅延時間ｔdp（遅延時間Ｔdnよ
り長い。）後に、ビット線１１１の電位がインバータ回
路１０６の論理しきい値電圧まで変化し、さらにインバ
ータ回路１０６の遅延時間ｔiv後にセンス出力線１１４
の電位が確定する。したがって、図７に示した従来のセ
ンス回路のセンス時間ｔspは、遅延時間ｔdpと遅延時間
ｔivとを加算した時間となり、図１に示したセンス回路
のセンス時間Ｔsnよりも長くなる。
は、ビット線７１１の放電はメモリセル７０１内のＭＯ
ＳＦＥＴ７０１ａ，７０１ｂだけで行われるため、図２
の破線で示すように放電時間が長くなる。ワード線１１
３が“Ｈ”となってから遅延時間ｔdp（遅延時間Ｔdnよ
り長い。）後に、ビット線１１１の電位がインバータ回
路１０６の論理しきい値電圧まで変化し、さらにインバ
ータ回路１０６の遅延時間ｔiv後にセンス出力線１１４
の電位が確定する。したがって、図７に示した従来のセ
ンス回路のセンス時間ｔspは、遅延時間ｔdpと遅延時間
ｔivとを加算した時間となり、図１に示したセンス回路
のセンス時間Ｔsnよりも長くなる。
【００３０】このように第１の実施例によれば、ダイナ
ミック回路のビット線１１１をメモリセル１０１内のＮ
型のＭＯＳＦＥＴ１０１ａ，１０１ｂによる放電に加え
てカレントミラー回路１４５に流れる出力電流（Ｎチャ
ネルＭＯＳＦＥＴ１０５のドレイン電流）でも放電させ
るため、センス時間を短縮することができる。なお、第
１の実施例ではカレントミラー回路１４５を構成として
ＮチャネルＭＯＳＦＥＴ１０４，１０５を用いたが、Ｐ
チャネルＭＯＳＦＥＴを用いても同様の効果を得ること
ができる。
ミック回路のビット線１１１をメモリセル１０１内のＮ
型のＭＯＳＦＥＴ１０１ａ，１０１ｂによる放電に加え
てカレントミラー回路１４５に流れる出力電流（Ｎチャ
ネルＭＯＳＦＥＴ１０５のドレイン電流）でも放電させ
るため、センス時間を短縮することができる。なお、第
１の実施例ではカレントミラー回路１４５を構成として
ＮチャネルＭＯＳＦＥＴ１０４，１０５を用いたが、Ｐ
チャネルＭＯＳＦＥＴを用いても同様の効果を得ること
ができる。
【００３１】〔第２の実施例〕図３はこの発明の第２の
実施例のセンス回路を付加したダイナミック回路の要部
構成を示す回路図である。なお、図１と同符号の部分は
同様の部分を示す。図３(a) および(b) において、３０
１、３０２はセンス出力線１１４の電位に基づいて、電
流供給手段となるＰチャネルＭＯＳＦＥＴ１０３からカ
レントミラー回路１４５への供給電流量を制御する、供
給電流量制御手段となるＰチャネルＭＯＳＦＥＴであ
る。
実施例のセンス回路を付加したダイナミック回路の要部
構成を示す回路図である。なお、図１と同符号の部分は
同様の部分を示す。図３(a) および(b) において、３０
１、３０２はセンス出力線１１４の電位に基づいて、電
流供給手段となるＰチャネルＭＯＳＦＥＴ１０３からカ
レントミラー回路１４５への供給電流量を制御する、供
給電流量制御手段となるＰチャネルＭＯＳＦＥＴであ
る。
【００３２】図３(a) に示すセンス回路では、Ｐチャネ
ルＭＯＳＦＥＴ３０１は、ゲートをセンス出力線１１４
に接続し、ソースをＰチャネルＭＯＳＦＥＴ１０３のド
レインに接続し、ドレインを基準電流の入力線１０４ａ
に接続したものである。このように構成したセンス回路
は、ビット線１１１がプリチャージされてセンス出力線
１１４が“Ｌ”のとき、ＰチャネルＭＯＳＦＥＴ３０１
は導通可能状態となる。ビット線１１１の電位低下に伴
ってＰチャネルＭＯＳＦＥＴ１０３，３０１からカレン
トミラー回路１４５へ基準電流が流れることにより、Ｎ
チャネルＭＯＳＦＥＴ１０５に誘起される出力電流とな
るドレイン電流によって、ビット線１１１はさらに放電
される。そして、センス出力線１１４が“Ｈ”になる
と、ＰチャネルＭＯＳＦＥＴ３０１がオフ状態となるた
め、ＰチャネルＭＯＳＦＥＴ１０３およびカレントミラ
ー回路１４５間に存在したＤＣ電流パスがなくなり、セ
ンス回路にはＤＣ電流が流れなくなる。
ルＭＯＳＦＥＴ３０１は、ゲートをセンス出力線１１４
に接続し、ソースをＰチャネルＭＯＳＦＥＴ１０３のド
レインに接続し、ドレインを基準電流の入力線１０４ａ
に接続したものである。このように構成したセンス回路
は、ビット線１１１がプリチャージされてセンス出力線
１１４が“Ｌ”のとき、ＰチャネルＭＯＳＦＥＴ３０１
は導通可能状態となる。ビット線１１１の電位低下に伴
ってＰチャネルＭＯＳＦＥＴ１０３，３０１からカレン
トミラー回路１４５へ基準電流が流れることにより、Ｎ
チャネルＭＯＳＦＥＴ１０５に誘起される出力電流とな
るドレイン電流によって、ビット線１１１はさらに放電
される。そして、センス出力線１１４が“Ｈ”になる
と、ＰチャネルＭＯＳＦＥＴ３０１がオフ状態となるた
め、ＰチャネルＭＯＳＦＥＴ１０３およびカレントミラ
ー回路１４５間に存在したＤＣ電流パスがなくなり、セ
ンス回路にはＤＣ電流が流れなくなる。
【００３３】また、図３(b) に示すセンス回路では、Ｐ
チャネルＭＯＳＦＥＴ３０２は、ゲートをセンス出力線
１１４に接続し、ソースをカレントミラー回路１４５を
構成するＮチャネルＭＯＳトランジスタ１０４，１０５
のソースに接続し、ドレインを接地したものである。こ
のように構成したセンス回路は、ビット線１１１がプリ
チャージされてセンス出力線１１４が“Ｌ”のとき、Ｐ
チャネルＭＯＳＦＥＴ３０２は導通可能状態となる。図
３（ａ）と同様に、ビット線１１１の電位低下に伴って
カレントミラー回路１４５に出力電流が流れ、ビット線
１１１が放電される。そして、センス出力線１１４が
“Ｈ”になると、ＰチャネルＭＯＳＦＥＴ３０２がオフ
状態となるため、ＰチャネルＭＯＳＦＥＴ１０３および
カレントミラー回路１４５間に存在したＤＣ電流パスが
なくなり、センス回路にはＤＣ電流が流れなくなる。
チャネルＭＯＳＦＥＴ３０２は、ゲートをセンス出力線
１１４に接続し、ソースをカレントミラー回路１４５を
構成するＮチャネルＭＯＳトランジスタ１０４，１０５
のソースに接続し、ドレインを接地したものである。こ
のように構成したセンス回路は、ビット線１１１がプリ
チャージされてセンス出力線１１４が“Ｌ”のとき、Ｐ
チャネルＭＯＳＦＥＴ３０２は導通可能状態となる。図
３（ａ）と同様に、ビット線１１１の電位低下に伴って
カレントミラー回路１４５に出力電流が流れ、ビット線
１１１が放電される。そして、センス出力線１１４が
“Ｈ”になると、ＰチャネルＭＯＳＦＥＴ３０２がオフ
状態となるため、ＰチャネルＭＯＳＦＥＴ１０３および
カレントミラー回路１４５間に存在したＤＣ電流パスが
なくなり、センス回路にはＤＣ電流が流れなくなる。
【００３４】このように第２の実施例によれば、センス
出力線１１４の電位確定後は、ＰチャネルＭＯＳＦＥＴ
３０１，３０２をオフ状態とすることで、電流供給手段
となるＰチャネルＭＯＳＦＥＴ１０３からカレントミラ
ー回路１４５への電流供給路を遮断することによって、
センス回路に流れるＤＣ電流を削減することができ、セ
ンス時間を短縮するとともに低消費電力のセンス回路を
実現することができる。
出力線１１４の電位確定後は、ＰチャネルＭＯＳＦＥＴ
３０１，３０２をオフ状態とすることで、電流供給手段
となるＰチャネルＭＯＳＦＥＴ１０３からカレントミラ
ー回路１４５への電流供給路を遮断することによって、
センス回路に流れるＤＣ電流を削減することができ、セ
ンス時間を短縮するとともに低消費電力のセンス回路を
実現することができる。
【００３５】〔第３の実施例〕図４はこの発明の第３の
実施例のセンス回路を付加したダイナミック回路の要部
構成を示す回路図である。なお、図１と同符号の部分は
同様の部分を示す。図４(a) および(b) において、４０
１、４０２はビット線１１１の電位に基づいて電流供給
手段となるＰチャネルＭＯＳＦＥＴ１０３からカレント
ミラー回路１４５への供給電流量を制御する供給電流量
制御手段となるＮチャネルＭＯＳＦＥＴである。
実施例のセンス回路を付加したダイナミック回路の要部
構成を示す回路図である。なお、図１と同符号の部分は
同様の部分を示す。図４(a) および(b) において、４０
１、４０２はビット線１１１の電位に基づいて電流供給
手段となるＰチャネルＭＯＳＦＥＴ１０３からカレント
ミラー回路１４５への供給電流量を制御する供給電流量
制御手段となるＮチャネルＭＯＳＦＥＴである。
【００３６】図４(a) に示すセンス回路では、Ｎチャネ
ルＭＯＳＦＥＴ４０１は、ゲートをビット線１１１に接
続し、ドレインをＰチャネルＭＯＳＦＥＴ１０３のドレ
インに接続し、ソースを基準電流の入力線１０４ａに接
続したものである。このように構成したセンス回路は、
ビット線１１１がプリチャージされて“Ｈ”のときに、
ＮチャネルＭＯＳＦＥＴ４０１は導通可能状態となる。
ビット線１１１の電位低下に伴ってＰチャネルＭＯＳＦ
ＥＴ１０３およびＮチャネルＭＯＳＦＥＴ１０４からカ
レントミラー回路１４５へ基準電流が流れることによ
り、ＮチャネルＭＯＳＦＥＴ１０５に誘起される出力電
流によって、ビット線１１１がさらに放電される。ビッ
ト線１１１が“Ｌ”になると、ＮチャネルＭＯＳＦＥＴ
４０１がオフ状態となるため、ＰチャネルＭＯＳＦＥＴ
１０３およびカレントミラー回路１４５間に存在したＤ
Ｃ電流パスがなくなり、センス回路にはＤＣ電流が流れ
なくなる。
ルＭＯＳＦＥＴ４０１は、ゲートをビット線１１１に接
続し、ドレインをＰチャネルＭＯＳＦＥＴ１０３のドレ
インに接続し、ソースを基準電流の入力線１０４ａに接
続したものである。このように構成したセンス回路は、
ビット線１１１がプリチャージされて“Ｈ”のときに、
ＮチャネルＭＯＳＦＥＴ４０１は導通可能状態となる。
ビット線１１１の電位低下に伴ってＰチャネルＭＯＳＦ
ＥＴ１０３およびＮチャネルＭＯＳＦＥＴ１０４からカ
レントミラー回路１４５へ基準電流が流れることによ
り、ＮチャネルＭＯＳＦＥＴ１０５に誘起される出力電
流によって、ビット線１１１がさらに放電される。ビッ
ト線１１１が“Ｌ”になると、ＮチャネルＭＯＳＦＥＴ
４０１がオフ状態となるため、ＰチャネルＭＯＳＦＥＴ
１０３およびカレントミラー回路１４５間に存在したＤ
Ｃ電流パスがなくなり、センス回路にはＤＣ電流が流れ
なくなる。
【００３７】また、図４(b) に示すセンス回路では、Ｎ
チャネルＭＯＳＦＥＴ４０２は、ゲートをビット線１１
１に接続し、ドレインをカレントミラー回路１４５を構
成するＮチャネルＭＯＳトランジスタ１０４，１０５の
ソースに接続し、ソースを接地したものである。このよ
うに構成したセンス回路では、ビット線１１１がプリチ
ャージされて“Ｈ”のときに、ＮチャネルＭＯＳＦＥＴ
４０１は導通可能状態となる。図４（ａ）と同様に、ビ
ット線１１１の電位低下に伴ってカレントミラー回路１
４５に出力電流が流れ、ビット線１１１が放電される。
そして、読み出しによりビット線１１１が“Ｌ”になる
と、ＮチャネルＭＯＳＦＥＴ４０２がオフ状態となるた
め、ＰチャネルＭＯＳＦＥＴ１０３およびカレントミラ
ー回路１４５間に存在したＤＣ電流パスがなくなり、セ
ンス回路にはＤＣ電流が流れなくなる。
チャネルＭＯＳＦＥＴ４０２は、ゲートをビット線１１
１に接続し、ドレインをカレントミラー回路１４５を構
成するＮチャネルＭＯＳトランジスタ１０４，１０５の
ソースに接続し、ソースを接地したものである。このよ
うに構成したセンス回路では、ビット線１１１がプリチ
ャージされて“Ｈ”のときに、ＮチャネルＭＯＳＦＥＴ
４０１は導通可能状態となる。図４（ａ）と同様に、ビ
ット線１１１の電位低下に伴ってカレントミラー回路１
４５に出力電流が流れ、ビット線１１１が放電される。
そして、読み出しによりビット線１１１が“Ｌ”になる
と、ＮチャネルＭＯＳＦＥＴ４０２がオフ状態となるた
め、ＰチャネルＭＯＳＦＥＴ１０３およびカレントミラ
ー回路１４５間に存在したＤＣ電流パスがなくなり、セ
ンス回路にはＤＣ電流が流れなくなる。
【００３８】このように第３の実施例によれば、ビット
線１１１の電位確定後は、ＮチャネルＭＯＳＦＥＴ４０
１，４０２をオフ状態とすることで、電流供給手段とな
るＰチャネルＭＯＳＦＥＴ１０３からカレントミラー回
路１４５への電流供給路を遮断することによって、セン
ス回路に流れるＤＣ電流を削減することができ、センス
時間を短縮するとともに低消費電力のセンス回路を実現
することができる。
線１１１の電位確定後は、ＮチャネルＭＯＳＦＥＴ４０
１，４０２をオフ状態とすることで、電流供給手段とな
るＰチャネルＭＯＳＦＥＴ１０３からカレントミラー回
路１４５への電流供給路を遮断することによって、セン
ス回路に流れるＤＣ電流を削減することができ、センス
時間を短縮するとともに低消費電力のセンス回路を実現
することができる。
【００３９】〔第４の実施例〕図５はこの発明の第４の
実施例のセンス回路を付加したダイナミック回路の要部
構成を示す回路図である。なお、図１と同符号の部分は
同様の部分を示す。図５において、５００は電位設定手
段であり、ビット線１１１のプリチャージ期間にカレン
トミラー回路１４５の基準電流の入力線１０４ａの電位
を接地線電位に設定するためのＮチャネルＭＯＳＦＥＴ
５０１と、プリチャージ回路１０２のプリチャージイネ
ーブル信号線１１２に入力するプリチャージ信号の論理
反転信号を生成するインバータ回路５０２とからなるも
のである。
実施例のセンス回路を付加したダイナミック回路の要部
構成を示す回路図である。なお、図１と同符号の部分は
同様の部分を示す。図５において、５００は電位設定手
段であり、ビット線１１１のプリチャージ期間にカレン
トミラー回路１４５の基準電流の入力線１０４ａの電位
を接地線電位に設定するためのＮチャネルＭＯＳＦＥＴ
５０１と、プリチャージ回路１０２のプリチャージイネ
ーブル信号線１１２に入力するプリチャージ信号の論理
反転信号を生成するインバータ回路５０２とからなるも
のである。
【００４０】このように構成したセンス回路は次の欠点
を解決するものである。基準電流の入力線１０４ａの電
位はＰチャネルＭＯＳＦＥＴ１０３と、ＮチャネルＭＯ
ＳＦＥＴ１０４との抵抗成分で分圧された電位になる。
従って、ＮチャネルＭＯＳＦＥＴ１０４のゲート幅を小
さくするとＮチャネルＭＯＳＦＥＴ１０５のゲート電位
が高くなる。さらに、ＮチャネルＭＯＳＦＥＴ１０５の
ゲート幅を大きくすると、値の大きな出力電流、すなわ
ちＮチャネルＭＯＳＦＥＴ１０５のドレイン電流が得ら
れるため、センス時間を短くすることができる。しか
し、ビット線１１１の放電が終了しても、ＮチャネルＭ
ＯＳＦＥＴ１０５のゲート電位はしきい値電圧を超えた
ままであり、ＮチャネルＭＯＳＦＥＴ１０５がオンし続
けて、ビット線１１１の電位を“Ｌ”に固定しようとす
る。従って、ＮチャネルＭＯＳＦＥＴ１０４のゲート幅
を小さくしすぎると、ＮチャネルＭＯＳＦＥＴ１０５の
駆動能力が大きくなり、プリチャージ時にビット線１１
１の電位が“Ｈ”まで戻らない場合がある。さらに、プ
リチャージ回路１０２およびＮチャネルＭＯＳＦＥＴ１
０５間にＤＣ電流パスができるため、ビット線１１１の
プリチャージに時間がかかるという欠点がある。
を解決するものである。基準電流の入力線１０４ａの電
位はＰチャネルＭＯＳＦＥＴ１０３と、ＮチャネルＭＯ
ＳＦＥＴ１０４との抵抗成分で分圧された電位になる。
従って、ＮチャネルＭＯＳＦＥＴ１０４のゲート幅を小
さくするとＮチャネルＭＯＳＦＥＴ１０５のゲート電位
が高くなる。さらに、ＮチャネルＭＯＳＦＥＴ１０５の
ゲート幅を大きくすると、値の大きな出力電流、すなわ
ちＮチャネルＭＯＳＦＥＴ１０５のドレイン電流が得ら
れるため、センス時間を短くすることができる。しか
し、ビット線１１１の放電が終了しても、ＮチャネルＭ
ＯＳＦＥＴ１０５のゲート電位はしきい値電圧を超えた
ままであり、ＮチャネルＭＯＳＦＥＴ１０５がオンし続
けて、ビット線１１１の電位を“Ｌ”に固定しようとす
る。従って、ＮチャネルＭＯＳＦＥＴ１０４のゲート幅
を小さくしすぎると、ＮチャネルＭＯＳＦＥＴ１０５の
駆動能力が大きくなり、プリチャージ時にビット線１１
１の電位が“Ｈ”まで戻らない場合がある。さらに、プ
リチャージ回路１０２およびＮチャネルＭＯＳＦＥＴ１
０５間にＤＣ電流パスができるため、ビット線１１１の
プリチャージに時間がかかるという欠点がある。
【００４１】このような欠点を回避するため、Ｎチャネ
ルＭＯＳＦＥＴ５０１を設け、ビット線１１１のプリチ
ャージ時に、ＮチャネルＭＯＳＦＥＴ５０１をオン状態
とすることで、基準電流の入力線１０４ａの電位、すな
わちＮチャネルＭＯＳＦＥＴ１０４，１０５のゲート電
位を接地線電位まで下げる。これにより、ＮチャネルＭ
ＯＳＦＥＴ１０５がオフ状態となり、カレントミラー回
路１４５がビット線１１１から切り放された状態にな
る。従って、ＮチャネルＭＯＳＦＥＴ１０４のゲート幅
を小さくしても、ビット線１１１の電位安定とプリチャ
ージ時間の短縮とが図れる。
ルＭＯＳＦＥＴ５０１を設け、ビット線１１１のプリチ
ャージ時に、ＮチャネルＭＯＳＦＥＴ５０１をオン状態
とすることで、基準電流の入力線１０４ａの電位、すな
わちＮチャネルＭＯＳＦＥＴ１０４，１０５のゲート電
位を接地線電位まで下げる。これにより、ＮチャネルＭ
ＯＳＦＥＴ１０５がオフ状態となり、カレントミラー回
路１４５がビット線１１１から切り放された状態にな
る。従って、ＮチャネルＭＯＳＦＥＴ１０４のゲート幅
を小さくしても、ビット線１１１の電位安定とプリチャ
ージ時間の短縮とが図れる。
【００４２】このように第４の実施例によれば、電位設
定手段５００により、ビット線１１１のプリチャージ時
に、カレントミラー回路１４５の基準電流の入力線１０
４ａの電位を接地線電位に設定することで、ビット線１
１１のプリチャージ時にはカレントミラー回路１４５を
ビット線１１１から切り放した状態にできる。したがっ
て、センス時間短縮のための回路定数の最適化が容易に
なり、かつビット線１１１の電位安定とプリチャージ時
間の短縮が可能である。
定手段５００により、ビット線１１１のプリチャージ時
に、カレントミラー回路１４５の基準電流の入力線１０
４ａの電位を接地線電位に設定することで、ビット線１
１１のプリチャージ時にはカレントミラー回路１４５を
ビット線１１１から切り放した状態にできる。したがっ
て、センス時間短縮のための回路定数の最適化が容易に
なり、かつビット線１１１の電位安定とプリチャージ時
間の短縮が可能である。
【００４３】なお、この第４の実施例で示した電位設定
手段５００は、図１，図３および図４に示したセンス回
路に用いても同様の効果が得られる。 〔第５の実施例〕図６は、この発明の第５の実施例のセ
ンス回路を付加したダイナミック回路の要部構成を示す
回路図である。なお、図６(a) は電流供給手段をＰチャ
ネルＭＯＳＦＥＴ１０３で構成した例、図６(b) は電流
供給手段をＰＮＰ型バイポーラトランジスタ６０３で構
成した例、図６(c）は電流供給手段をＰチャネルＭＯＳ
ＦＥＴ６０４およびＮＰＮ型バイポーラトランジスタ６
０５で構成した例で、いずれの電流供給手段もビット線
１１１の電位低下を検出してカレントミラー回路１４６
に電流を供給するものである。また、図１と同符号の部
分は同様の部分を示す。
図６に示すよ
うに、第５の実施例では、カレントミラー回路１４６を
２つのＮＰＮ型のバイポーラトランジスタ６０１，６０
２で構成してある。
手段５００は、図１，図３および図４に示したセンス回
路に用いても同様の効果が得られる。 〔第５の実施例〕図６は、この発明の第５の実施例のセ
ンス回路を付加したダイナミック回路の要部構成を示す
回路図である。なお、図６(a) は電流供給手段をＰチャ
ネルＭＯＳＦＥＴ１０３で構成した例、図６(b) は電流
供給手段をＰＮＰ型バイポーラトランジスタ６０３で構
成した例、図６(c）は電流供給手段をＰチャネルＭＯＳ
ＦＥＴ６０４およびＮＰＮ型バイポーラトランジスタ６
０５で構成した例で、いずれの電流供給手段もビット線
１１１の電位低下を検出してカレントミラー回路１４６
に電流を供給するものである。また、図１と同符号の部
分は同様の部分を示す。
図６に示すよ
うに、第５の実施例では、カレントミラー回路１４６を
２つのＮＰＮ型のバイポーラトランジスタ６０１，６０
２で構成してある。
【００４４】バイポーラトランジスタ６０１，６０２は
高い相互コンダクタンスを有し、かつ電流駆動能力が高
いため、電流供給手段となるＰチャネルＭＯＳＦＥＴ１
０３，ＰＮＰ型バイポーラトランジスタ６０３，Ｐチャ
ネルＭＯＳＦＥＴ６０４およびＮＰＮ型バイポーラトラ
ンジスタ６０５からの電流の有無を検知してビット線１
１１を高速に放電させることができる。
高い相互コンダクタンスを有し、かつ電流駆動能力が高
いため、電流供給手段となるＰチャネルＭＯＳＦＥＴ１
０３，ＰＮＰ型バイポーラトランジスタ６０３，Ｐチャ
ネルＭＯＳＦＥＴ６０４およびＮＰＮ型バイポーラトラ
ンジスタ６０５からの電流の有無を検知してビット線１
１１を高速に放電させることができる。
【００４５】このようなセンス回路は、ＢｉＣＭＯＳ回
路、ＥＣＬ回路、ＥＣＬ−ＣＭＯＳ回路などの高速セン
ス回路に適用できる。
路、ＥＣＬ回路、ＥＣＬ−ＣＭＯＳ回路などの高速セン
ス回路に適用できる。
【００４６】
【発明の効果】この発明のセンス回路によれば、電流供
給手段により、データ線の電位変化を電流供給手段の供
給電流の有無として検出し、この供給電流をカレントミ
ラー回路の基準電流とする。そして、この基準電流によ
りカレントミラー回路に流れる出力電流をデータ線の放
電に使用することにより、センス時間の短縮化が実現で
きる。その結果、プリチャージされたデータ線の電位変
化を高速に検出することができるセンス回路を得ること
ができる。
給手段により、データ線の電位変化を電流供給手段の供
給電流の有無として検出し、この供給電流をカレントミ
ラー回路の基準電流とする。そして、この基準電流によ
りカレントミラー回路に流れる出力電流をデータ線の放
電に使用することにより、センス時間の短縮化が実現で
きる。その結果、プリチャージされたデータ線の電位変
化を高速に検出することができるセンス回路を得ること
ができる。
【００４７】さらに、請求項２記載のセンス回路によれ
ば、供給電流量制御手段により、インバータ回路の出力
線の電位に基づいて電流供給手段からカレントミラー回
路への供給電流量を制御することによって、インバータ
回路の出力線の電位確定後は、電流供給手段からカレン
トミラー回路への電流供給路を遮断する。したがって、
センス回路に流れる直流電流を削減することができる。
ば、供給電流量制御手段により、インバータ回路の出力
線の電位に基づいて電流供給手段からカレントミラー回
路への供給電流量を制御することによって、インバータ
回路の出力線の電位確定後は、電流供給手段からカレン
トミラー回路への電流供給路を遮断する。したがって、
センス回路に流れる直流電流を削減することができる。
【００４８】また、請求項３記載のセンス回路によれ
ば、供給電流量制御手段により、データ線の出力線の電
位に基づいて電流供給手段からカレントミラー回路への
供給電流量を制御することによって、データ線の出力線
の電位確定後は、電流供給手段からカレントミラー回路
への電流供給路を遮断する。したがって、センス回路に
流れる直流電流を削減することができる。
ば、供給電流量制御手段により、データ線の出力線の電
位に基づいて電流供給手段からカレントミラー回路への
供給電流量を制御することによって、データ線の出力線
の電位確定後は、電流供給手段からカレントミラー回路
への電流供給路を遮断する。したがって、センス回路に
流れる直流電流を削減することができる。
【００４９】その結果、センス時間を短縮するとともに
低消費電力のセンス回路を実現することができる。さら
に、請求項４記載のセンス回路によれば、電位設定手段
により、データ線のプリチャージ時に、カレントミラー
回路の基準電流の入力線の電位を接地線電位に設定する
ことで、データ線のプリチャージ時には、カレントミラ
ー回路をビット線から切り放した状態にできる。したが
って、データ線の電位安定およびプリチャージ時間の短
縮が実現できる。
低消費電力のセンス回路を実現することができる。さら
に、請求項４記載のセンス回路によれば、電位設定手段
により、データ線のプリチャージ時に、カレントミラー
回路の基準電流の入力線の電位を接地線電位に設定する
ことで、データ線のプリチャージ時には、カレントミラ
ー回路をビット線から切り放した状態にできる。したが
って、データ線の電位安定およびプリチャージ時間の短
縮が実現できる。
【００５０】また、請求項８記載のセンス回路によれ
ば、請求項１，２，３または４記載のセンス回路におい
て、カレントミラー回路を高い相互コンダクタンスを有
し、かつ電流駆動能力が高い第１のＮＰＮ型トランジス
タと、第２のＮＰＮ型トランジスタとで構成すること
で、電流供給手段の供給電流の有無を検知してデータ線
をより高速に放電させることができる。
ば、請求項１，２，３または４記載のセンス回路におい
て、カレントミラー回路を高い相互コンダクタンスを有
し、かつ電流駆動能力が高い第１のＮＰＮ型トランジス
タと、第２のＮＰＮ型トランジスタとで構成すること
で、電流供給手段の供給電流の有無を検知してデータ線
をより高速に放電させることができる。
【図１】この発明の第１の実施例のセンス回路を付加し
たダイナミック回路の要部構成を示す回路図である（請
求項１に対応）。
たダイナミック回路の要部構成を示す回路図である（請
求項１に対応）。
【図２】第１の実施例のセンス回路の動作を説明するた
めのタイミング図である。
めのタイミング図である。
【図３】この発明の第２の実施例のセンス回路を付加し
たダイナミック回路の要部構成を示す回路図である（請
求項２に対応）。
たダイナミック回路の要部構成を示す回路図である（請
求項２に対応）。
【図４】この発明の第３の実施例のセンス回路を付加し
たダイナミック回路の要部構成を示す回路図である（請
求項３に対応）。
たダイナミック回路の要部構成を示す回路図である（請
求項３に対応）。
【図５】この発明の第４の実施例のセンス回路を付加し
たダイナミック回路の要部構成を示す回路図である（請
求項４に対応）。
たダイナミック回路の要部構成を示す回路図である（請
求項４に対応）。
【図６】この発明の第５の実施例のセンス回路を付加し
たダイナミック回路の要部構成を示す回路図である（請
求項８に対応）。
たダイナミック回路の要部構成を示す回路図である（請
求項８に対応）。
【図７】従来のダイナミック回路のセンス回路を説明す
るための回路図である。
るための回路図である。
１１１ ビット線（データ線） １０３ ＰチャネルＭＯＳＦＥＴ（電流供給手段） １０５ａ 出力電流端子 １４５ カレントミラー回路 １０４ ＮチャネルＭＯＳＦＥＴ（第１のＭＯＳＦＥ
Ｔ） １０４ａ 基準電流の入力線 １０５ ＮチャネルＭＯＳＦＥＴ（第２のＭＯＳＦＥ
Ｔ） １０６ インバータ回路 １１４ センス出力線（出力線） ３０１ ＰチャネルＭＯＳＦＥＴ（供給電流量制御手
段） ３０２ ＰチャネルＭＯＳＦＥＴ（供給電流量制御手
段） ４０１ ＮチャネルＭＯＳＦＥＴ（供給電流量制御手
段） ４０２ ＮチャネルＭＯＳＦＥＴ（供給電流量制御手
段） ５００ 電位設定手段 １４６ カレントミラー回路 ６０１ａ 基準電流の入力線 ６０１ ＮＰＮ型バイポーラトランジスタ（第１のＮ
ＰＮ型トランジスタ） ６０２ ＮＰＮ型バイポーラトランジスタ（第２のＮ
ＰＮ型トランジスタ）
Ｔ） １０４ａ 基準電流の入力線 １０５ ＮチャネルＭＯＳＦＥＴ（第２のＭＯＳＦＥ
Ｔ） １０６ インバータ回路 １１４ センス出力線（出力線） ３０１ ＰチャネルＭＯＳＦＥＴ（供給電流量制御手
段） ３０２ ＰチャネルＭＯＳＦＥＴ（供給電流量制御手
段） ４０１ ＮチャネルＭＯＳＦＥＴ（供給電流量制御手
段） ４０２ ＮチャネルＭＯＳＦＥＴ（供給電流量制御手
段） ５００ 電位設定手段 １４６ カレントミラー回路 ６０１ａ 基準電流の入力線 ６０１ ＮＰＮ型バイポーラトランジスタ（第１のＮ
ＰＮ型トランジスタ） ６０２ ＮＰＮ型バイポーラトランジスタ（第２のＮ
ＰＮ型トランジスタ）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 6741−5Ｌ Ｇ１１Ｃ 11/34 ３５３ Ａ
Claims (9)
- 【請求項１】 所定電位にプリチャージされたデータ線
を有するダイナミック回路のセンス回路であって、 前記データ線の電位変化を検出して電流を供給する電流
供給手段と、 この電流供給手段の供給電流を基準電流として入力し、
かつ出力電流端子を前記データ線に接続したカレントミ
ラー回路とを備えたセンス回路。 - 【請求項２】 所定電位にプリチャージされたデータ線
を有するダイナミック回路のセンス回路であって、 前記データ線の電位変化を検出して電流を供給する電流
供給手段と、 この電流供給手段の供給電流を基準電流として入力し、
かつ出力電流端子を前記データ線に接続したカレントミ
ラー回路と、 ゲート入力線を前記データ線に接続したインバータ回路
と、 このインバータ回路の出力線の電位に基づいて前記電流
供給手段から前記カレントミラー回路への供給電流量を
制御する供給電流量制御手段とを備えたセンス回路。 - 【請求項３】 所定電位にプリチャージされたデータ線
を有するダイナミック回路のセンス回路であって、 前記データ線の電位変化を検出して電流を供給する電流
供給手段と、 この電流供給手段の供給電流を基準電流として入力し、
かつ出力電流端子を前記データ線に接続したカレントミ
ラー回路と、 前記データ線の電位に基づいて前記電流供給手段から前
記カレントミラー回路への供給電流量を制御する供給電
流量制御手段とを備えたセンス回路。 - 【請求項４】 所定電位にプリチャージされたデータ線
を有するダイナミック回路のセンス回路であって、 前記データ線の電位変化を検出して電流を供給する電流
供給手段と、 この電流供給手段の供給電流を基準電流として入力し、
かつ出力電流端子を前記データ線に接続したカレントミ
ラー回路と、 前記データ線をプリチャージするときに、前記カレント
ミラー回路の基準電流の入力線の電位を接地線電位に設
定する電位設定手段とを備えたセンス回路。 - 【請求項５】 カレントミラー回路が、ドレインとゲー
トを基準電流の入力線に接続し、ソースを接地線に接続
した第１のＭＯＳＦＥＴと、 ゲートを前記基準電流の入力線に接続し、ドレインをデ
ータ線に接続し、ソースを接地線に接続した第２のＭＯ
ＳＦＥＴとからなることを特徴とする請求項１，２，３
または４記載のセンス回路。 - 【請求項６】 第１のＭＯＳＦＥＴと第２のＭＯＳＦＥ
ＴがともにＮチャネルＭＯＳＦＥＴであることを特徴と
する請求項５記載のセンス回路。 - 【請求項７】 第１のＭＯＳＦＥＴと第２のＭＯＳＦＥ
ＴがともにＰチャネルＭＯＳＦＥＴであることを特徴と
する請求項５記載のセンス回路。 - 【請求項８】 カレントミラー回路が、コレクタとベー
スを基準電流の入力線に接続し、エミッタを接地線に接
続した第１のＮＰＮ型トランジスタと、 ベースを前記基準電流の入力線に接続し、コレクタをデ
ータ線に接続し、エミッタを接地線に接続した第２のＮ
ＰＮ型トランジスタとからなることを特徴とする請求項
１，２，３または４記載のセンス回路。 - 【請求項９】 電流供給手段が、ゲートをデータ線に接
続し、ソースを電源線に接続したＰチャネルＭＯＳＦＥ
Ｔからなり、このＰチャネルＭＯＳＦＥＴのドレイン電
流を前記電流供給手段の供給電流とすることを特徴とす
る請求項１，２，３，４，５，６，７または８記載のセ
ンス回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4217768A JP2963282B2 (ja) | 1992-08-17 | 1992-08-17 | センス回路 |
| US08/106,551 US5559456A (en) | 1992-08-17 | 1993-08-16 | Sensing circuit unit for a dynamic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4217768A JP2963282B2 (ja) | 1992-08-17 | 1992-08-17 | センス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0668680A true JPH0668680A (ja) | 1994-03-11 |
| JP2963282B2 JP2963282B2 (ja) | 1999-10-18 |
Family
ID=16709433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4217768A Expired - Fee Related JP2963282B2 (ja) | 1992-08-17 | 1992-08-17 | センス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2963282B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6285602B1 (en) | 1998-01-05 | 2001-09-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device provided with I/O clamp circuit |
-
1992
- 1992-08-17 JP JP4217768A patent/JP2963282B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6285602B1 (en) | 1998-01-05 | 2001-09-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device provided with I/O clamp circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2963282B2 (ja) | 1999-10-18 |
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