JPH0667000B2 - ボタン電話装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＰＣＭ（パルス・コード・モジュレーショ
ン）通信に用いられるボタン電話装置に関する。具体的
には、電話機、データ機器などを含む端末装置を局線と
端末装置相互間において任意に接続することのできる新
規なＰＣＭを用いたボタン電話装置を提供せんとするも
のである。

［従来の技術］ 多くの通信信号やデータ信号を伝送し、交換する場合
に、一般に時分割が用いられる場合と、空間分割が用い
られる場合とがある。

時分割による場合には、周知のように、通話信号などを
“０”または“１”に符号化して、ディジタル信号とし
て、１本の伝送線に多数の通話信号をのせて伝送してい
る。ここでは、ディジタル信号速度の変換や、時分割多
重が行われる。この時分割多重伝送においては、符号の
配列やタイミングがあらかじめ定められており、受信側
では多重化された通話信号などをそれぞれ分離して、デ
ータの順序を入れ換えるなどしてから、Ｄ／Ａ変換して
通話することができるようになっている。

空間分割形通話路においては、たとえば各端末に対応し
た数の入力線と出力線をクロス・ポイント・スイッチで
閉じることにより交換しており、この場合には、一般に
Ａ／Ｄ変換やＤ／Ａ変換を行わず、アナログ信号のまま
伝送されている。

［発明が解決しようとする問題点］ 時分割においては、ＰＣＭが用いられ、ビット・レート
を上げることにより、いくらでも多くの通話チャネルを
多重化することが可能であるから、多重化すればする
程、チャネルあたりのコストは下がる。しかしながら、
ディジタル符号により伝送を行うために、Ａ／Ｄ変換
器，Ｄ／Ａ変換器，コーダ，デコーダ，速度変換器が必
要となるために、小規模なシステムにおいてはコスト高
となる問題点があった。

ところが空間分割形通話路においては、アナログ信号の
まま伝送するためにＰＣＭ伝送および交換に要求される
Ａ／Ｄ変換器，Ｄ／Ａ変換器，コーダ，デコーダ，速度
変換器を必要としないものの、回線数が増加すると、交
換機のクロス・ポイント・スイッチの数が回線数の２乗
に比例して増大するために、コスト高になるという問題
点があった。

さらに、空間分割形通話路においては、ディジタル符号
化した信号を扱うことが困難であった。それは、伝送線
における遅延時間（５〜６ｎｓ／ｍ）があり、送信タイ
ミングと受信タイミングの間の位相がずれてしまうため
に、短距離から長距離にわたる各種の長さの伝送路にお
いて、効率よく簡単な装置で送受することができなかっ
た。

［問題点を解決するための手段］ 従来のＰＣＭによる時分割形通話路と空間分割形通話路
の１回線あたりのコストは、回線数が１００程度のあた
りで交叉していた。すなわち、端末の数が１００回線以
下のシステムにおいては、空間形を用いるのが安価であ
り、１００回線以上のシステムにおいては、ＰＣＭによ
る時分割形を用いるのが安価であり、有効であった。

ところが、最近のＬＳＩ（大規模集積回路）技術の進歩
によって、ＰＣＭによる時分割通話路は小型化、経済化
が進み、さらにデータ機器との親和性に優れている面か
ら、システムとしての総合的な優位性が増してきた。

このような状勢に鑑み本発明はなされたものであり、小
規模のシステムにおいても機能、経済性ともに優れたも
のを提供するものである。

そのために、ノイズに強く、処理が容易なディジタル符
号によるＰＣＭを用い、 複数個の端末装置のそれぞれを制御する主制御装置と、 各端末装置を主制御装置に２線式ピンポン伝送によって
接続するための伝送線と、 この伝送線の両端と端末装置間および主制御装置間にそ
れぞれ伝送線に信号を送出し、伝送線からの信号を受信
するための送受信機を設け、 この主制御装置に含まれた受信回路は、２線式ピンポン
伝送に適合し、一定の範囲の伝送線長（たとえば２００
ｍ以内）および、さらに長距離の伝送線（たとえば４０
０ｍ以内，さらには６００ｍまたはそれ以上）にも対処
できるものとした。

この主制御装置には、受信回路のほか、本システムの総
合的機能を高めるために、局線通話回路、内線通話回
路、会議通話回路、一斉放送回路と、これらの回路を制
御するためのＣＰＵ（中央制御装置）とのインタフェ−
スをするＣＰＵインタフェ−ス回路と、この主制御装置
に含まれた各回路に必要なタイミング信号を発生するた
めのタイミング回路を設けた。

［作用］ 伝送路が長距離（たとえば４００ｍ以内）の場合には、
受信回路内での遅延はなく内線通話回路、局線通話回路
または会議通話回路に信号が送られ、短距離（たとえば
２００ｍ以内）の場合には、受信回路内で所定の時間
（伝送線２００ｍ分の伝送時間）受信信号を遅延させて
から、内線通話回路、局線通話回路または会議通話回路
に受信信号を伝送するようにした。

したがって短距離および長距離の伝送線を用いて端末装
置と接続することを可能とした。

このようにして、小規模のボタン電話装置であるにもか
かわらず、ＰＣＭ化し、しかも長距離の伝送線に対応可
能な多くの機能を備えた装置が可能になった。

［実施例］ 本発明に関わるボタン電話装置の原理を第１Ａ図に、そ
の各部における波形を第１Ｂ図，第１Ｃ図，第１Ｄ図お
よび第１Ｅ図のタイミング・チャートにより説明する。

第１Ａ図において、１０は本発明を実施した主制御装置
であり、この主制御装置１０は、クロック発生器５０か
らのクロック５１に同期して、ＣＰＵ（中央制御装置）
２０との間の信号２１，２２，２３，８０８とアドレス
・バス信号２５，データ・バス信号３５により動作す
る。主制御装置１０には、信号６１Ａ（６１Ｂ，６１
Ｃ）と信号１０８Ａ（１０８Ｂ，１０８Ｃ）と信号１０
９Ａ（１０９Ｂ，１０９Ｃ）とにより送受信機６０Ａ
（６０Ｂ，６０Ｃ）と伝送路６３Ａ（６３Ｂ，６３Ｃ）
と送受信機６０Ｄ（６０Ｅ，６０Ｆ）と信号６１Ｄ（６
１Ｅ，６１Ｆ）と信号７１Ａ（７１Ｂ，７１Ｃ）と信号
７２Ａ（７２Ｂ，７２Ｃ）とにより、端末装置７０Ａ
（７０Ｂ，７０Ｃ）が接続されている。さらに、この主
制御装置１０には、局線１２Ａ（１２Ｂ）が、局線イン
タフェ−ス１１Ａ（１１Ｂ）を介して信号１４Ａ（１４
Ｂ）と信号１５Ａ（１５Ｂ）により接続されている。局
線インタフェ−ス１１Ａ（１１Ｂ）とＣＰＵ２０との間
の信号１６Ａ（１６Ｂ）により、局着をＣＰＵ２０で検
出し、あるいは、局線インタフェ−ス１１Ａ（１１Ｂ）
からダイヤル信号を送出するための情報を与えている。

このような構成により、端末装置７０Ａ，７０Ｂ，７０
Ｃの間、または各端末装置７０Ａ（７０Ｂ，７０Ｃ）と
局線１２Ａ（１２Ｂ）との間で、任意の組合せで交信す
ることを可能にしている。

第１Ｂ図の（ａ）および（ｂ）には、主制御装置１０と
送受信機６０Ａとの間の信号１０８Ａ，１０９Ａと信号
６１Ａが、（ｃ）には伝送路６３Ａ上の信号が示されて
いる。主制御装置１０から（ａ）の信号１０８Ａ，１０
９Ａが１フレーム（１２５μｓ）の前半において出力さ
れ、その後に送受信機６０Ａ側から（ｂ）の信号６１Ａ
が１フレームの後半において出力されている。（ｃ）の
伝送路６３Ａ上の信号は、（ａ），（ｂ）に示した信号
が伝送される様子を示している。

第１Ｃ図（ａ）および（ｂ）には、第１Ｂ図に示した信
号１０８Ａ，１０９Ａおよび信号６１Ａの内容が示され
ている。ここで、ＳＴはスタート・ビットを、Ｆはフレ
ーム同期をとるための情報（以下、Ｆビットという）
を、Ｂ７〜Ｂ０は音声情報（データ情報）を、Ｄは宛先
に接続するための制御情報（以下、Ｄ情報という）を、
Ｐは伝送路６３Ａにおける直流平衡を保つためのパリテ
ィ情報（以下、Ｐ情報という）を表わしている。

第１Ｄ図には、伝送路６３Ａの上りおよび下り情報とそ
のタイミング信号を説明しており、（ａ）には信号１０
８Ａ，１０９Ａが示され、その（ｄ）には信号６１Ａが
示され、（ｂ），（ｃ）と（ｅ）には、主制御装置１０
内部で発生している信号１２６８，１２６９，と１３７
７が示されている。ここで信号１２６８は音声情報Ｂ７
〜Ｂ０の送出期間を表わすものであり、（ｃ）の信号１
２６９は（ａ）に示した音声情報Ｂ７〜Ｂ０の送出タイ
ミングを表わすものであり、（ｅ）の信号１３７７は
（ｄ）に示した信号６１Ａの音声情報Ｂ７〜Ｂ０の受信
タイミング信号を表わしている。

（ａ）の信号１０８Ａ，１０９Ａと（ｄ）の信号６１Ａ
との間には、ガード・タイムＴ１が設けられている。こ
れは、主制御装置１０側から１００％ＡＭＩ信号により
伝送するのに都合のよい型式の（ａ）の２つの信号１０
８Ａ，１０９Ａの組合わせで送受信機６０Ａを介して、
１００％ＡＭＩ信号で伝送路６３Ａを伝送し、送受信機
６０Ｄを介して信号６１Ｄとして端末装置７０Ａに入
り、これを受けた端末装置７０Ａ側からは、スタート・
ビットＳＴおよびフレーム・ビットＦを除いた音声情報
Ｂ７〜Ｂ０と、制御情報Ｄと、パリティ情報Ｐを、信号
７１Ａ，７２Ａにより、送受信機６０Ｄ，伝送路６３
Ａ，送受信機６０Ａを介して、第１Ｄ図（ｄ）の信号６
１Ａとして主制御装置１０に受信される際に、（ａ）に
示した信号１０８Ａ，１０９Ａの後縁と（ｄ）に示した
信号６１Ａの前縁とが衝突しないように設けられた時間
である。

第１Ｅ図には伝送路６３Ａの長さが上りおよび下り情報
に及ぼす影響を説明しており、第１Ｄ図に対応してい
る。第１Ｅ図において、（ａ）の信号１０８Ａ，１０９
Ａが第ｎフレームの前半で送出された結果、端末装置７
０Ａ側から返送されてくる（ｄ）の信号６１Ａは、伝送
路６３Ａで遅延されて、第ｎフレームにおいて受信さ
れ、ガード・タイムＴ１のほかに、この信号６１Ａの後
縁と第ｎ＋１フレームにおける（ａ）の信号１０８Ａ，
１０９Ａの前縁とが衝突することがないように設けられ
たガード・タイムＴ２を必要とする点であり、このガー
ド・タイムＴ２の直後から２ビット構成のスタート・ビ
ットＳＴの中間までの間に会議通話が必要とされる場合
に使用される２ビット分の加算タイムＴ３が設けられて
いる。このようにして、短距離または長距離の伝送路６
３Ａにおいても、端末装置７０Ａから主制御装置１０方
向への上り信号と、主制御装置１０側から端末装置７０
Ａ方向への下りの信号が、衝突することはない。

第１Ｆ図には、伝送路６３Ａの長さが制限を受ける理由
を説明するための波形図が示されており、（ａ）には、
伝送路６３Ａの長さがｌメートルの場合が、（ｂ）に
は、同じく零メートルの場合が示され、（ｃ）には、
（ａ），（ｂ）の信号６１Ａを構成する音声情報Ｂ７〜
Ｂ０の各ビットの周期に等しい周期を有する信号１３７
６が示されている。（ｂ）の信号６１Ａに対して、
（ａ）の信号６１Ａは伝送路６３Ａにおいて、２×ｌメ
ートルの遅延時間Ｔ_ｄを生じてしまうが、この遅延時間
Ｔ_ｄが１ビット以内に納まっていなければならない。さ
もないと、次のビットとの区別がつかなくなるからであ
る。本発明においては、たとえば、１／８ビットの余裕
をもって、遅延時間Ｔ_ｄ（０〜７／８ビット）を設定し
ている。ビット・レートが、たとえば２５６Kbpsである
ならば、ｌは約２００メートルとなる。

第１Ｇ図には、本発明によるボタン電話装置を局線に接
続した場合の原理が示されている。

端末装置７０Ａ，７０Ｂ，７０Ｃは電話機やその他のデ
ータ機器であり、これらの端末装置を局線通話回路２５
０Ａと局線インタフェ−ス１１Ａを介して局線１２Ａに
接続している。この局線通話回路２５０Ａには、局線１
２Ａ側から局線インタフェ−ス１１Ａを介して、１フレ
ーム中の後半において信号１５ＡがＳ／Ｓレジスタ２６
０Ａに取り込まれ、信号２６８Ａが出力されて次のフレ
ームの前半において、デマルチプレクサ２７０Ａから端
末装置７０Ａ〜７０Ｃのうちのいずれかに信号２５１
Ａ，２５２Ａ，２５３Ａのいずれかを送出している。

端末装置７０Ａ〜７０Ｃ側からは、たとえば端末装置７
０Ａからの信号１６２Ａが、マルチプレクサ２８０Ａで
選択されて、シリアル入力シリアル出力をするＳ／Ｓレ
ジスタ２６０Ｂに１フレームの後半において取り込ま
れ、つぎのフレームの前半において、Ｓ／Ｓレジスタ２
６０Ｂから信号２６８Ｂとして出力され、それが局線イ
ンタフェ−ス１１Ａを介して局線１２Ａに送出される。
このようにして、局線１２Ａと端末装置７０Ａ〜７０Ｃ
との間の交信がなされる。

第１Ｈ図には、局線を介さずに本発明によるボタン電話
装置内の端末装置間における交信を可能とする、内線通
話トランクの原理図が示されている。

端末装置７０Ａから伝送される信号１６２Ａは、マルチ
プレクサ２１０Ａと２１０Ｂに印加されているが、ここ
には図示されてはいない制御信号により、たとえばマル
チプレクサ２１０Ａで選択されて、選択された信号２１
８Ａはシリアル入力シリアル出力するＳ／Ｓレジスタ２
２０Ａに１フレームの後半において取り込まれて、次の
フレームの前半において信号２２５Ａとして出力し、こ
れがデマルチプレクサ２２７Ａに印加されて、ここには
図示されてはいない制御信号により、たとえば信号２３
６Ａとして選択されて、端末装置７０Ｂに印加される。
端末装置７０Ｂからの送信信号１６２Ｂはマルチプレク
サ２１０Ｂにおいて図示されてはいない制御信号で選択
されて、信号２１８Ｂを出力し、Ｓ／Ｓレジスタ２２０
Ｂに１フレームの後半において取り込まれ、次のフレー
ムの前半において信号２２５Ｂとして出力され、それが
デマルチプレクサ２２７Ｂに印加され、図示されてはい
ない制御信号により選択されて、信号２３５Ｂとして出
力され、端末装置７０Ａに印加されている。

第１Ｉ図には、２個以上の端末装置間で同時に交信する
ことのできる会議通話トランクの原理図が示されてい
る。

ここでは、端末装置７０Ａ，７０Ｂ，７０Ｃ間での会議
通話が例示されており、端末装置７０Ａ（Ｂ，Ｃ）から
出力された信号６１Ａ（Ｂ，Ｃ）は会議通話を可能とす
る会議通話回路３５０内のマルチプレクス回路３６０に
印加されて、そこで１フレームの後半において、それぞ
れの信号が蓄積され、第１Ｅ図において説明したガード
・タイムＴ２の間に、マルチプレクス回路３６０から時
分割で、バス信号４２０として加算器４３０に印加す
る。

この加算器４３０において、バス信号４２０により送ら
れてきた各端末装置７０Ａ（Ｂ，Ｃ）からの信号を加算
し、加算結果をバス信号６５２として出力して、デマル
チプレクス回路６６０に印加している。

デマルチプレクス回路６６０では、端末装置７０Ａ
（Ｂ，Ｃ）に対して、ガード・タイムＴ２の直後のフレ
ームの前半において、信号６９３（６９４，６９５）を
出力している。ここで信号６９３は、端末装置７０Ｂ，
７０Ｃから出力された信号６１Ｂ，６１Ｃの内容が加算
されたものとなっている。同様に信号６９４は、信号６
１Ａ，６１Ｃの内容の加算結果を表わし、信号６９５
は、信号６１Ａ，６１Ｂの加算結果をあらわしている。
このようにして会議通話が可能となる。

第１Ｊ図には、本発明に関わるボタン電話装置に接続さ
れた多数の端末装置のすべて、あるいは指定された一部
の端末装置に対して、同一情報を同時に送信するための
一斉放送トランクの原理図が示されている。

ここでは、端末装置７０Ｄ，７０Ｅまたは局線から局線
インタフェ−ス１１Ａを介して、それぞれの信号２３９
Ａ，２３９Ｂ，２５７Ａのうちの１つが一斉放送回路７
００に含まれたオア・ゲート７０１に印加され、信号７
１１として、制御用の信号８７１，８７２，８７３の同
時印加によりアンド・ゲート７０２，７０３，７０４を
介して信号７１２，７１３，７１４，として端末装置７
０Ａ７０Ｂ，７０Ｃに出力している。このようにして一
斉放送が可能となる。ここにおいて、オア・ゲート７０
１への入力となる信号２３９Ａ，２３９Ｂおよび２５７
Ａは、ここでは図示されてはいないＣＰＵ（中央制御装
置）２０によって、１つの信号をオア・ゲート７０１に
入力すると他の信号の入力は禁止されるようになってい
る。

第２Ａ図には、第１Ａ図ないし第１Ｊ図において説明し
た各種の機能を実現するための各種の回路を含む主制御
装置１０の構成概念図を示しており、ここでは、主制御
装置１０の内部における接続関係を示すことは略されて
いる。

１００Ａ〜１００Ｄは内線インタフェ−ス回路であり、
信号１０８Ａ，１０９Ａ〜１０８Ｄ，１０９Ｄにより端
末装置７０に直接に、あるいは送受信機６０や伝送線６
３を介して（第１Ａ図参照）接続されている。

１５０Ａ〜１５０Ｄは受信回路であり、端末装置７０側
からの信号６１Ａ〜６１Ｄを受信している。

１７０はダイヤル情報および端末を制御するための情報
を送受信するためのＤ情報送受信回路であり、図示され
てはいないＣＰＵ２０との間でデータ・バス信号３５に
よって、ダイヤル情報および端末を制御するための情報
がやりとりされる。

２００は内線通話回路であり、第１Ｈ図により説明した
内線通話の機能を果している。

２５０Ａ，２５０Ｂは局線通話回路であり、第１Ｇ図に
より説明した局線通話の機能を果している。

３５０は会議通話回路であり、第１Ｉ図により説明した
会議通話の機能を果している。

７００は一斉放送回路であり、第１Ｊ図により説明した
一斉放送の機能を果している。

７２０は音源回路であり、本主制御装置１０の外部から
印加される各種の信号６６〜６９を印加されて、これら
の信号を選択的に内線インタフェ−ス回路１００Ａ〜１
００Ｄを介して端末装置７０に送信するためのものであ
り、これら各種の信号６６〜６９にはバック・グラウン
ド・ミュージック（ＢＧＭ），保留音，ドア・ホン用の
チャイム音などが含まれている。

８００はＣＰＵインタフェ−ス回路であり、図示されて
はいないＣＰＵ２０と、本主制御装置１０に含まれた各
種の回路との間で送受されるアドレス・バス信号２５，
データ・バス信号３５，リセット信号２１，読み出し信
号２２，書き込み信号２３およびＣＰＵ２０へ割り込む
ための信号８０８をインタフェ−スしている。

１０００はタイミング回路であり、主制御装置１０の内
部で必要となる各種のタイミング信号を外部から印加さ
れるクロック５１からつくり出して、主制御装置１０の
内部にある各種の回路に印加している。

３５８は外部から印加されるμ／Ａ切替信号であり、会
議通話回路３５０内での加算処理に用いられるμ法則あ
るいはＡ法則を選択するために用いられる。

信号１４Ａ，１５Ａ（１４Ｂ，１５Ｂ）は局線１２Ａと
の間の交信信号であり（第１Ａ図参照）、信号１５Ａ
（１５Ｂ）は局線通話回路２５０Ａ（２５０Ｂ）に直接
に入力され、局線通話回路２５０Ａ（２５０Ｂ）または
会議通話回路３５０の送信信号は、オア回路１３Ａ（１
３Ｂ）を介して信号１４Ａ（１４Ｂ）として局線へ送出
される。

内線通話の場合には、端末装置７０から送出された信号
６１Ａ〜６１Ｄが受信回路１５０Ａ〜１５０Ｄと内線通
話回路２００および内線インタフェ−ス回路１００Ａ〜
１００Ｄを介して信号１０８Ａ，１０９Ａ〜１０８Ｄ，
１０９Ｄとして他の端末装置７０へ送出される。

局線通話の場合には、端末装置７０から送出された信号
６１Ａ〜６１Ｄが受信回路１５０Ａ〜１５０Ｄと局線通
話回路２５０Ａおよびオア回路１３Ａ，１３Ｂを介して
局線側に送出され局線側からの信号１５Ａ，１５Ｂは、
局線通話回路２５０Ａ，２５０Ｂと内線インタフェ−ス
回路１００Ａ〜１００Ｄを介して信号１０８Ａ，１０９
Ａ〜１０８Ｄ，１０９Ｄとして端末装置７０へ送出され
る。

会議通話の場合には、端末装置７０から送出された信号
６１Ａ〜６１Ｄが受信回路１５０Ａ〜１５０Ｄと会議通
話回路３５０とオア回路１３Ａ，１３Ｂを介して局線側
に送出され、さらに会議通話回路３５０から内線インタ
フェ−ス回路１００Ａ〜１００Ｄを介して信号１０８
Ａ，１０９Ａ〜１０８Ｄ，１０９Ｄとして他の端末装置
７０へ送出される。また局線側からの信号１５Ａは、会
議通話回路３５０と内線インタフェ−ス回路１００Ａ〜
１００Ｄを介して、信号１０８Ａ，１０９Ａ〜１０８
Ｄ，１０９Ｄとして各端末装置７０へ送出される。

一斉放送の場合には、一斉放送回路７００から送出され
る信号は、内線インタフェ−ス回路１００Ａ〜１００Ｄ
を介して、信号１０８Ａ，１０９Ａ〜１０８Ｄ，１０９
Ｄとして、各端末装置７０へ送出される。一斉放送回路
７００から送出すべき信号は、端末装置７０から出力さ
れた信号６１Ａ〜６１Ｄが受信回路１５０Ａ〜１５０Ｄ
と内線通話回路２００とを介して一斉放送回路７００に
印加される場合と、局線側から信号１５Ａ，１５Ｂとし
て局線通話回路２５０Ａ，２５０Ｂを介して印加される
場合とがある。

端末装置７０からの宛先を指示するダイヤル情報が出さ
れると、信号６１Ａ〜６１Ｄとして受信回路１５０Ａ〜
１５０Ｄに印加され、それがＤ情報送受信回路（情報送
受信手段）１７０に伝えられる。このダイヤル情報は、
Ｄ情報送受信回路１７０からＣＰＵ２０によってデータ
・バス信号３５を介して読み取られる。局線からの局着
があると、局線インタフェ−ス１１Ａ，１１Ｂ（第１Ａ
図）からＣＰＵ２０が、信号１６Ａ，１６Ｂによりこの
局着を読み取る。そこで宛先がデータ・バス信号３５に
より、Ｄ情報送受信回路１７０に伝えられ、ここから宛
先の端末装置７０に接続された内線インタフェ−ス１０
０Ａ〜１００Ｄのうちの１つまたは複数に着信を伝え
る。

第２Ｂ図には、主制御装置１０に接続される端末装置７
０の一例を示しており、第２Ｂ図（ａ）には電話機１０
５の送受信をＰＣＭ信号に変換するコーデック１０３
と、そのＰＣＭ入力にノア・ゲート１０２を介して信号
１０８Ａ，１０９Ａが印加され、プルアップ抵抗１０４
を接続されたＰＣＭ出力から信号６１Ａが出力されてい
る。

第２Ｂ図（ｂ）においては、ノア・ゲート１０２をトラ
ンジスタ１０６を含む回路に置き代えた回路が示されて
おり、その機能は（ａ）に示したものに同じである。

第３Ａ図には内線インタフェ−ス回路、たとえば１００
Ａが、第３Ｂ図にはその各部の波形のタイミング・チャ
ートが示されている。

オア・ゲート１０１の入力には、一斉放送回路７００か
らの信号７１２と、音源回路７２０からの信号７３６
と、Ｄ情報送受信回路１７０からのＤ情報（第１Ｃ図）
である信号１７９Ａ（第３Ｂ図（ｄ））と、会議通話回
路３５０からの信号６９３と、内線通話回路２００から
の信号２３５Ａおよび２３５Ｂと、局線通話回路２５０
Ａ，２５０Ｂからの信号２５１Ａ（３Ｂ図（ｃ）），２
５１Ｂと、タイミング回路１０００からのタイミング用
の信号１２３１，１３１７（第３Ｂ図（ａ），（ｂ））
とが印加されており、第３Ｂ図の（ｅ）に示す信号１０
７を出力している。この第３Ｂ図には、ＣＰＵ２０に制
御されて局線通話回路２５０Ａから信号２５１Ａをオア
・ゲート１０１に受けている局線通話の場合が示されて
いる。

第３Ｂ図（ａ）の信号１２３１はスタート・ビットＳＴ
（第１Ｃ図）を表わしており、（ｂ）の信号１３１７は
Ｆビット（第１Ｃ図）を表わしており、（ｃ）の信号２
５１Ａは局線からの通話信号を表わしており、これらの
信号と（ｄ）のＤ情報とをオアして、（ｅ）に示す信号
１０７を得ている。

この信号１０７は、符号分離回路１１０Ａに印加され
る。符号分離回路１１０Ａには、第３Ｂ図（ｆ）のＰ情
報である信号１３０４と、（ｇ）に示す信号１０９８と
が印加されて（ｈ）および（ｉ）に示す奇数番目の
“１”をあらわす信号１０８Ａおよび偶数番目の“１”
をあらわす信号１０９Ａを分離して出力している。

（ｈ）および（ｉ）の信号１０８Ａおよび１０９Ａは、
（ｅ）の信号１０７と（ｆ）の信号１３０４の内容を表
わしており、（ｅ）に示す信号１０７において、１フレ
ームの開始後最初に現われた“１”を、（ｇ）の信号１
０９８における１ビット分だけ遅れて（ｈ）の信号１０
８Ａの“１”として送出し、（ｅ）の信号１０７の２番
目の“１”が現われたときには、同様にして（ｉ）の信
号１０９Ａを“１”として、以下同様にして（ｅ）の信
号１０７の奇数番目の“１”に対しては（ｈ）の信号１
０８Ａを“１”に、偶数番目の“１”に対しては（ｉ）
の信号１０９Ａを“１”とし、（ｈ）の信号１０８Ａと
（ｉ）の信号１０９Ａにおける“１”の数の和が奇数に
なると、（ｆ）のＰ情報（パリティ情報）である信号１
３０４の“１”が（ｉ）の信号１０９Ａにおいて出力さ
れる。その結果、１フレーム中の（ｈ），（ｉ）の信号
１０８Ａ，１０９Ａのそれぞれに現われる“１”の数は
等しいものとなり、その後の伝送路６３Ａにおいて、良
好な直流平衡が得られる。

第３Ｃ図は、符号分離回路１１０Ａの詳細な回路図であ
り、その各部の波形を第３Ｄ図のタイミングチャートに
示している。

第３Ｄ図（ｂ）に示す信号１０７がインバータ１２１を
介して信号１３１としてエクスクルーシブ・オア・ゲー
ト１２０の入力に印加され、（ｄ）に示すその出力の信
号１３２は、ノア・ゲート１１７の１つの入力端子に印
加され、（ｅ）に示す出力の信号１３３がＤフリップフ
ロップ１１１のデータ端子に印加され。このＤフリップ
フロップ１１１のクロック端子には、１フレームを３２
等分した周期を有する（ａ）に示す信号１０９８が印加
されている。

Ｄフリップフロップ１１１の出力Ｑを示す（ｆ）の信号
１３９は、初期においては“０”であり、（ｂ）の信号
１０７の“１”が印加されると、その奇数個目において
“１”を、偶数個目において“０”を示す（ｆ）の信号
１３９を出力している。ここで（ｃ）に示す信号１３０
４は、（ｂ）の下り信号のタイミングを示す信号１０７
の“１”が１フレーム中において奇数個を示したとき
に、“１”とするパリティ情報であり、これがノア・ゲ
ート１１７の他方の入力に印加されている。

また、エクスクルーシブ・オア・ゲート１２０の他方の
端子には、（ｆ）の信号１３９が印加されている。

パリティ情報である（ｃ）の信号１３０４はナンド・ゲ
ート１１５の１つの入力端子に印加され、その他方の端
子には（ｆ）の信号１３９が印加されて、（ｇ）の信号
１３４を出力している。この（ｇ）の信号１３４は、パ
リティ情報である（ｃ）の信号１３０４が“１”を示し
たときに“０”を示し、その他のときには“１”を示し
ている。

信号１３１と（ｇ）の信号１３４を受けて、ナンド・ゲ
ート１１６は（ｈ）の信号１３５を出力し、これをＤフ
リップフロップ１１２のデータ端子に印加している。こ
のＤフリップフロップ１１２のクロック端子には、
（ａ）の信号１０９８が印加されている。そのノットＱ
出力には、（ｉ）の信号１３６が得られる。ここで、
（ｉ）の信号１３６は、（ｂ）の信号１０７に（ｃ）の
信号１３０４を加えて、（ａ）の信号１０９８の半周期
分だけ遅らせて、その反転出力を示している。

（ｆ）の信号１３９を反転したＤフリップフロップ１１
１の出力ノットＱの信号１４０と、（ｉ）の信号１３６
とを印加されたノア・ゲート１１８は、（ｊ）に示す信
号１３７を出力している。ノア・ゲート１１８の出力で
ある（ｊ）の信号１３７は、（ｂ）の信号１０７の
“１”が奇数個のときに“１”を示している。この
（ｊ）の信号１３７は、Ｄフリップフロップ１１３のデ
ータ端子に印加される。クロック端子にインバータ１２
２を介して（ａ）の信号１０９８を印加されたＤフリッ
プフロップ１１３の出力Ｑには、（ｌ）に示す信号１０
８Ａが得られる。この信号１０８Ａは、（ｂ）の信号１
０７が“１”を奇数個示した時に“１”を示している。

（ｆ）の信号１３９と（ｉ）の信号１３６を印加された
ノア・ゲート１１９は、（ｋ）の信号１３８を出力し、
これが、Ｄフリップフロップ１１４のデータ端子Ｄに印
加される。ここで（ｋ）の信号１３８は、（ｂ）の信号
１０７に（ｃ）の信号１３０４の“１”を加えて、その
“１”が偶数個の時に “１”を示している。

このフリップフロップ１１４のクロック端子には、
（ａ）の信号１０９８がインバータ１２２を介して印加
されており、その出力Ｑには、（ｍ）の信号１０９Ａを
得ている。この信号１０９Ａは（ｂ）の信号１０７が
“１”を偶数個示したときに“１”を示している。

（ｂ）に示した信号１０７の“１”の合計が奇数個であ
る場合を第３Ｄ図において例示したが、“１”の合計が
偶数個の場合には、パリティ情報である（ｃ）の信号１
３０４は“０”を示す。

第４Ａ図は、受信回路１５０Ａ〜１５０Ｄのうちの、た
とえば１５０Ａの具体的な回路を示しており、短距離か
ら長距離にわたる各種の長さの伝送路６３に対応するこ
とができるようにしている。第４Ｂ図には、その各部の
波形がタイミング・チャートとして示されている。

端末装置７０からの第４Ｂ図の（ａ）または（ｂ）の信
号６１Ａをインバータ１５５を介してＤフリップフロッ
プ１５１のデータ端子Ｄに受け、そのクロック端子に
は、上り信号を受信するための１フレームを３２等分し
た周期を有する（ｃ）の信号１３７６が印加されて、そ
の出力Ｑには（ｄ）に示す信号１６１が得られる。

アンド・ゲート１５２には、（ｄ）の信号１６１と受信
回路１５０Ａから端末装置７０迄の伝送距離が、たとえ
ば２００メートル迄の場合に、“０”を示し、たとえば
１５０ないし３５０メートル迄の場合には“１”を示す
信号８６１が印加されている。アンド・ゲート１５３に
は、信号８６１と、信号６１Ａがインバータ１５５を介
して印加されている。両アンド・ゲート１５２，１５３
の出力はオア・ゲート１５４に印加されて、信号１６２
Ａを出力している。

第４Ｂ図（ａ）には伝送距離が、たとえば、零メートル
の場合が、（ｂ）には、ｌ_１＝２００メートルの場合
が、（ｅ）にはｌ_２＝１５０メートルの場合が、（ｆ）
にはｌ_３＝３５０メートルの場合の信号６１Ａが示され
ている。

伝送路長が零メートルの場合には、（ａ）に示すよう
に、データ端子Ｂ７〜Ｂ０の先頭は、時刻ｔ_１におい
て、受信回路１５０Ａに印加される。伝送路長がｌ_１＝
２００メートルの場合には、（ｂ）に示すようにデータ
情報Ｂ７〜Ｂ０の先頭は、時刻ｔ_３において受信回路１
５０Ａに印加される。同様に、ｌ_２＝１５０メートルの
場合には、（ｅ）に示すように時刻ｔ_２に、ｌ_３＝３５
０メートルの場合には、（ｆ）に示すように時刻ｔ_５に
受信回路１５０Ａに印加されることを示している。

（ａ）および（ｂ）の場合には、信号８６１が“０”で
あり、（ｃ）の信号１３７６で時刻ｔ_４，ｔ_７，におい
て、信号６１ＡをサンプルしてＤフリップフロップ１５
１にデータを取り込んで、その出力である（ｄ）の信号
１６１をアンド・ゲート１５２およびオア・ゲート１５
４を介して信号１６２Ａとして出力している。

（ｅ）および（ｆ）の場合には、信号８６１が“１”で
あり、説明の都合上示した第４Ａ図には図示されてはい
ない（ｇ）の信号１３７７で時刻ｔ_６，ｔ_８において、
他の回路でサンプルされる信号６１Ａはインバータ１５
５，アンド・ゲート１５３，オア・ゲート１５４を介し
て、信号１６２Ａとして出力される。

（ａ），（ｂ）の場合よりも（ｅ），（ｆ）の場合の出
力は、（ｃ）の信号１３７６の半周期分だけ遅れて出力
される。このようにして各種の伝送長に対応できるよう
にしている。

第５Ａ図には、Ｄ情報送受信回路１７０の回路構成が示
され、第５Ｂ図には、その各部の波形を示すタイミング
・チャートが示されている。

Ｄ情報送受信回路１７０は、ダイヤル情報および端末装
置７０を制御するための情報を送受信するための回路で
あり、第５Ａ図には、４組のＤ情報送受信回路１７０Ａ
〜１７０Ｄが例示され、そのうちの、たとえば１７０Ａ
には、Ｄ情報送信回路１７１とＤ情報受信回路１８０と
が含まれている。

Ｄ情報送信回路１７１には、第５Ｂ図（ａ）のＤ情報の
送出タイミングを決定する信号１３１８が印加され、Ｃ
ＰＵ２０からのデータ・バス信号３５を取り込むための
書き込み用の信号８２２を受けて、取り込んだ信号を
（ａ）の信号１３１８のタイミング、（ｂ）の信号１７
９Ａとして内線インタフェ−ス回路１００Ａに送出され
る。

Ｄ情報受信回路１８０には、第５Ｂ図のＤ情報の受信タ
イミングを決定する（ｄ）の信号１３７９が印加され、
受信回路１５０Ａから（ｃ）の信号１６２Ａを取り込
み、信号８１７のタイミングでＣＰＵ２０へのデータ・
バス信号３５へ出力している。

第５Ｃ図には、Ｄ情報送信回路１７１の具体的な回路図
が示されている。

１７２はＰ／Ｓレジスタであり、入力端子Ａ〜Ｈにパラ
レルに印加される信号３６〜４３を、シフト・ロード端
子Ｓ／Ｌに印加された信号８２２が“０”で取り込み、
“１”において、そのクロック端子にインバータ１７４
を介して信号１３１８（第５Ｂ図（ａ））を印加される
ごとに出力ＱＨに、信号４３，４２，…３６の順序でシ
リアル信号として得て、信号１３１８を印加されたアン
ド・ゲート１７３を介して、信号１７９Ａ（第５Ｂ図
（ｂ））として出力される。

第５Ｄ図には、Ｄ情報受信回路１８０の具体的な回路図
が示されている。

８ビット・シフト・レジスタ１８１のＡ端子には、受信
回路１５０Ａからの信号１６２Ａが印加され、データを
取り込むための信号１３７９がクロック端子に印加され
るごとに、信号１６２Ａのデータを取り込み、順次シフ
トして出力ＱＡ〜ＱＨにパラレル出力している。これら
のパラレル出力ＱＡ〜ＱＨは３ステート・バッファ１８
２の入力端子Ａ〜Ｈにパラレル入力されて、制御端子Ｇ
１，Ｇ２に印加されるＣＰＵ２０からの読み出し信号で
ある信号８１７が“０”を示したときに入力端子Ａ〜Ｈ
に印加された信号を、それぞれ出力端子ＹＡ〜ＹＨにデ
ータ・バス信号３５を構成する信号３６〜４３として、
ＣＰＵ２０へ出力している。

第６Ａ図には、内線通話回路２００の回路構成図が示さ
れており、受信回路１５０Ａ〜１５０Ｄからの信号１６
２Ａ〜１６２Ｄと、音源情報を示す信号６６〜６９と、
これらの信号１６２Ａ〜１６２Ｄ，６６〜６９を選択す
ためのバス信号８８５により選択して、マルチプレクサ
２１０Ａは信号２１８ＡをＳ／Ｓレジスタ２２０Ａに出
力している。

Ｓ／Ｓレジスタ２２０Ａは、シリアル信号である信号２
１８Ａを受けて、信号１３７７のタイミングで受信し、
信号１２６９のタイミングで信号２２５Ａとして送出
し、信号１２６８が“１”である間、この送出は継続す
る。

信号２２５Ａと、送出先を指示するためのバス信号９２
３とを受けて、デマルチプレクサ２２７Ａは、信号２３
５Ａ〜２３８Ａを、それぞれ内線インタフェ−ス回路１
００Ａ〜１００Ｄに、信号２３９Ａを一斉放送回路７０
０に送出する。

マルチプレクサ２１０Ｂ，Ｓ／Ｓレジスタ２２０Ｂデマ
ルチプレクサ２２７Ｂは、それぞれマルチプレクサ２１
０Ａ，Ｓ／Ｓレジスタ２２０Ａ，デマルチプレクサ２２
７Ａに対応しており、同様に動作する。

第６Ｂ図は、マルチプレクサ２１０Ａの具体的な回路図
を示している。２１１は８ビット・マルチプレクサ、２
１２は４ビット・マルチプレクサであり、２１１のデー
タ端子Ｄ１〜Ｄ７，２１２のＤ０に印加された信号１６
２Ａ〜１６２Ｄ，６６〜６９を、選択用の信号８８６〜
８８９を、８ビット・マルチプレクサのセレクト端子
Ａ，Ｂ，Ｃとスクローブ端子Ｓと、４ビット・マルチプ
レクサ２１２のセレクト端子Ａ，Ｂ，とストローブ端子
Ｓにはインバータ２１４を介して印加して、選択した各
出力信号をそれらのＹ端子に得て、オア・ゲート２１３
を介して信号２１８ＡとしてＳ／Ｓレジスタ２２０Ａに
出力している。選択用の信号８８６〜８８９が、すべて
“０”のときには、８ビット・マルチプレクサ２１１の
接地されたデータ端子Ｄ０が選択されて、Ｙ端子からオ
ア・ゲート２１３を介して無音信号が、信号２１８Ａと
して出力される。４ビット・マルチプレクサ２１２のデ
ータ端子Ｄ１〜Ｄ３は、選択されることはない。

第６Ｃ図には、Ｓ／Ｓレジスタ２２０Ａの具体的な回路
図が、第６Ｄ図にはその各部の波形を示すタイミング・
チャートが示されている。

ここで、マルチプレクサ２１０Ａからの第６Ｄ図（ａ）
に示す信号２１８Ａをシリアル入力端子Ａに印加された
８ビット・シフト・レジスタ２２１は、そのクロック端
子に、（ｂ）に示す受信タイミング用の信号１３７７と
送信タイミング用の信号１２６９とをオア・ゲート２２
３を介して受けて、受信時には信号２１８Ａをシリアル
に入力してラッチして、（ｇ）の信号１２６９のタイミ
ングで順次出力し、（ｆ）の信号１２６８の“１”の期
間の間、アンド・ゲート２２２を介して（ｈ）の信号２
２５Ａを出力している。ここで８ビット・シフト・レジ
スタ２２１の各出力端子ＱＡ，ＱＢ……ＱＨを、
（ｃ），（ｄ），（ｅ）の例示により説明すると、Ｑ
Ａ，ＱＢ，の順に１ビットづつシフトされており、
（ｅ）の出力ＱＨからは、データ情報Ｂ７〜０（図面上
ではＢは省略されている）が順次に出力されていること
を示している。

第６Ｄ図（ｂ），（ｆ），（ｇ）に示した信号１３７
７，１２６８，１２６９は、第１Ｅ図の（ｅ），
（ｂ），（ｃ）にも示されており、これらの図から明ら
かなように、第６Ｄ図におけるフレームは半フレーム分
遅れて表示されている。

第６Ｅ図には、デマルチプレクサ２２７Ａの回路図が示
されている。選択信号９３６〜９３８をセレクト端子Ａ
〜Ｃに、イネーブル端子ＧＡに信号２２５を受けた３入
力８出力のデコーダ２２８では、その出力端子Ｙ０〜Ｙ
７のうち、Ｙ１〜Ｙ５からインバータ２２９〜２３３を
介して信号２３５Ａ〜２３９Ａを得ている。ここで、選
択用の信号９３６〜９３８のすべてが“０”を示したと
きには、出力端子Ｙ０を選択するために、何の出力もな
されない。

第６Ｆ図は、内線通話回路２００の他の実施例を示す回
路構成図であり、第６Ａ図に示したものとの相違は、送
出制御回路２４０Ａ，２４０Ｂが追加されている点であ
り、その他については同じである。

Ｓ／Ｓレジスタ２２０Ａからの信号２２５Ａを直接デマ
ルチプレクサ２２７に印加するのではなく、送出制御回
路２４０Ａで制御用の信号９６４により、信号２２５Ａ
を通過せしめたり、通過を禁止したりしている。このよ
うにすることによりデマルチプレクサ２２７Ａにおける
宛先の選択と、信号の送出とを分離することにより、Ｃ
ＰＵ２０におけるソフトウェアの階層構造設計が容易と
なる利点がある。

この送出制御回路２４０Ａの具体的な回路は第６Ｇ図に
示され、制御用の信号９６４をインバータ２４２を介し
て、また信号２２５Ａを直接にアンド・ゲート２４１に
印加し、信号９６４が“０”のときに出力である信号２
４８Ａを得ている。送出制御回路２４０Ｂの動作も２４
０Ａの動作と同様である。

第７Ａ図には、局線通話回路２５０Ａと２５０Ｂの２組
の回路構成が示されており、局線からの着信を再び他の
局線に転送する場合を示している。

局線側からの信号１５Ａは、Ｓ／Ｓレジスタ２６０Ａで
受信され、信号２６８Ａを出力し、これがデマルチプレ
クサ２７０Ａに印加され、信号２５６Ａが出力されて、
局線通話回路２５０Ｂのマルチプレクサ２８０Ｂに印加
され、それを通して信号２８８Ｂが出力されて、Ｓ／Ｓ
レジスタ２６０Ｄを介して信号２６８Ｄが局線に対して
出力される。

他の局線側からの信号１５Ｂも同様にして、Ｓ／Ｓレジ
スタ２６０Ｃで受信され、信号２６８Ｃを出力し、これ
がデマルチプレクサ２７０Ｂに印加され、信号２５６Ｂ
が出力されて、局線通話回路２５０Ａのマルチプレクサ
２８０Ａに印加され、それを通して信号２８８Ａが出力
されてＳ／Ｓレジスタ２６０Ｂを介して信号２６８Ｂが
局線側に対して出力される。

ここで、信号１３７７は、Ｓ／Ｓレジスタ２６０Ａ〜２
６０Ｄに印加される受信タイミング用の信号であり、信
号１２６９は同様に送信タイミング用の信号であり、信
号１２６８は同様に“１”において送出期間を示すタイ
ミング用の信号である。バス信号９２６（９２５）は送
出先を指示するためのバス信号であり、２５１Ａ〜２５
４Ａ（２５１Ｂ〜２５４Ｂ）は内線インタフェ−ス回路
１００Ａ〜１００Ｄへのデータ情報（Ｂ７〜Ｂ０）を各
宛先に送出している。

信号２５７Ａ（２５７Ｂ）は、一斉放送回路７００への
データ情報（音声情報）を送出している。信号２５５Ａ
（２５５Ｂ）はマルチプレクサ２８０Ａ（２８０Ｂ）に
印加されている。１６２Ａ〜Ｄは、受信回路１５０Ａ〜
１５０Ｄからの信号であり、信号６６〜６９は音源情報
を示すものであり、これらの信号１６２Ａ〜Ｄ，６６〜
６９を選択するためのバス信号８８０（８７５）により
選択して、信号２８８Ａ（２８８Ｂ）をＳ／Ｓレジスタ
２６０Ｂ（２６０Ｄ）に出力している。

第７Ｂ図には、マルチプレクサ２８０Ａの具体的な回路
図を示している。２８１は８ビット・マルチプレクサ、
２８２は４ビット・マルチプレクサであり、２８１のデ
ータ端子Ｄ１〜Ｄ７，２８２のＤ０〜Ｄ３に印加された
信号１６２Ａ〜１６２Ｄ，６６〜６９，２５５Ａ，２５
６Ｂを、選択用の信号８８１〜８８４を、８ビット・マ
ルチプレクサのセレクト端子Ａ，Ｂ，Ｃとストローブ端
子Ｓと、４ビット・マルチプレクサのセレクト端子Ａ，
Ｂとストローブ端子Ｓにはインバータ２８４を介して印
加して、選択した各出力信号をそれらのＹ端子に得て、
オア・ゲート２８３を介して信号２８８ＡとしてＳ／Ｓ
レジスタ２６０Ｂに出力している。選択用の信号８８１
〜８８４がすべて“０”のときには、８ビット・マルチ
プレクサの接地されたデータ端子Ｄ０が選択されて、Ｙ
端子からオア・ゲート２８３を介して無音信号が、信号
２８８Ａとして出力される。４ビット・マルチプレクサ
２８２のデータ端子Ｄ３は選択されることはない。

第７Ｃ図には、デマルチプレクサ２７０Ａの回路図が示
されている。バス信号９２６に含まれた選択信号９３１
〜９３３をセレクト端子Ａ〜Ｃに、イネーブル端子ＧＡ
に信号２６８を受けた３入力８出力のデコーダ２７１で
は、その出力端子Ｙ０〜Ｙ７のうち、Ｙ１〜Ｙ７からイ
ンバータ２７２〜２７８を介して信号２５１Ａ〜２５７
Ａを得ている。ここで選択用の信号９３１〜９３３のす
べてが“０”を示したときには、出力端子Ｙ０を選択す
るために、何の出力もなされない。

第７Ｄ図には、局線通話回路２５０Ａまたは２５０Ｂの
他の実施例が示されており、第７Ａ図に示された局線通
話回路２５０Ａとの差異は、送出切替回路２９０が付加
されており、マルチプレクサ２８０とは異なるマルチプ
レクサ３１０が用いられている点であるので、この相違
点について説明する。

第７Ｄ図に示した回路は、第７Ａ図で説明した局線にお
ける転送動作に適した回路である。Ｓ／Ｓレジスタ２６
０Ａ（２６０Ｂ）には、その入力信号である信号１５Ａ
（３２８）を第１Ｅ図の（ｄ）に示すように１つのフレ
ームの後半において取り込み、次のフレームの前半にお
いて、第１Ｅ図の（ａ）に示すように送出している。と
ころが、局線における転送においては、デマルチプレク
サ２７０Ａからの信号２５５Ａは、マルチプレクサ３１
０にただちに印加され、その出力の信号３２８がＳ／Ｓ
レジスタ２６０Ｂに印加されるが、このときには、送出
タイミングである第１Ｅ図の（ｂ），（ｃ）の信号１２
６８，１２６９が印加されているために、Ｓ／Ｓレジス
タ２６０Ｂには信号３２８を取り込むことができないの
で、Ｓ／Ｓレジスタをバイパスして送出切替回路２９０
を介して、信号２９８としてオア回路１３Ａ，１３Ｂを
介して局線側へ送出される。Ｓ／Ｓレジスタ２６０Ｂを
バイパスして信号３２８を、送出切替回路２９０から信
号２９８として出力するか否かを、マルチプレクサ３１
０からの信号３２９により決定している。

第７Ｅ図は、マルチプレクサ３１０の具体的な回路図を
示している。３１１は、８ビット・マルチプレクサ、３
１２は４ビット・マルチプレクサであり、３１１のデー
タ端子Ｄ１〜Ｄ７，３１２のＤ０〜Ｄ２に印加された信
号１６２Ａ〜１６２Ｄ，６６〜６９，２５５Ａ，２５６
Ｂを、選択用の信号８８１〜８８４を、８ビット・マル
チプレクサのセレクト端子Ａ，Ｂ，Ｃ，とストローブ端
子Ｓと、４ビット・マルチプレクサ３１２のセレクト端
子Ａ，Ｂ，とストローブ端子Ｓにはインバータ３１７を
介して印加して、選択した各出力信号をそれらのＹ端子
に得て、オア・ゲート３１５を介して信号３２８として
Ｓ／Ｓレジスタ２６０Ｂおよび送出切替回路２９０に出
力している。

選択用の信号８８１〜８８４がすべて“０”のときに
は、８ビット・マルチプレクサ３１１の接地されたデー
タ端子Ｄ０が選択されて、Ｙ端子からオア・ゲート３１
５を介して無音信号が、信号３２８として出力される。
４ビット・マルチプレクサ３１２のデータ端子Ｄ３は、
選択されることはない。選択用の信号８８１〜８８４
は、インバータ３１８〜３２１を介して、あるいは直接
にアンド・ゲート３１３，３１４に印加され、それらの
出力はオア・ゲート３１６でオアされて、信号３２９が
出力される。ここで、選択用の信号８８１〜８８４が信
号２５５Ａまたは２５６Ｂを選択したときには、ともに
信号３２９は“１”とする。その他のときには“０”と
なる。

第７Ｆ図（ａ）には、第７Ｄ図の送出切替回路２９０の
具体的な回路が示されている。

Ｓ／Ｓレジスタ２６０Ｂの出力である信号２６８Ｂと、
制御用の信号３２９がインバータ２９４を介してアンド
・ゲート２９１に印加され、その出力はオア・ゲート２
９３に印加されている。マルチプレクサ３１０からの信
号３２８と信号３２９を印加されたアンド・ゲート２９
２の出力は、オア回路２９３に印加され、信号２９８を
出力している。この信号３２９と信号２９８の関係は、
第７Ｆ図の（ｂ）に示すようになっており、信号３２９
が“１”のときには、信号３２８が信号２９８として出
力され、信号３２９が“０”のときには信号２６８Ｂが
信号２９８として出力される。

第７Ｇ図は、第７Ｄ図の局線通話回路２５０Ａの他の実
施例を示す回路構成図であり、第７Ｄ図に示したものと
の相違は、送出制御回路２４０Ａ，２４０Ｂが追加され
ている点であり、その他については同じである。

Ｓ／Ｓレジスタ２６０Ａからの信号２６８Ａを直接デマ
ルチプレクサ２７０Ａに印加するのではなく、送出制御
回路２４０Ａで制御用の信号９６０により、信号２４８
Ａを通過せしめたり、通過を禁止したりしている。この
ようにすることにより、デマルチプレクサ２７０Ａにお
ける宛先の選択と、信号の送出とを分離することにより
ＣＰＵ２０におけるソフトウェアの階層構造設計が容易
となる利点がある。

この送出制御回路２４０Ａ（２４０Ｂ）の具体的な回路
の構成は、すでに第６Ｇ図において示したものに同じで
ある。

第８Ａ図は、会議通話回路３５０の回路構成を示してい
る。３６０はマルチプレクス回路であり、それぞれシリ
アル入力される局線側からの信号１５Ａ，１５Ｂと、端
末装置７０から受信回路１５０Ａ〜１５０Ｄを介して印
加される信号１６２Ａ〜１６２Ｄを、バス信号９２０，
９２１，９２２の指示で選択し、マルチプレクスして、
信号１３７７のタイミングでパラレルに変換し、バス信
号１４３０のタイミングでパラレルでバス信号４２０と
して出力している。

４３０は加算器であり、マルチプレクス回路３６０から
のバス信号４２０の複数の信号のそれぞれに減衰量を設
定するためのバス信号９２７と減衰設定をするタイミン
グ信号であるバス信号１４３０と、初期値を零とするた
めのクリア信号である信号１４８０と、加算データをラ
ッチするための信号１４８２とを受けて、信号の極性を
表わす信号５４５と、加算結果をパラレル出力するため
のバス信号６５２とを出力している。

６６０はデマルチプレクス回路であり、入力された信号
５４５とパラレル信号であるバス信号６５２とをバス信
号１４７５のタイミングでバス信号１４７０の指示でラ
ッチし、信号１２６８の示す期間において、バス信号９
２０，９２１，９２２によって指示された宛先に、信号
１２６９のタイミングで、それぞれ宛先に接続された６
９１〜６９６として送出される。

第８Ｂ図は、マルチプレクス回路３６０のより具体的な
回路構成を示している。

３６１Ａ〜３６１Ｃは、マルチプレクサであり、局線側
からの信号１５Ａ，１５Ｂと端末装置７０から受信回路
１５０Ａ〜１５０Ｄを介して印加される信号１６２Ａ〜
１６２Ｄをそれぞれ受けて、各宛先を指示するバス信号
９２０〜９２２により、それぞれマルチプレクスした信
号３６２Ａ〜３６２Ｃを出力している。

マルチプレクサ３６１Ａ〜３６１Ｃの各出力の信号３６
２Ａ〜３６２Ｃは、それぞれシリアル入力をパラレル出
力にするためのレジスタであるＳ／Ｐレジスタ３６４Ａ
〜３６４Ｃに印加されて、信号１３７７のタイミングで
取り込まれ、パラレルのバス信号３６５Ａ〜３６５Ｃに
より出力され、マルチプレクサ３８０に印加される。

マルチプレクサ３８０では、印加されたバス信号３６５
Ａ〜３６５Ｃを、信号１４３０のタイミングで時分割し
て、バス信号４２０として出力している。

第８Ｃ図はマルチプレクサ３６１Ａ（３６１Ｂ，３６１
Ｃも同じ）の具体的な回路図を示しており、マルチプレ
クサ３６１Ａには、端末装置７０から受信回路１５０Ａ
〜１５０Ｄを介して印加される信号１６２Ａ〜１６２Ｄ
と、局線側からの信号１５Ａ，１５Ｂと、各宛先を選択
するためのバス信号９２０を構成している信号９３９〜
９４１をデータ端子Ｄ１〜Ｄ６およびセレクト端子Ａ〜
Ｃとに印加されて、出力端子Ｙにマルチプレクスしたシ
リアルの信号３６２Ａを出力している。

第８Ｄ図は、シリアル入力をパラレル出力するためのレ
ジスタであるＳ／Ｐレジスタ３６４Ａ（３６４Ｂ，３６
４Ｃ）の具体的な回路図が示されており、マルチプレク
サ３６１Ａからの信号３６２Ａを入力端子Ａに受けて、
受信タイミング用の信号１３７７をクロック端子に受け
て、信号３６２Ａを取り込み、パラレルに出力の信号３
６６Ａ〜３７３Ａ（バス信号３６５Ａ）を出力端子ＱＡ
〜ＱＨに得ている。

第８Ｅ図はマルチプレクサ３８０の具体的な回路図を示
しており、アンド・ゲート３８１〜３８８とオア・ゲー
ト４０６の組と、アンド・ゲート３８９〜３９６とオア
・ゲート４０７の組と、アンド・ゲート３９７〜４０４
とオア・ゲート４０８の組の３組からなり、各組は同じ
く構成されている。

したがって、第１の組について説明するならば、バス信
号３６５Ａを構成している信号３６６Ａ〜３７３Ａが、
それぞれアンド・ゲート３８１〜３８８の一方の端子に
印加され、時分割で送出するためのタイミングを示すバ
ス信号１４３０中の信号１４３１，１４３６をオア・ゲ
ート４０６を介して、それぞれの他方の端子に印加さ
れ、タイミングを示す信号１４３１，１４３６の示す時
点において、それぞれ信号４２１〜４２８（バス信号４
２０）が出力される。アンド・ゲート３８９〜３９６お
よび３９７〜４０４は、それぞれ異なる時点で信号４２
１〜４２８を出力するから、時分割してマルチプレクス
された信号４２１〜４２８が得られる。ここで抵抗４１
１〜４１８はこれら多くのアンド・ゲートの３組をワイ
ヤード・オアするために用いられたオープン・ドレイン
用のプルアップ抵抗である。

第９Ａ図は加算器４３０のより具体的な回路構成を示し
ている。

４４０は非線形／線形変換器であり、マルチプレックス
回路３６０からの非線形信号であるバス信号４２０を受
けて、この非線形信号がμ法則によるものであるのかＡ
法則によるものであるのかを指示するμ／Ａ切替信号３
５８を印加され、ここで線形信号に変換して、線形のバ
ス信号４４５を出力している。

４６０は減衰指示回路であり、バス信号９２７の指示す
る減衰量を発信者を区別するバス信号１４３０のタイミ
ングで信号４６９を出力している。

４７０は減衰回路であり、線形のバス信号４４５を信号
４６９の指示に従って減衰を与えて、発信者側に、指示
された減衰を受けたバス信号４７５を出力している。

このバス信号４７５は全加算器５００に印加され、バス
信号４２０中のデータの極性を示すバス信号中の信号４
２８と、初期値を零とするためのクリア信号である信号
１４８０と、加算データをラッチするための信号１４８
２とを受けて、全加算器５００は、加算結果を示すバス
信号５８５とその極性を示す信号５４５を出力してい
る。

６５０は線形／非線形変換器であり、印加されたバス信
号５８５を、μ／Ａ切換信号３５８に指示されて、μ法
則により線形信号であるバス信号５８５を非線形信号で
あるバス信号６５２として出力している。

第９Ｂ図は非線形／線形変換器４４０の回路図を示して
いる。

４４１および４４２はリード・オンリ・メモリ（ＲＯ
Ｍ）であり、それぞれの入力端子Ａ０〜Ａ６には、バス
信号４２０を構成する信号のうち信号４２１〜４２７が
印加され、入力端子Ａ７には、μ／Ａ切換信号３５８が
印加されて、書き込まれている線形データをＲＯＭ４４
２の出力端子Ｄ０〜Ｄ７から信号４４６〜４５３を、Ｒ
ＯＭ４４１の出力端子Ｄ０〜Ｄ４から信号４５４〜４５
８を、それぞれ出力している。これらの信号４４６〜４
５８は、バス信号４４５を構成している。

第９Ｃ図は、減衰指示回路４６０の回路図を示してお
り、３つのオア・ゲート４６１〜４６３には、それぞれ
発信者を区別する信号１４３４，１４３５と、１４３
１，１４３６と１４３２，１４３３が印加され、３つの
アンド・ゲート４６４〜４６６には、それぞれ減衰量を
指示するバス信号９２７を構成する信号９４２〜９４４
と、オア・ゲート４６１〜４６３の出力が印加され、各
アンド・ゲート４６４〜４６６の出力はオア・ゲート４
６７に印加されて信号４６９を出力している。

第９Ｄ図は減衰回路４７０を示しており、２ビット・マ
ルチプレクサ４７１〜４７４から構成されている。

線形の信号４４６〜４４９と、４５０〜４５３と４５４
〜４５７のそれぞれは、２ビット・マルチプレクサ４７
１，４７２，４７３のそれぞれの入力端子Ａ４，Ａ３，
Ａ２，Ａ１に印加され、線形の信号４５８は２ビット・
マルチプレクサ４７４の入力端子Ａ４に印加され、さら
に信号４４７，４４８，４４９，４５０と、４５１，４
５２，４５３，４５４と４５５，４５６，４５７，４５
８とは、それぞれ２ビット・マルチプレクサ４７１，４
７２，４７３の入力端子Ｂ４，Ｂ３，Ｂ２，Ｂ１に印加
されており、各セレクト端子Ｓには、入力端子Ａまたは
Ｂを選択するための信号４６９が印加されており、各２
ビット・マルチプレクサ４７１〜４７３の出力端子Ｙ４
〜Ｙ１から信号４７６〜４８７が、４７４のＹ４から信
号４８８が出力され、これらの信号４７６〜４８８はバ
ス信号４７５を構成している。

第９Ｅ図は全加算器５００のより具体的な回路構成を示
している。第１加算器５１０には線形化され、減衰を受
けたバス信号４７５と、バス信号４７５の極性が正であ
るか負であるかを示す信号４２８と、前回の加算結果を
示すバス信号６２０とを印加されて、加算結果が負のと
きに２の補数で示すバス信号５３０と、バス信号５３０
と、バス信号５３０のデータの極性を示す信号５４５を
出力している。

５５０は第２加算器であり、バス信号５３０が２の補数
で表わされている場合に、信号５３０の極性を示す信号
５４５に印加によって、さらに、その２の補数をとっ
て、バス信号５８５を出力している。

６１０は一時記憶回路であり、信号１４８０でクリアし
てから第１加算器５１０の出力であるバス信号５３０を
信号１４８２でラッチし、バス信号６２０を出力してい
る。バス信号４７５のデータが負を示しているときに
は、信号５４５が負を指示しており、この場合には、バ
ス信号５３０は２つの補数で示されており、その記憶出
力であるバス信号６２０が、第１加算器５１０でバス信
号４７５と加算されるのに好都合でる。

第９Ｆ図は第１加算器５１０の回路図を示しており、ア
ダー５１１〜５１４とエクスクルーシブ・オア・ゲート
５１６〜５２８から構成されている。

減衰回路４７０からのバス信号４７５を構成している信
号４７６〜４８８がエクスクルーシブ・オア・ゲート５
１６〜５２８の一方の端子に、他方の端子には信号４７
６〜４８８の極性を示す信号４２８が印加され、エクス
クルーシブ・オア・ゲート５１６〜５２８の各出力は、
アダー５１１〜５１３の入力端子Ａ１〜Ａ４および５１
４のＡ１に印加され、さらに極性を示す信号４２８はア
ダー５１１の入力端子Ｃ０およびアダー５１４の入力端
子Ａ２，３に印加されており、また、１時記憶回路６１
０からのバス信号６２０を構成している信号６２１〜６
３５が、アダー５１１〜５１３の入力端子Ｂ１〜Ｂ４と
５１４のＢ１〜Ｂ３とにそれぞれ印加され、アダー５１
２〜５１４の各入力端子Ｃ０には、アダー５１１〜５１
３の桁上げ信号を出力する端子Ｃ４からの桁上げ信号が
印加され、信号４７６〜４８８と信号６２１〜６３５と
の加算結果は、アダー５１１〜５１３の出力端子Ｓ１〜
Ｓ４と５１４のＳ１〜Ｓ３とから、信号５３１〜５４５
として出力される。

第９Ｇ図は一時記憶回路６１０の回路図を示しており、
ラッチ６１１〜６１４とインバータ６１６から構成され
ている。

ラッチ６１１〜６１３の入力端子Ｄ１〜Ｄ４と６１４の
Ｄ１〜Ｄ３には第１加算器５１０の出力の信号５３１〜
５４５がそれぞれ印加され、ラッチ６１１〜６１４の各
クリア端子ＣＬには、インバータ６１６を介してクリア
用の信号１４８０が印加され、各クロック端子には、ラ
ッチ用の信号１４８２が印加されて、信号５３１〜５４
５をラッチして、信号６２１〜６３５を出力している。

第９Ｈ図には第２加算器５５０の回路図を示しており、
アダー５５１〜５５４とエクスクルーシブ・オア・ゲー
ト５５６〜５６９とオア・ゲート５７１〜５８３とから
構成されている。

第１加算器５１０からの加算結果であるバス信号５３０
を構成する信号５３１〜５４４は、それぞれエクスクル
ーシブ・オア・ゲート５５６〜５６９の一方の入力端子
に印加され、その他方の入力端子およびアダー５５１の
入力端子Ｃ０には極性を示す５４５が印加され、アダー
５５２〜５５４の入力端子Ｃ０には、それぞれアダー５
５１〜５５３の出力端子Ｃ４からの桁上げを示す信号を
印加され、アダー５５１〜５５３の入力端子Ｂ１〜Ｂ４
と５５４のＢ１，Ｂ２は、零を入力するために接地され
てる。アダー５５１〜５５３の出力端子Ｓ１〜Ｓ４と５
５４のＳ１とは、それぞれオア・ゲート５７１〜５８３
の一方の入力端子に接続され、他方の端子には、アダー
５５４の出力端子Ｓ２からのオーバー・フローを表わす
信号が印加されて、各オア・ゲート５７１〜５８３から
は、それぞれ信号５８６〜５９８を出力している。これ
らの信号５８６〜５９８は、バス信号５８５を構成して
いる。

第９Ｉ図には、リード・オンリ・メモリである線形／非
線形変換器６５０の回路図が示してあり、全加算器５０
０の出力である線形信号であるバス信号５８５を構成し
ている信号５８６〜５９８がその入力端子Ａ０〜Ａ１２
に印加され、入力端子Ａ１３に印加されたμ／Ａ切換信
号３５８によって指示されたμ法則またはＡ法則に従っ
て、非線形化された信号６５３〜６５９を出力端子Ｄ０
〜Ｄ６に得ている。これらの信号６５３〜６５９はバス
信号６５２を構成している。

第１０Ａ図は、デマルチプレクス回路６６０（第８Ａ
図）の、より具体的な回路構成を示しており、Ｐ／Ｓレ
ジスタ６６１Ａ〜６６１Ｃと、デマルチプレクサ６７０
Ａ〜６７０Ｃとオア・ゲート６８５〜６９０とから構成
されている。

パラレル信号をシリアルに出力するためのＰ／Ｓレジス
タ６６１Ａ（６６１Ｂ，６６１Ｃ）では、加算器４３０
からの加算結果を示すバス信号６５２とデータの極性を
示す信号５４５とをラッチ・クロックである信号１４７
１（１４７２，１４７３）とラッチ・タイミングである
信号１４７６（１４７７，１４７８）で取り込み、信号
１２６８の示す期間において、信号１２６９のタイミン
グでシリアルの信号６６８Ａ（６６８Ｂ，６６８Ｃ）を
出力している。

信号６６８Ａ（６６８Ｂ，６６８Ｃ）を受けたデマルチ
プレクサ６７０Ａ（６７０Ｂ，６７０Ｃ）は、宛先を指
示するバス信号９２０（９２１，９２２）によって指示
された宛先への信号６７９Ａ〜６８４Ａ（６７９Ｂ〜６
８４Ｂ，６７９Ｃ〜６８４Ｃ）をそれぞれ出力し、オア
・ゲート６８５〜６９０により各デマルチプレクサ６７
０Ａ〜６７０Ｃの出力が、それぞれオアされて、信号６
９１〜６９６として出力される。これらの信号のうち、
６９１と６９２とはオア回路１３Ａ，１３Ｂをそれぞれ
介して信号１４Ａ，１４Ｂとして局線側へ出力される
（第２Ａ図参照）。また、信号６９３〜６９６は、内線
インタフェース回路１００Ａ〜１００Ｄを介して、それ
ぞれ端末装置７０へ送出される。

第１０Ｂ図は、Ｐ／Ｓレジスタ６６１Ａ（６６１Ｂ，６
６１Ｃも同じ）の回路図を示している。シフトレジスタ
６６２の入力端子Ａ〜Ｇには、加算器４３０からのバス
信号６５２を構成している信号６５３〜６５９がそれぞ
れ印加され、入力端子Ｈには、極性をあらわす信号５４
５が印加され、シフト・ロード端子Ｓ／Ｌにはインバー
タ６６５を介してラッチ・タイミング用の信号１４７６
が印加され、クロック端子にはオア・ゲート６６３を介
して、ラッチ・クロックである信号１４７１と送出タイ
ミング用の信号１２６９が印加されて、信号１４７６が
“Ｈ”の期間においては信号１４７１の立上がりごとに
信号６５３〜６５９と５４５を取り込み、信号１２６９
のタイミングで出力端子Ｓ０から信号１２６８の期間に
おいて、アンド・ゲート６６４を介して、信号６６８Ａ
として出力される。

第１０Ｃ図は、デマルチプレクサ６７０Ａ（６７０Ｂ，
６７０Ｃも同じ）を示している。デコーダ６７１におい
て、宛先を指示するバス信号９２０を構成している信号
９３９〜９４１をそれぞれセレクト端子Ａ〜Ｃに、Ｐ／
Ｓレジスタからの信号６６８Ａをイネーブル端子ＧＡに
印加されて、出力端子Ｙ１〜Ｙ６から、それぞれインバ
ータ６７２〜６７７を介して信号６７９Ａ〜６８４Ａと
して出力している。

第１０Ｄ図および第１０Ｅ図は、会議通話回路３５０の
主要な動作を表わすタイミング・チャートである。

第１０Ｄ図（ａ），（ｂ），（ｃ）は、マルチプレクサ
３６１Ａ，３６１Ｂ，３６１Ｃ（第８Ｂ図）の出力であ
る信号３６２Ａ，３６２Ｂ，３６２Ｃをそれぞれ示して
おり、（ｄ）に示す信号１３７７はＳ／Ｐレジスタ３６
４Ａ，３６４Ｂ，３６４Ｃに、それぞれ信号３６２Ａ，
３６２Ｂ，３６２Ｃを取り込むためのものであり、
（ｅ），（ｆ），（ｇ）には、そのようにして取り込ん
で出力している信号３６５Ａ，３６５Ｂ，３６５Ｃをそ
れぞれ示している。

第１０Ｄ図の（ｈ）には、Ｐ／Ｓレジスタ６６１Ａ〜６
６１Ｃ（第１０Ａ図）からの送出の期間を表わす信号１
２６８が示され、（ｉ）には送出タイミング用の信号１
２６９が示され、（ｊ），（ｋ），（ｌ）には、それぞ
れＰ／Ｓレジスタ６６１Ａ〜６６１Ｃの出力である信号
６６８Ａ，６６８Ｂ，６６８Ｃが示されている。

第１０Ｄ図において、（ａ）〜（ｇ）の各信号と（ｈ）
〜（ｌ）の各信号との間には、第１Ｅ図において述べた
ガード・タイムＴ２と２ビット分の加算タイムＴ３が設
けられており、この期間において双方の各信号が重なり
合うことを防止するとともに、必要に応じて会議通話を
することを可能にしている。このガード・タイムＴ２に
続く加算タイムＴ３の２ビット分の期間において、第１
０Ｅ図のタイミング・チャートに示す加算作業を行って
いる。

ここで加算タイムＴ３は、第１Ｅ図、第１０Ｄ図および
第１０Ｅ図においては、ガード・タイムＴ２の説明の都
合上、その直後に設けたが、これは、ガード・タイムＴ
２の中に含ませて設けるようにしても、あるいは、デー
タ情報のうちの最初のビットであるＢ７の直前までに終
るように設けてもよい。

第１０Ｅ図の（ａ）〜（ｃ）には、マルチプレクサ３８
０に印加されるバス信号１４３０（第８Ｂ図）を構成し
ている信号１４３１〜１４３６が示され、（ｄ）にはマ
ルチプレクサ３８０の出力である非線形のバス信号４２
０の内容が、Ｓ／Ｐレジスタ３６４Ａ，Ｂ，Ｃに対応し
て、“Ａ”，“Ｂ”，“Ｃ”として表わされている。
（ｅ）に示すバス信号４７５は、（ｄ）に示す非線形の
バス信号を線形信号に変換し、減衰回路４７０を通した
ものである。（ｑ）に示す信号１４８０で一時記憶回路
６１０（第９Ｅ図）をクリアしてから、第１０Ｅ図の
（ｆ）に示す信号１４８２のタイミングで、（ｅ）の線
形の信号４４５をラッチして一時記憶回路６１０に一時
記憶して、（ｇ）のバス信号６２０に示すように出力し
ている。

（ｈ）には第２加算器５５０の出力であるバス信号５８
５が示され、このバス信号５８５は、（ｅ）のバス信号
４７５と（ｇ）のバス信号６２０との加算結果を示して
いる。

（ｉ）には（ｈ）の線形のバス信号５８５を非線形に変
換したバス信号６５２が示されている。この（ｉ）に示
されたバス信号６５２から、（ｍ），（ｎ），（ｐ）に
それぞれ示した信号１４７６〜１４７８のタイミングで
（ｊ），（ｋ），（ｌ）に示した信号１４７１〜１４７
３の立上がりでデータをＳ／Ｐレジスタ６６１Ａ〜６６
１Ｃ（第１０Ａ図）に取り込んでいる。

第１１図には、一斉放送回路７００の回路図が示されて
おり、局線通話回路２５０Ａ，２５０Ｂからの信号２５
７Ａ，２５７Ｂ（第７Ａ図）、内線通話回路２００から
の信号２３９Ａ，２３９Ｂ（第６Ａ図）をオア・ゲート
７０１でオアして信号７１１を得、この信号７１１はア
ンド・ゲート７０２〜７０５の一方の入力端子に印加さ
れる。

アンド・ゲート７０２〜７０５のそれぞれの他方の入力
端子には、宛先を示す信号８７１〜８７４が印加され
て、各アンド・ゲート７０２〜７０５からは、出力とし
て信号７１２〜７１５が得られ、これらの信号７１２〜
７１５は、それぞれ内線インタフェース回路１００Ａ〜
１００Ｂを介して各端末装置７０に送出される。

第１２Ａ図には、音源回路７２０の具体的な回路構成が
示され、各種の音源からの信号６６〜６９を受けてマル
チプレクサ７２１では、宛先を選択する信号９１６〜９
１８により選択した信号７２２を得て、これをシリアル
入力シリアル出力のＳ／Ｓレジスタ７２５に印加してい
る。そこで、信号１３７７で取り込み、信号１２６８の
期間に信号１２６９のタイミングで信号７２８を送出し
ている。

この信号７２８は、アンド・ゲート７３１〜７３４の一
方の入力端子に印加され、それぞれの他方の入力端子に
は、宛先を指示する信号８６６〜８６９をそれぞれ印加
されて、各アンド・ゲート７３１〜７３４の出力には、
それぞれ信号７３６〜７３９を得て、これらの信号７３
６〜７３９は、それぞれ内線インタフェース回路１００
Ａ〜１００Ｄを介して各端末装置７０に送出される。

第１２Ｂ図には、８ビットのマルチプレクサ７２１の回
路図が示されており、その入力端子Ｄ１〜Ｄ４には、各
種の音源からの信号６６〜６９がそれぞれ印加され、セ
レクト端子Ａ，Ｂ，Ｃには、それぞれ宛先を選択する信
号９１６〜９１８が印加され、出力端子Ｙには、信号７
２２を得ている。

第１２Ａ図に示したＳ／Ｓレジスタ７２５の回路は第６
Ｃ図に示した回路において、信号２１８Ａを信号７２２
に、信号２２５Ａを信号７２８に起き換えたものに同じ
である。

第１３Ａ図はＣＰＵインタフェース回路８００の内部構
成を示している。

８０１は割込回路であり、割り込みタイミング用の信号
１３１６と電源投入時における初期化用のリセット信号
２１と、作業が終ったときにリセットするために印加さ
れる信号８４８を受けて、割り込み期間中“１”を示す
信号８０８を出力している。

８１０はアドレス・デコード回路であり、電源投入時に
おける初期化用のリセット信号２１と、アドレス・バス
信号２５を印加されて、読み出し信号２２によって読み
出し用のタイミングとアドレスを示すバス信号８１６を
出力し、また、書き込み信号２３によって書き込み用の
タイミングとアドレスを示すバス信号８２１および８２
６，８３４，８４４を出力し、一連の作業が終了したと
きに、割込回路８０１をリセットするための信号８４８
を出力する。

８５０は４ビット・ラッチ回路で、電源投入時における
初期化用のリセット信号２１によりリセットされて、書
き込み用のタイミングとアドレスを示すバス信号８２６
と、データ・バス信号３５に含まれた信号３６〜３９を
印加されて、バス信号８２６のタイミングで、指示され
たアドレスに対して信号３６〜３９のデータを送出する
バス信号８６０，８６５，８７０，８７５，８８０，８
８５，８９０を出力している。

９００は３ビット・ラッチ回路で、電源投入時における
初期化用のリセット信号２１によりリセットされて、書
き込み用のタイミングとアドレスを示すバス信号８３４
と、データ・バス信号３５に含まれた信号３６〜３９を
印加されて、バス信号８３４のタイミングで、指示され
たアドレスに対して信号３６〜３８のデータを送出する
バス信号９１５，９２０〜９２７を出力している。

９５０は２ビット・ラッチ回路で、電源投入時における
初期化用のリセット信号２１によりリセットされて、書
き込み用のタイミングとアドレスを示すバス信号８４４
と、データ・バス信号３５に含まれた信号３６，３７を
印加されて、バス信号８４４のタイミングで、指示され
たアドレスに対して信号３６，３７のデータを送出する
バス信号９６０〜９６５を出力している。

第１３Ｂ図には割込回路８０１の回路図を、第１３Ｃ図
にはその各部の波形を示すタイミング・チャートを示し
ている。

第１３Ｂ図において、８０２はＤフリップフロップであ
り、そのデータ端子Ｄには常時“１”が印加され、第１
３Ｃ図（ｂ）の電源投入時のリセット信号２１と、
（ｄ）に示す作業終了時のリセット用の信号８４８をイ
ンバータ８０４を通して、ノア・ゲート８０３を介して
クリア端子ＣＬに受けて、（ａ）に示す割り込みタイミ
ング用の信号１３１６が印加されるごとに、割り込み期
間中であることを“１”で示す（ｃ）の信号８０８をＣ
ＰＵ２０（第１Ａ図）に対して出力している。

第１３Ｄ図にはアドレス・デコード回路８１０の回路図
を、第１３Ｅ図にはその各部の波形を示すタイミング・
チャートを示している。

８１１はデコーダであり、アドレスバス２５に含まれた
上位５ビットの信号２９〜３３を端子Ａ，Ｂ，Ｃ，Ｇ２
Ａ，Ｇ２Ｂに印加されて、デコーダを選択する信号を端
子Ｙ０，Ｙ１，Ｙ２に出力している。

８１２はデコーダであり、読み出し信号２２を端子Ｇ１
に、デコーダ８１１の端子Ｙ０からの信号を端子Ｇ２Ａ
に、電源投入時の初期化用のリセット信号２１を端子Ｇ
２Ｂに、アドレス・バス信号２５の下位３ビットの信号
２６〜２８を端子Ａ〜Ｃに受けて、読み出し用のタイミ
ングとアドレスを示すバス信号８１６に含まれた信号８
１７〜８２０を端子Ｙ０〜Ｙ３に得ている。

８１３はデコーダであり、書き込み信号２３を端子Ｇ１
に、デコーダ８１１の端子Ｙ０からの信号を端子Ｇ２Ａ
に、電源投入時の初期化用のリセット信号２１を端子Ｇ
２Ｂに、アドレス・バス信号２５の下位３ビットの信号
２６〜２８を端子Ａ〜Ｃに受けて、書き込み用のタイミ
ングとアドレスを示すバス信号８２１に含まれた信号８
２２〜８２５とバス信号８２６に含まれた一部の信号８
２７〜８３０を端子Ｙ０〜Ｙ７に得ている。

８１４はデコーダであり、書き込み信号２３を端子Ｇ１
に、デコーダ８１１の端子Ｙ１からの信号を端子Ｇ２Ａ
に、電源投入時の初期化用のリセット信号２１を端子Ｇ
２Ｂに、アドレス・バス信号２５の下位３ビットの信号
２６〜２８を端子Ａ〜Ｃに受けて、書き込み用のタイミ
ングとアドレスを示すバス信号８２６に含まれた一部の
信号８３１〜８３３とバス信号８３４に含まれた一部の
信号８３５〜８３９を端子Ｙ０〜Ｙ７に得ている。

８１５はデコーダであり、書き込み信号２３を端子Ｇ１
に、デコーダ８１１の端子Ｙ２からの信号を端子Ｇ２Ａ
に、電源投入時の初期化用のリセット信号２１を端子Ｇ
２Ｂに、アドレス・バス信号２５の下位３ビットの信号
２６〜２８を端子Ａ〜Ｃに受けて、書き込み用のタイミ
ングとアドレスを示すバス信号８３４に含まれた一部の
信号８４０〜８４３とバス信号８４４に含まれた一部の
信号８４５〜８４７と信号８４８を端子Ｙ０〜Ｙ７に得
ている。

第１３Ｄ図に示した回路において、信号２６〜３３を含
むアドレス・バス信号２５が第１３Ｅ図の（ａ）に示す
ように印加され、同図（ｂ）に示すタイミングで書き込
み信号２３が印加され、（ｂ）の書き込み信号２３のタ
イミングで、（ａ）のアドレス・バス信号２５で、
（ｄ）に示すバス信号８２６が出力される。（ｃ）に示
す読み出し信号２２が印加されると、そのタイミング
で、（ａ）のアドレス・バス信号２５で指示された
（ｅ）に示すバス信号８１６が出力される。

第１４Ａ図には４ビット・ラッチ回路８５０の回路図が
示され、第１４Ｂ図にはその各部の波形を示すタイミン
グ・チャートが示されている。

８５１〜８５７はＤフリップフロップであり、それらの
クリア端子ＣＬにはインバータ８５８を介してリセット
信号２１が反転されて、第１４Ｂ図（ｂ）の信号８５９
として印加され、それらのデータ端子Ｄ１〜Ｄ４には、
第１４Ｂ図（ａ）に示すデータ・バス信号２５の一部の
信号３６〜３９が印加され、各クロック端子には、書き
込み用のタイミングとアドレスを示す信号８２７〜８３
３が（ｃ）〜（ｅ）に部分的に示すように印加され、各
信号８２７〜８３３のタイミングで（ａ）の信号３６〜
３９のデータを送出するバス信号８６０（第１４Ｂ図
（ｆ）），８６５（ｇ），８７０（ｈ），８７５，８８
０，８８５，８９０を出力している。

第１４Ｃ図には３ビット・ラッチ回路９００の回路図が
示され、第１４Ｄ図にはその各部の波形を示すタイミン
グ・チャートが示されている。

９０１〜９０９はＤフリップフロップであり、それらの
クリア端子ＣＬにはインバータ９１０を介してリセット
信号２１が反転されて、第１４Ｄ図（ｂ）の信号９１４
として印加され、それらのデータ端子Ｄ１〜Ｄ３には、
第１４Ｄ図（ａ）に示すデータ・バス信号２５の一部の
信号３６〜３８が印加され、各クロック端子には、書き
込み用のタイミングとアドレスを示す信号８３５〜８４
３が（ｃ）〜（ｅ）に部分的に示すように印加され、各
信号８３５〜８４３のタイミングで（ａ）の信号３６〜
３８のデータを送出するバス信号９１５（第１４Ｄ図
（ｆ）），９２０（ｇ），９２１（ｈ），９２２〜９２
７を出力している。

第１４Ｅ図には、２ビット・ラッチ回路９５０の回路図
が示され、第１４Ｆ図にはその各部の波形を示すタイミ
ング・チャートが示されている。

９５１〜９５６はＤフリップフロップであり、それらの
クリア端子ＣＬにはインバータ９５７を介してリセット
信号２１が反転されて、第１４Ｆ図（ｂ）の信号９５８
として印加され、それらのデータ端子Ｄには、第１４Ｆ
図（ａ）に示すデータ・バス信号２５の一部の信号３
６，３７が印加され、各クロック端子には、書き込み用
のタイミングとアドレスを示す信号８４５〜８４７が
（ｃ）〜（ｅ）に示すように印加され、各信号８４５〜
８４７のタイミングで（ａ）の信号３６，３７のデータ
を送出する信号９６０と９６１（第１４Ｆ図（ｆ）），
９６２と９６３（ｇ），９６４と９６５（ｈ）を出力し
ている。

第１５Ａ図には、タイミング回路１０００の内部の構成
が、第１５Ｂ図および第１５Ｃ図にはその各部の波形を
示すタイミングチャートが示されている。

１０９０は電源投入時のリセット信号２１を受けて、た
とえば、周波数２．０４８ＭＨｚのクロック５１を２分
周して信号１０９６を、４分周して信号１０９７を８分
周して２５６ＫＨｚの周波数の信号１０９８を出力して
いる。

１１００はフレーム・パルス回路であり、リセット信号
２１を受けてリセットされて、信号１０９８を受けて、
フレームごとに出力される信号１１２８とフレームの番
号を示す第１５Ｂ図（ａ）のバス信号１１２０を出力し
ている。

１１５０はマルチフレーム・パルス回路であり、リセッ
ト信号２１でリセットされて、フレームごとに出力され
る信号１１２８を受けて、第１５Ｃ図（ｂ）および
（ｃ）の信号１１７７と１１７６を出力している。ここ
で（ｂ）の信号１１７７はＤ情報を送ることのできるフ
レームの期間を示している。すなわち、フレーム番号０
〜７において送出される期間を示している 第１５Ｃ図（ｃ）の信号１１７６は、フレーム周期を得
るための情報であるＦビット（第１Ｃ図参照）を送出す
るフレームであるフレーム番号８の期間を示している。

１２００は第１ないし第４送信タイミング回路であり、
リセット信号２１によりリセットされて、たとえば２５
６ＫＨｚの周波数の信号１０９８と、第１５Ｃ図
（ｂ），（ｃ）に示された信号１１７７と１１７６と第
１５Ｂ図（ａ）に示されたバス信号１１２０とを印加さ
れて、第１５Ｂ図（ｄ）のスタート・ビットを送出する
ためのタイミングを示す信号１２３１と、同図（ｅ）の
データ情報Ｂを送出するタイミングを示す信号１２６８
と、同図（ｆ）のＰ情報を送出するタイミングを示す信
号１３０４と、同図（ｊ）に示す信号１０８Ａ，１０９
Ａ（第１Ａ図〜第１Ｅ図参照）を送出する期間中の各ビ
ットのタイミングを示す信号１２６９と、ＣＰＵ２０に
対する割り込みタイミング用の信号１３１６と、Ｆビッ
ト送出のタイミングを示す信号１３１７と、データ情報
Ｂの送出期間を示す信号１３１８とを出力している。

１３５０は受信タイミング回路であり、リセット信号２
１により、リセットされて、信号１０９８と、クロック
５１と信号１１７７（第１５Ｃ図（ｂ））と、フレーム
番号を示す信号１１２０（第１５Ｂ図の（ａ））とを受
けて、第１５Ｂ図（ｋ）に示す上り信号６１Ａ（第１Ｂ
図〜第１Ｆ図参照）、たとえば、２５６ＫＨｚの周波数
を有する第１５Ｂ図（ｇ）に示す信号１３７６（第４Ｂ
図（ｃ）参照）と、第１５Ｂ図の（ｈ）に示す信号１３
７７（第１Ｄ図，第１Ｅ図，第１Ｆ図，第４Ｂ図参照）
と、第１５Ｂ図の（ｉ）に示す信号１３７９（第５Ｂ図
参照）とを送出している。

１４００は第１および第２会議タイミング回路を示して
おり、分周回路１０９０からの信号１０９６〜１０９８
と、クロック５１とを受けて、会議用の信号１４３１〜
１４３６（第１０Ｅ図参照）からなるバス信号１４３０
と、ラッチ用の信号１４７１〜１４７３（第１０Ｅ図参
照）からなるバス信号１４７０と、ラッチ期間を示す信
号１４７６〜１４７８（第１０Ｅ図参照）からなるバス
信号１４７５と、一時記憶回路６１０をリセットするた
めの信号１４８０（第１０Ｅ図参照）と、一時記憶回路
６１０に加えるためのラッチ用の信号１４８２（第１０
Ｅ図参照）とを出力している。

ここで第１５Ｂ図の（ｂ）に示す会議通話用の加算タイ
ムＴ３の期間（１フレーム中の０と１ビットの間）にお
いて、バス信号１４３０，１４７０，１４７５および信
号１４８０，１４８２は出力される。

同様に第１５Ｂ図の（ｃ）に示す送信用タイミング期間
（１フレーム中の０ないし１２ビットの間）において、
信号１２３１，１２６８，１２６９，１３０４，１３１
６〜１３１８が送出される。同じく、第１５Ｂ図（ｃ）
の受信用タイミング期間（１フレーム中の２１ないし２
９ビットの間）において、信号１３７６，１３７７，１
３７９が送出される。

第１５Ｄ図は分周回路１０９０の回路を、第１５Ｅ図
は、その各部の波形を示すタイミング・チャートであ
る。

１０９０は分周回路であり、電源投入時のリセット信号
２１をインバータ１０９１を介してクリア端子ＣＬに受
けてクリアされて、第１５Ｅ図（ａ）のクロック５１を
クロック端子に受けると、これを２分周して（ｂ）の信
号１０９６を出力端子ＱＡに、４分周して（ｃ）の信号
１０９７を出力端子ＱＢに、８分周して（ｄ）の信号１
０９８を出力端子ＱＣに得ている。

第１５Ｆ図には、フレーム・パルス回路１１００が、第
１５Ｇ図には、その各部の波形のタイミング・チャート
が示されている。

１１１０および１１１１は１６進カウンタであり、とも
に、そのクリア端子ＣＬに電源投入時のリセット信号２
１がインバータ１１１７を介して印加され、クロック端
子にはインバータ１１１８を介して、第１５Ｇ図（ａ）
に示す信号１０９８が印加されている。１６進カウンタ
１１１０の出力ＱＡ，ＱＢ，ＱＣ，ＱＤには、第１５Ｇ
図（ｂ），（ｃ），（ｄ），（ｅ）に示すように（ａ）
の信号１０９８の２分周した信号１１２１，４分周した
信号１１２２，８分周した信号１１２３，１６分周した
信号１１２４が得られる。１６進カウンタ１１１０がフ
ルカウント状態になると、キャリー・アウト端子ＣＯか
ら出力が出されて、それが１６進カウンタ１１１１のイ
ネーブル端子ＰおよびＴに印加されて、その出力端子Ｑ
Ａからは、第１５Ｇ図（ｆ）に示すように（ａ）の信号
１０９８を３２分周した信号１１２５が得られる。

分周された各信号１１２１〜１１２５はアンド・ゲート
１１１４を介して第１５Ｇ図（ｇ）に示す信号１１２６
となって、Ｄフリップフロップ１１１２のデータ端子に
印加される。このＤフリップフロップ１１１２のクロッ
ク端子には、第１５Ｇ図（ａ）の信号１０９８が２つの
インバータ１１１８，１１１９を介して印加され、その
Ｑ出力には、（ｈ）の信号１１２７が得られる。この信
号１１２７は、Ｄフリップフロップ１１１３のデータ端
子に印加され、また、そのクロック端子には、（ａ）の
信号１０９８がインバータ１１１８を介して印加され
て、そのＱ出力には、（ｉ）に示す信号１１２８が得ら
れる。

第１５Ｈ図には、マルチフレーム・パルス回路１１５０
の回路が、第１５Ｉ図には、その各部の波形を示すタイ
ミング・チャートが示されている。

１１５１および１１５２は１６進カウンタであり、とも
にそのクリア端子ＣＬに電源投入時のリセット信号２１
がインバータ１１６０を介して印加され、クロック端子
には、第１５Ｉ図（ａ）に示す信号１１２８が印加され
ている。１６進カウンタ１１５１の出力ＱＡ，ＱＢ，Ｑ
Ｃ，ＱＤには、第１５Ｉ図（ｂ），（ｃ），（ｄ），
（ｅ）に示すように、（ａ）の信号１１２８の２分周し
た信号１１７１，４分周した信号１１７２，８分周した
信号１１７３，１６分周した信号１１７４が得られる。
１６進カウンタ１１５１がフルカウント状態になると、
キャリー・アウト端子ＣＯから出力が出されて、それが
１６進カウンタ１１５２のイネーブル端子ＰおよびＴに
印加されて、その出力端子ＱＡからは、第１５Ｉ図
（ｆ）に示すように、（ａ）の信号１１２８を３２分周
した信号１１７５が得られる。

分周された（ｅ）の信号１１７４は直接に、分周された
各信号１１７１〜１１７３，１１７５は、それぞれイン
バータ１１５５〜１１５７，１１５９を介して、アンド
・ゲート１１５３に印加され、その出力は第１５Ｉ図
（ｈ）に示す信号１１７６となる。またインバータ１１
５８を介して信号１１７４と、インバータ１１５９を介
して信号１１７５とを印加されたアンド・ゲート１１５
４は、第１５Ｉ図（ｇ）に示す信号１１７７を出力す
る。

第１６Ａ図には、第１〜第４送信タイミング回路１２０
０に含まれる第１送信タイミング回路の回路図が、第１
６Ｂ図には、その各部の波形のタイミング・チャートが
示されている。

第１６Ｂ図（ａ）にビット番号を数字で表わしているバ
ス信号１１２０を構成している（ｂ）〜（ｆ）の信号１
１２１〜１１２５は、それぞれインバータ１２２１〜１
２２５を介してアンド・ゲート１２１２に印加されて、
そこから（ｈ）に示す信号１２３１が出力される。

電源投入時のリセット信号２１をインバータ１２２６を
介してクリア端子ＣＬに印加されたフリップフロップ１
２１１のクロック端子には、（ｇ）に示す信号１０９８
が印加され、そのデータ端子Ｄには、（ｈ）の信号１２
３１が印加されて、そのＱ出力には（ｉ）に示す信号１
２３２が得られる。

インバータ１２２１，１２２３〜１２２５の各出力と信
号１１２２はアンド・ゲート１２１３に印加されて、
（ｊ）に示す信号１２３３を出力している。

第１６Ｃ図には、第１〜第４送信タイミング回路１２０
０に含まれる第２送信タイミング回路が、その各部の波
形を示すタイミング・チャートが第１６Ｅ図の（ａ）〜
（ｋ）に示されている。

第１６Ｅ図（ａ）にビット番号を数字で表わしているバ
ス信号１１２０を構成している信号１１２１〜１１２５
のうち、信号１１２１〜１１２３は直接に、信号１１２
４および１１２５はインバータ１２５１および１２５２
を介して、ナンド・ゲート１２４４に印加され、（ｃ）
に示す信号１２６１が出力されて、アンド・ゲート１２
４５に印加され、インバータ１２５１および１２５２の
出力もアンド・ゲート１２４５に印加されて、その出力
は（ｄ）に示す信号１２６２となり、８ビット・シフト
・レジスタ１２４１の端子Ａ，Ｂに印加される。

８ビット・シフト・レジスタ１２４１のクリア端子ＣＬ
には、電源投入時のリセット信号２１がインバータ１２
５３を介してすでに印加され、リセットされており、そ
のクロック端子には、（ｂ）に示す信号１０９８が印加
されて、その３番目および４番目の出力ＱＣ，ＱＤから
は、それぞれ（ｅ）および（ｆ）に示す信号１２６３お
よび１２６４を出力している。

電源投入時にインバータ１２５３の出力をクリア端子Ｃ
Ｌに印加されてリセットされたＤフリップフロップ１２
４２および１２４３のクロック端子には、（ｂ）の信号
１０９８がインバータ１２５４を介して印加され、Ｄフ
リップフロップ１２４２のデータ端子Ｄには、（ｅ）の
信号１２６３が印加されて、Ｑ出力を（ｇ）に示す信号
１２６５として得ている。

信号１２６５は、Ｄフリップフロップ１２４３のデータ
端子Ｄに印加されて、そのＱ出力として、第１６Ｅ図の
（ｈ）に示す信号１２６６を得て、信号１２６５ととも
にオア・ゲート１２４８に印加されて、（ｉ）に示す信
号１２６８を得ている。

インバータ１２５４の出力と信号１２６４を印加された
アンド・ゲート１２４６は、（ｊ）に示す信号１２６７
を出力し、この信号１２６７は、信号１２６６とともに
アンド・ゲート１２４７に印加されて、（ｋ）に示す信
号１２６９を出力している。

第１６Ｄ図には、第１〜第４送信タイミング回路１２０
０に含まれる第３送信タイミング回路の回路図が示さ
れ、その各部の波形のタイミング・チャートが第１６Ｅ
図の（ａ），（ｂ），（ｌ）〜（ｐ）に示されている。

第１６Ｅ図（ａ）に示すビット番号を数字で表わしてい
るバス信号１１２０を構成している信号１１２１〜１１
２５のうち信号１１２１，１１２３，１１２５はインバ
ータ１２９１〜１２９３を介して、また信号１１２２，
１１２４は直接に、ナンド・ゲート１２８３に印加され
て、（ｌ）に示す信号１３０１に出力し、Ｄフリップフ
ロップ１２８１の端子に印加されている。

このＤフリップフロップのクリア端子ＣＬには、インバ
ータ１２９４を介して電源投入時のリセット信号２１が
印加されて、すでにリセットされている。Ｄフリップフ
ロップ１２８１のクロック端子には、（ｂ）に示す信号
１０９８が印加され、ノットＱ出力には、（ｍ）に示す
信号１３０２が得られる。

この信号１３０２は、Ｄフリップフロップ１２８２に印
加される。このＤフリップフロップ１２８２のクリア端
子ＣＬは、Ｄフリップフロップ１２８２のクリア端子Ｃ
Ｌに接続されており、電源投入時にリセットされる。Ｄ
フリップフロップ１２８２のクロツク端子には、信号１
０９８がインバータ１２９５を介して印加されて、その
Ｑ出力には（ｎ）に示す信号１３０３が出力される。

アンド・ゲート１２８４の入力には、信号１１２１，１
１２２，１１２５が、それぞれインバータ１２９１，１
２９６，１２９３を介して、また、信号１１２３，１１
２４が、直接に印加され、その出力には、（ｐ）に示す
信号１３０４が得られる。

第１６Ｆ図には、第１〜第４送信タイミング回路１２０
０に含まれる第４送信タイミング回路が、第１６Ｇ図に
は、その各部の波形を表わすタイミング・チャートが示
されている。

第１６Ｇ図（ａ）には、フレーム番号を数字で現わして
いるバス信号１１７０が他の信号とのタイミング関係を
説明するために示されている。

アンド・ゲート１３１１には、（ｆ）に示す信号１２３
２と（ｃ）に示す信号１１７６が印加されて、（ｈ）に
示す信号１３１６を出力している。アンド・ゲート１３
１２には、（ｇ）に示す信号１２３３と（ｃ）に示す信
号１１７６が印加され、（ｉ）に示す信号１３１７を出
力している。アンド・ゲート１３１３には、（ｄ）に示
す信号１３０３と（ｂ）に示す信号１１７７が印加さ
れ、（ｅ）に示す信号１３１８を出力している。第１６
Ｇ図に示した各信号は、（ａ）に示すフレーム番号を表
わすバス信号１１７０を基準に描かれているために、第
１５Ｉ図（ｇ）の信号１１７７，同（ｈ）の信号１１７
６，第１６Ｅ図（ｎ）の信号１３０３，第１６Ｂ図
（ｉ）および（ｊ）の信号１２３２，１２３３に描かれ
たものに対して、時間的に著しく短縮して表示されてい
る。

第１７Ａ図には、受信タイミング回路１３５０の回路図
が、第１７Ｂ図，第１７Ｃ図および第１７Ｄ図には、そ
の各部の波形のタイミング・チャートが示されている。

１３５１は８ビット・シフト・レジスタであり、その入
力端子Ａ，Ｂには、第１７Ｃ図の（ｂ）に示す信号１０
９８が印加され、そのクロック端子には、インバータ１
３６１を介して第１７Ｃ図（ａ）に示すクロック５１が
印加されて、その３番目の出力端子ＱＣからは、同図
（ｃ）に示す信号１３７１が出力される。この出力は、
Ｄフリップフロップ１３５２のデータ端子Ｄに印加さ
れ、このＤフリップフロップ１３５２のクロック端子に
は、第１７Ｃ図（ａ）のクロック５１が印加されて、Ｑ
出力には同図（ｄ）の信号１３７６が、ノットＱ出力に
は、その反転したものが得られる。

第１７Ｂ図（ａ）に、ビット番号を数字で現わしている
バス信号１１２０を構成している（ｂ）〜（ｆ）の信号
１１２１〜１１２５のうち、信号１１２５は直接に、信
号１１２４はインバータ１３６２を介して、アンド・ゲ
ート１３５６に印加され、その出力には（ｉ）に示す信
号１３７２が得られる。

この信号１３７２は、Ｄフリップフロップ１３５３に印
加され、Ｄフリップフロップ１３５３のクロック端子に
は、（ｄ）の信号１１２３が印加されて、そのＱ出力に
は（ｊ）の信号１３７３が得られる。（ｂ）の信号１１
２１をクロック端子に印加されたＤフリップフロップ１
３５４のデータ端子には、（ｊ）の信号１３７３が印加
され、そのＱ出力には（ｋ）に示す信号１３７４が得ら
れる。

アンド・ゲート１３５７には、信号１３７４と、（ｈ）
の信号１３７６の反転した信号とが印加され、その出力
には（ｌ）の信号１３７７が得られる。ここで第１７Ｂ
図（ｇ）と（ｈ）のクロック５１と信号１３７６との関
係は、すでに第１７Ｃ図の（ａ）と（ｂ）に拡大して示
して説明した通りである。したがって、信号１３７７の
立上りおよび立下りは第１７Ｂ図（ｇ）のクロック５１
の立上りに同期している。

アンド・ゲート１３５５には、第１７Ｂ図（ｂ）の信号
１１２１，（ｄ）の信号１１２３，（ｅ）の信号１１２
４，（ｆ）の信号１１２５が直接に、（ｃ）の信号１１
２２がインバータ１３６３を介して印加され、（ｍ）の
信号１３７５が出力される。この信号１３７５と、
（ｈ）の信号１３７６の反転した信号とを印加されたア
ンド・ゲート１３５８は（ｎ）の信号１３７８を出力す
る。

アンド・ゲート１３５９には、第１７Ｂ図の（ｎ），第
１７Ｄ図の（ｃ）に共通に示された信号１３７８と、第
１５Ｃ図（ｂ）に示すようにフレーム番号０〜７の期間
を示す信号１１７７とを受けて、第１７Ｄ図（ｄ）に示
す信号１３７９を出力している。第１７Ｄ図（ａ）に
は、１フレーム内のビット番号を表わすバス信号１１２
０と、（ｂ）にはフレーム番号を表わすバス信号１１７
０とが示されており、（ｃ）および（ｄ）の信号１３７
８，１３７９とのタイミング関係を表わしている。

第１８Ａ図には第１，第２会議タイミング回路１４００
に含まれる第１会議タイミング回路の回路図が、第１８
Ｂ図には、その各部の波形のタイミング・チャートが示
されている。

第１８Ｂ図（ｃ）に１フレーム内のビット番号を数字で
現わしたバス信号１１２０を構成している（ｄ）〜
（ｈ）の信号１１２１〜１１２５のうち、信号１１２２
〜１１２５は、ノア・ゲート１４１３に印加されて、
（ｐ）の信号１４３７を出力している。

ナンド・ゲート１４１４には、（ｄ）の信号１１２１が
インバータ１４２１を介して、（ｐ）の信号１４３７は
直接に印加され、その出力には（ｑ）の信号１４３８が
得られる。

デコーダ１４１１の入力端子ＡおよびＢには、それぞ
れ、第１８Ｂ図（ａ）の信号１０９７（第１５Ｅ図
（ｃ）参照）および（ｂ）の信号１０９８（第１５Ｅ図
（ｄ）参照）が印加され、イネーブル端子Ｇには、
（ｑ）の信号１４３８が印加されて、その出力端子Ｙ０
〜Ｙ３からは、それぞれインバータ１４２２〜１４２５
を介して、（ｉ）〜（ｌ）に示す信号１４３１〜１４３
４を出力している。

ナンド・ゲート１４１５には、（ｄ）の信号１１２１と
（ｐ）の信号１４３７が印加されて、（ｒ）の信号１４
３９を出力している。デコーダ１４１２の入力端子Ａお
よびＢには、それぞれ（ａ）の信号１０９７および
（ｂ）の信号１０９８が印加され、イネーブル端子Ｇに
は、（ｒ）の信号１４３９が印加されて、その出力端子
Ｙ０，Ｙ１からは、それぞれインバータ１４２６，１４
２７を介して（ｍ），（ｎ）の信号１４３５，１４３６
を出力している。

第１８Ｃ図には、第１，第２会議タイミング回路１４０
０に含まれる第２会議タイミング回路の回路図が、第１
８Ｄ図にはその各部の波形のタイミング・チャートが示
されている。

１４５１および１４５２はＤフリップフロップであり、
それぞれのデータ端子Ｄ１〜Ｄ３には、第１８Ｂ図
（ｊ），（ｌ），（ｎ）に示した信号１４３２，１４３
４，１４３６が印加されている。

Ｄフリップフロップ１４５１のクリア端子ＣＬには、第
１８Ｄ図（ｂ）の信号１０９６が、そのクロック端子に
は（ａ）のクロック５１がインバータ１４５９を介して
印加され、そのＱ１〜Ｑ３出力には、それぞれ（ｊ）〜
（ｌ）に示した信号１４７１〜１４７３を出力してい
る。

Ｄフリップフロップ１４５２は、そのクリア端子ＣＬに
（ｂ）の信号１０９６を２分周した信号１０９７を、そ
のクロック端子には（ｂ）の信号１０９６を印加され
て、Ｑ１〜Ｑ３出力には、それぞれ（ｇ）〜（ｉ）の信
号１４７６〜１４７８を出力している。

ノア・ゲート１４５５には、（ｂ）の信号１０９６を２
分周した信号１０９７と、（ｂ）の信号１０９６が印加
され、その出力には（ｃ）の信号１４７９が得られ、Ｄ
フリップフロップ１４５３のデータ端子Ｄに印加され
る。このＤフリップフロップ１４５３のクリア端子ＣＬ
には（ｂ）の信号１０９６がインバータ１４５８を介し
て印加され、そのクロック端子には（ａ）のクロック５
１がインバータ１４５９を介して印加されて、そのＱ出
力には（ｄ）の信号１４８０が得られる。

ノア・ゲート１４５６には、（ｂ）の信号１０９６を２
分周した信号１０９７と、（ｂ）の信号１０９６をイン
バータ１４５８を介して印加されて、（ｅ）の信号１４
８１を出力している。この信号１４８１を印加されたＤ
フリップフロップ１４５４のクリア端子ＣＬには、
（ｂ）の信号１０９６が印加され、このクロック端子に
は（ａ）のクロック５１がインバータ１４５９を介して
印加されて、そのＱ出力には（ｆ）に示す信号１４８２
を得ている。

第１９−１図ないし第１９−２２図には、第１Ａ図およ
び第２Ａ図に示した主装置１０とＣＰＵ２０の動作の流
れを表わしたフローチャートが示されている。

制御情報をあらわすＤ情報が端末装置７０から出されて
いるか否かをＣＰＵ２０が一定の周期で調べ（Ｓ２００
１、第１９−１図）、Ｄ情報が検知されなければ（Ｓ２
００１Ｎ）、局線インタフェース１１からの信号、いわ
ゆる局着が出されているか否かを調べ（Ｓ２００２）、
局線インタフェース１１から出されたものでなければ、
ステップＳ２００１にもどる（Ｓ２００２Ｎ）。

ステップＳ２００２で局線インタフェースからの信号、
いわゆる局着をＣＰＵ２０が検出すると（Ｓ２００２
Ｙ）、局線１２からの着信を検知して、これをＤ情報に
乗せてＤ情報送受信回路１７０を内線インタフェース１
００を介して端末装置７０に送出し（Ｓ２０２１、第１
９−４図）、ステップＳ２００１にもどる。

ステップＳ２００１において、Ｄ情報ありとＣＰＵ２０
が判断すると（Ｓ２００１Ｙ）、その情報の内容を判読
して、端末装置７０から局線１２へ発信を要求している
か否かを調べ（Ｓ２００３、第１９−１図）、要求して
いる場合には（Ｓ２００３Ｙ）、局線発信のサブルーチ
ンへ移行し、要求していない場合には（Ｓ２００３
Ｎ）、端末装置７０が同一システム内の他の端末装置７
０に対して発信するいわゆる内線発信であるか否かを調
べる（Ｓ２００４）。

内線発信であることをＣＰＵ２０が確認すると内線発信
のサブルーチンに移行し（Ｓ２００４Ｙ）、内線発信で
ない場合には（Ｓ２００４Ｎ）、一斉放送を要求してし
ているのか否かを調べる（Ｓ２００５）。

一斉放送を要求していることを確認すると、一斉放送の
サブルーチンに移行し（Ｓ２００５Ｙ）、要求していな
いことを知ると（Ｓ２００５Ｎ）、バック・グラウンド
・ミュージック（以下ＢＧＭと略す）放送を要求してい
るか否かを確認する（Ｓ２００６）。

ＢＧＭ放送を要求していることを確認すると、ＢＧＭ放
送のサブルーチンに移行し（Ｓ２００６Ｙ）、確認でき
ない場合には（Ｓ２００６Ｎ）、会議通話を要求してい
るのか否かを調べる（Ｓ２００７、第１９−２図）。

会議通話を要求していることを確認すると、会議通話の
サブルーチンに移行し（Ｓ２００７Ｙ）、確認できない
場合には（Ｓ２００７Ｎ）、ステップＳ２００２Ｙで局
着を端末装置７０へ通知したことを受信した端末装置７
０からの応答である、いわゆる局着応答であるか否かを
調べる（Ｓ２００８）。

局着応答であることを確認すると、局着応答のサブルー
チンへ移行し（Ｓ２００８Ｙ）、確認できない場合には
（Ｓ２００８Ｎ）、ステップＳ２００４Ｙで同一システ
ム内の他の端末装置７０を呼び出したことに対する他の
端末装置７０側からの応答信号である、いわゆる内着応
答であるか否かを調べる（Ｓ２００９）。

内着応答であることを確認すると、内着応答のサブルー
チンへ移行し（Ｓ２００９Ｙ）、確認できない場合には
（Ｓ２００９Ｎ）、ステップＳ２００８Ｙの結果実行さ
れた局線１２との通話が終了したのか否かの、いわゆる
局線終話を調べ（Ｓ２０１０）、局線終話を確認する
と、局線終話のサブルーチンへ移行し（Ｓ２０１０
Ｙ）、確認できない場合には（Ｓ２０１０Ｎ）、ステッ
プＳ２００９Ｙの結果実行された端末装置７０間の通話
が終了した、いわゆる内線終話を要求しているか否かを
調べる（Ｓ２００１）。

内線終話の要求であることを確認すると、内線終話のサ
ブルーチンに移行し（Ｓ２０１１Ｙ）、確認できない場
合には（Ｓ２０１１Ｎ）、Ｓ２００７Ｙの結果実行され
た会議通話が終了した、いわゆる会議終話を要求してい
るのか否かを調べる（Ｓ２０１２）。

会議終話の要求を確認すると、会議終話のサブルーチン
へ移行し（Ｓ２０１２Ｙ）、確認できない場合には（Ｓ
２０１２Ｎ）、Ｓ２００５Ｙの結果実行された一斉放送
が終了した、いわゆる一斉放送終話を要求しているのか
否かを調べる（Ｓ２０１３、第１９−３図）。

一斉放送終話の要求を確認すると、一斉放送終話のサブ
ルーチンに移行し（Ｓ２０１３Ｙ）、確認できない場合
には（Ｓ２０１３Ｎ）、ステップＳ２００６Ｙの結果実
行されたＢＧＭ放送が終了した、いわゆるＢＧＭ終話を
要求しているのか否かを調べる（Ｓ２０１４）。

ＢＧＭ終話の要求を確認すると、ＢＧＭ終話のサブルー
チンに移行し（Ｓ２０１４Ｙ）、確認できない場合には
（Ｓ２０１４Ｎ）、ステップＳ２００８Ｙの局着応答を
して、その後局線１２と端末装置７０との通話を一時保
留する、いわゆる局線保留を要求しているのか否かを調
べる（Ｓ２０１５）。

局線保留を要求していることを確認すると、局線保留の
サブルーチンに移行し（Ｓ２０１５Ｙ）、確認できない
場合には（Ｓ２０１５Ｎ）、ステップＳ２０１５Ｙで局
線保留をしたことを解除する、いわゆる局線保留解除を
要求しているのか否かを調べる（Ｓ２０１６）。

局線保留解除を要求していることを確認すると、局線保
留解除のサブルーチンに移行し（Ｓ２０１６Ｙ）、確認
できない場合には（Ｓ２０１６Ｎ）、ステップＳ２００
９Ｙの内着応答において、その内線通話を一時保留す
る、いわゆる内線保留を要求しているのか否かを調べる
（Ｓ２０１７）。

内線保留を要求していることを確認すると、内線保留解
除のサブルーチンに移行し（Ｓ２０１７Ｙ）、確認でき
ない場合には（Ｓ２０１７Ｎ）、ステップＳ２０１７Ｙ
で実行した内線保留を解除する、いわゆる内線保留解除
の要求であるか否かを調べる（Ｓ２０１８）。

内線保留解除を要求していることを確認した場合には、
内線保留解除のサブルーチンへ移行し（Ｓ２０１８
Ｙ）、確認できなかった場合には（Ｓ２０１８Ｎ）、ス
テップＳ２００１へ戻る。

ステップＳ２００３（第１９−１図）において局線への
発信がＣＰＵ２０において確認されると、局線１２を局
線インタフェース１１，局線通話回路２５０，内線イン
タフェース回路１００を介して端末装置７０に接続し
て、局線１２からのダイヤル・トーンを端末装置７０へ
送り、上りの信号は受信回路１５０，局線通話回路２５
０，オア回路１３，局線インタフェース１１を介して局
線１２に接続される（Ｓ２０３１、第１９−５図）。

局線１２がダイヤル・パルス（ＤＰ）用のものであるの
か、プッシュ・ボタン（ＰＢ）用のものであるのかを区
別して（Ｓ２０３２）、いずれの場合も（Ｓ２０３２Ｐ
Ｂ，ＤＰ）、Ｄ情報中にダイヤル情報が含まれているか
否かを判断し（Ｓ２０３３，２０３４）、ダイヤル情報
が含まれていない場合には（Ｓ２０３３Ｎ，Ｓ２０３４
Ｎ）、ステップＳ２００１にもどり、含まれている場合
には（Ｓ２０３３Ｙ，２０３４Ｙ）、局線通話回路２５
０中の送出制御回路２４０により、ダイヤル信号が端末
装置７０へ側音としてもどるのを禁止し（Ｓ２０３６，
Ｓ２０４１、第１９−６図，第１９−７図）、端末装置
７０からのダイヤル信号をＣＰＵ２０が読み取り、ＤＰ
の場合はＣＰＵ２０が局線インタフェース１１に指示し
て局線にダイヤル信号のみを発信し、ＰＢの場合は局線
通話回路２５０，オア回路１３を介して局線にダイヤル
信号のみを送出する伝送路を形成し（Ｓ２０３７，Ｓ２
０４２）、ダイヤル番号を送出する（Ｓ２０３８，Ｓ２
０４３）。

ここでダイヤル番号として、ダイヤル・パルス（ＤＰ）
を送出する場合には、局線インタフェース１１におい
て、ダイヤル・パルス信号を作成して局線に送出し、ま
た、プッシュ・ボタン（ＰＢ）によりダイヤル番号を送
出する場合には、プッシュ・ボタン・ダイヤル信号の音
源である信号６６が局線通話回路２５０，オア回路１
３，局線インタフェース１１を介して局線１２へ送出さ
れる。

ダイヤル信号の送出がなされると、送出制御回路２４０
の側音禁止が解除されて、端末装置７０から局線への下
りの通話路が形成され（Ｓ２０３９，Ｓ２０４４）、局
線から端末装置７０への上りの通話路も形成される（Ｓ
２０４０，Ｓ２０４５）。

この作業はダイヤル情報がなくなるまで継続される（Ｓ
２０３３，２０３４、第１９−５図）。

ステップＳ２００４（第１９−１図）において、端末装
置７０が別個の端末装置７０を呼び出す内線発信である
場合には（Ｓ２００４Ｙ）、ダイヤル・トーンである信
号６７を内線通話回路２００，内線インタフェース回路
１００を介して発信元の端末装置７０に接続し、ダイヤ
ル・トーンを発信元の端末装置７０に送出し（Ｓ２０５
１、第１９−８図）、発信元からのダイヤル情報をＤ情
報送受信回路１７０を介してＣＰＵ２０が受けて宛先を
判読し、宛先の端末装置７０に着信を報知する（Ｓ２０
５２）。その後はステップＳ２００１へもどる。

ステップＳ２００５（第１９−１図）において、一斉放
送の要求であることを判断すると（Ｓ２００５Ｙ）、要
求元である端末装置７０から受信回路１５０を介して内
線通話回路２００へ伝送路を形成し（Ｓ２０６１、第１
９−９図）、さらに内線通話回路２００から一斉放送回
路７００への伝送路を形成し（Ｓ２０６２）、それとは
逆の経路で、一斉放送回路７００から内線インタフェー
ス回路１００を介して他の端末装置７０への伝送路を形
成して放送し（Ｓ２０６３）、ステップＳ２００１にも
どる。

ステップ２００６（第１９−１図）で１つの端末装置７
００からのＢＧＭ放送の要求を確認すると（Ｓ２００６
Ｙ）、ＢＧＭ音源である信号６８を音源回路７２０に接
続し（Ｓ２０７１、第１９−１０図）、音源回路７２０
から内線インタフェース回路１００への伝送路を形成
し、ＢＧＭ音源である信号６８をＢＧＭ放送を要求にた
端末装置７０に送出する（Ｓ２０７２）。そこでステッ
プＳ２００１にもどる。

ステップＳ２００７（第１９−２図）において、局線１
２と通話中の端末装置７０以外の端末装置７０からの会
議通話の要求であることを確認すると（Ｓ２００７
Ｙ）、局線１２から局線インタフェース１１を介して、
局線通話回路２５０，内線インタフェース回路１００を
経て通信中の端末装置７０に接続している下りのルート
を断にし（Ｓ２０８１、第１９−１１図）、同端末装置
７０から受信回路１５０，局線通話回路２５０，オア回
路１３，局線インタフェース１１を介して局線１２に接
続されているルートを断にする（Ｓ２０８２）。

そこで、局線１２から局線インタフェース１１，会議通
話回路３５０，内線インタフェース回路１００を介して
端末装置７０への下りのルートを形成し（Ｓ２０８
３）、端末装置７０から受信回路１５０、会議通話回路
３５０，オア回路１３，局線インタアフェース１１を介
して局線１２へ接続されるルートを形成する（Ｓ２０８
４）。会議通話への参加を申し出た他の端末装置７０に
対しても、ステップＳ２０８３，Ｓ２０８４で形成した
両ルートを形成し、各端末装置７０と局線１２との間で
音声情報を変換して会議通話を可能にする（Ｓ２０８
５）。

ステップＳ２００８（第１９−２図）において、ステッ
プＳ２０２１（第１９−４図）の呼び出しに対する応答
であることを確認すると（Ｓ２００８Ｙ）、局線１２か
ら局線通話回路２５０を経て内線インタフェース回路１
００に至る伝送路を形成し（Ｓ２０９１、第１９−１２
図）、また受信回路１５０から局線通話回路２５０を介
してオア回路１３への伝送路を形成して（Ｓ２０９
２）、局線１２と端末装置７０との間の通話がなされ、
ステップＳ２００１にもどる。

ステップＳ２００９（第１９−２図）において、ステッ
プＳ２０５２（第１９−８図）のＤ情報送受信回路１７
０を経由して印加される他の端末装置７０からの着信を
確認すると（Ｓ２００９Ｙ）、内線通話回路２００から
内線インタフェース回路１００へのルートを形成し（Ｓ
２１０１、第１９−１３図）、また受信回路１５０から
内線通話回路２００へのルートを形成して（Ｓ２１０
２）、１つの端末装置７０７０への伝送路を形成し、同
様にして、他の端末装置の伝送路も形成して（Ｓ２１０
３，Ｓ２１０４）、両端末装置７０間で通話し、ステッ
プＳ２００１にもどる。

ステップＳ２０１０（第１９−２図）において、第１９
−１２図の局線と端末７０間の通話が終了したことを確
認すると（Ｓ２０１Ｙ）、局線通話回路２５０から内線
インタフェース回路１００への伝送路と受信回路１５０
から局線通話回路２５０を介してオア回路１３に至る伝
送路を断にして（Ｓ２１１０，Ｓ２１１１、第１９−１
４図）、局線１２と端末装置７０との間の接続を終了し
てステップＳ２００１へ戻る。

ステップＳ２０１１（第１９−２図）において、第１９
−１３図の端末装置７０間の通話が終了したことを確認
すると（Ｓ２０１１Ｙ）、内線通話回路２００から内線
インタフェース回路１００へのルートおよび受信回路１
５０から内線通話回路２００へのルートを断にして、１
つの端末装置７０への接続を切り離し（Ｓ２１２１，Ｓ
２１２２，第１９−１５図）、同様にして他の１つの端
末装置７０への接続も切り離して（Ｓ２１２３，Ｓ２１
２４）、ステップＳ２００１へ戻る。

ステップ２０１２（第１９−２図）において、第１９−
１１図の会議通話が終了したことを確認すると（Ｓ２０
１２Ｙ）、ステップ２０８３（第１９−１１図）で形成
した局線１２から会議通話回路３５０を経て内線インタ
フェース回路１００に至るルートを断にし（Ｓ２１３
１、第１９−１６図）、同じくステップＳ２０８４で形
成した受信回路１５０から会議通話回路３５０を経てオ
ア回路１３に至るルートを断にし（Ｓ２１３２）、同時
にステップＳ２０８５で形成した会議通話への参加者の
ための両ルートを断にする（Ｓ２１３３）。また、ステ
ップＳ２０８１およびＳ２０８２で断にした２つのルー
トを、それぞれ再び形成して（２１３４、２１３５）、
会議通話を終了してステップＳ２００１へもどり、会議
通話の前の局線１２と１つの端末装置７０との間の通話
を再開するために第１９−１２図に示した局着応答のサ
ブルーチンに入る。

ステップＳ２０１３（第１９−３図）において、第１９
−９図に示した一斉放送のサブルーチンが終了したこと
を確認すると（Ｓ２０１３Ｙ）、各端末装置７０から受
信回路１５０を経て内線通話回路２００への伝送路およ
び内線通話回路２００から一斉放送回路７００への伝送
路を断にし（Ｓ２１４１，Ｓ２１４２、第１９−１７
図）、また一斉放送回路７００から各内線インタフェー
ス回路１００を介して形成されている各端末装置７０へ
の伝送路を断にして（Ｓ２１４３）、ステップ２００１
にもどる。

ステップＳ２０１４（第１９−３図）において、第１９
−１０図のＢＧＭ放送が終了したことを確認すると（Ｓ
２０１４Ｙ）、音源回路７２０は、ＢＧＭである信号６
８の送出ルートを断にし（Ｓ２１５１、第１９−１８
図）、音源回路７２０から内線インタフェース回路１０
０へのルートを断にして（Ｓ２１５２）、ステップ２０
０１へもどる。

ステップＳ２０１５（第１９−３図）において、第１９
−１２図の局線と端末装置７０との間の通話において、
端末装置７０からの局線保留の要求を確認すると（Ｓ２
０１５Ｙ）、受信回路１５０から局線通話回路２５０へ
の伝送路を断にし、（Ｓ２１６１、第１９−１９図）、
保留音である信号６９を局線通話回路２５０，オア回路
１３を介して局線１２に送出し（Ｓ２１６２）、ステッ
プ２００１へもどる。

ステップＳ２０１６（第１９−３図）において、第１９
−９図の局線保留の解除を端末装置７０が要求している
ことを確認すると（Ｓ２０１６Ｙ）、保留音である信号
６９の送出経路を断にして保留音の送出を終了し（Ｓ２
１７１、第１９−２０図）、受信回路１５０から局線通
話回路２５０への伝送路を形成して通話を再開し（Ｓ２
１７２）、ステップＳ２００１へもどる。

ステップＳ２０１７（第１９−３図）において、第１９
−１３図の内線における端末装置７０間の通話中におけ
る内線保留の要求がいずれかの端末装置７０からあると
（Ｓ２０１７Ｙ）、受信回路１５０から内線通話回路２
００への伝送路を断にし（Ｓ２１８１、第１９−２１
図）、信号６９を内線通話回路２００へ接続する伝送路
をオンにして、信号６９である保留音を内線通話回路２
００，内線インタフェース回路１００を介して通話中の
相手である端末装置７０に送出し（Ｓ２１８２）、ステ
ップＳ２００１へもどる。

ステップＳ２０１８（第１９−３図）において、第１９
−２１図の内線通話の保留を解除する要求が確認される
と（Ｓ２０１８Ｙ）、内線通話回路１００は保留音の送
出経路を断にし（Ｓ２１９１、第１９−２２図）、受信
回路１５０から内線通話回路２００への伝送路を形成し
て端末装置７０間の通話を再開し（Ｓ２１９２）、通話
が終了するとステップＳ２００１へもどる。

［発明の効果］ 以上の説明から明らかなように、本発明によるならば、
主制御装置から端末装置までの距離を短距離の場合のみ
ならず長距離においても、回路の変更なく端末装置を接
続することができるようになり、しかも多くの機能を具
備することが可能となり、また、ＰＣＭ化したにもかか
わらず小規模のシステムにおいても経済性の優れたもの
を実現することが可能となった。したがって本発明の効
果は極めて大きい。

【図面の簡単な説明】

第１Ａ図はボタン電話装置の原理構成図、 第１Ｂ図，第１Ｃ図，第１Ｄ図および第１Ｅ図は第１Ａ
図の各部の波形を示すタイミング・チャート、 第１Ｆ図は伝送路の長さが制限を受ける理由を説明する
ための波形を示すタイミング・チャート、 第１Ｇ図は本発明によるボタン電話装置を局線に接続し
た場合の原理構成図、 第１Ｈ図は本発明によるボタン電話装置内の端末装置間
における交信を可能とする内線通話トランクの原理構成
図、 第１Ｉ図は本発明によるボタン電話装置内の３個以上の
端末装置間で同時に交信することのできる会議通話トラ
ンクの原理構成図、 第１Ｊ図は本発明によるボタン電話装置に接続された多
数の端末装置に対して同一情報を同時に送信するための
一斉放送トランクの原理構成図、 第２Ａ図は第１Ａ図ないし第１Ｊ図に示した各種の機能
を実現するための各種の回路を含む主制御装置１０の一
実施例を示す構成概念図、 第２Ｂ図は第２Ａ図に示した主制御装置１０に接続され
る端末装置の一例を示す回路構成図、 第３Ａ図は内線インタフェース回路１００の一実施例を
示す回路構成図、 第３Ｂ図は第３Ａ図に示した内線インタフェース回路１
００の各部の波形を示すタイミング・チャート、 第３Ｃ図は第３Ａ図に示した内線インタフェース回路１
００に含まれた符号変換回路１１０の一実施例を示す回
路図、 第３Ｄ図は第３Ｃ図に示した符号変換回路１１０の各部
の波形を示すタイミング・チャート、 第４Ａ図は受信回路１５０の一実施例を示す回路図、 第４Ｂ図は第４Ａ図に示した受信回路１５０の各部の波
形を示すタイミング・チャート、 第５Ａ図はＤ情報送受信回路１７０の一実施例を示す回
路構成図、 第５Ｂ図は第５Ａ図に示したＤ情報送受信回路１７０の
各部の波形を示すタイミング・チャート、 第５Ｃ図はＤ情報送信回路１７１の一実施例を示す回路
図、 第５Ｄ図はＤ情報受信回路１８０の一実施例を示す回路
構成図、 第６Ａ図は内線通話回路２００の一実施例を示す回路構
成図、 第６Ｂ図はマルチプレクサ２１０の一実施例を示す回路
図、 第６Ｃ図はＳ／Ｓレジスタ２２０の一実施例を示す回路
図、 第６Ｄ図はＳ／Ｓレジスタ２２０の各部の波形を示すタ
イミング・チャート、 第６Ｅ図はデマルチプレクサ２２７Ａの一実施例を示す
回路図、 第６Ｆ図は内線通話回路２００の他の実施例を示す回路
構成図、 第６Ｇ図は送出制御回路２４０の一実施例を示す回路
図、 第７Ａ図は局線通話回路２５０を局線間通話用に接続し
た場合の一実施例を示す回路構成図、 第７Ｂ図はマルチプレクサ２８０の一実施例を示す回路
図、 第７Ｃ図はデマルチプレクサ２７０Ａの一実施例を示す
回路図、 第７Ｄ図は局線通話回路２５０の他の実施例を示す回路
構成図、 第７Ｅ図はマルチプレクサ３１０の一実施例を示す回路
図、 第７Ｆ図は送出切替回路２９０の一実施例の回路図と切
替用の信号と出力の信号の関係を示す表、 第７Ｇ図は局線通話回路２５０の他の実施例を示す回路
構成図、 第８Ａ図は会議通話回路３５０の一実施例を示す回路構
成図、 第８Ｂ図はマルチプレクス回路３６０の一実施例を示す
回路構成図、 第８Ｃ図はマルチプレクサ３６１の一実施例を示す回路
図、 第８Ｄ図はＳ／Ｐレジスタ３６４Ａの一実施例を示す回
路図、 第８Ｅ図はマルチプレクサ３８０の一実施例を示す回路
図、 第９Ａ図は加算器４３０の一実施例を示す回路図、 第９Ｂ図は非線形／線形変換器４４０の一実施例を示す
回路図、 第９Ｃ図は減衰指示回路４６０の一実施例を示す回路
図、 第９Ｄ図は減衰回路４７０の一実施例を示す回路図、 第９Ｅ図は全加算器５００の一実施例を示す回路構成
図、 第９Ｆ図は第１加算器５１０の一実施例を示す回路図、 第９Ｇ図は一時記憶回路６１０の一実施例を示す回路
図、 第９Ｈ図は第２加算器５５０の一実施例を示す回路図、 第９Ｉ図は線形／非線形変換器６５０の一実施例を示す
回路図、 第１０Ａ図はデマルチプレクス回路６６０の一実施例を
示す回路構成図、 第１０Ｂ図はＰ／Ｓレジスタ６６１の一実施例を示す回
路図、 第１０Ｃ図はデマルチプレクサ６７０の一実施例を示す
回路図、 第１０Ｄ図および第１０Ｅ図は会議通話回路３５０の主
要な動作を示すタイミング・チャート、 第１１図は一斉放送回路７００の一実施例を示す回路
図、 第１２Ａ図は音源回路７２０の一実施例を示す回路構成
図、 第１２Ｂ図はマルチプレクサ７２０の一実施例を示す回
路図、 第１３Ａ図はＣＰＵインタフェース回路８００の一実施
例を示す回路構成図、 第１３Ｂ図は割込回路８０１の一実施例を示す回路図、 第１３Ｃ図は割込回路８０１の各部の波形を示すタイミ
ング・チャート、 第１３Ｄ図はアドレス・デコード回路８１０の一実施例
を示す回路図、 第１３Ｅ図はアドレス・デコード回路８１０の各部の波
形を示すタイミング・チャート、 第１４Ａ図は４ビット・ラッチ回路８５０の一実施例を
示す回路図、 第１４Ｂ図は４ビット・ラッチ回路８５０の各部の波形
を示すタイミング・チャート、 第１４Ｃ図は３ビット・ラッチ回路９００の一実施例を
示す回路図、 第１４Ｄ図は３ビット・ラッチ回路９００の各部の波形
を示すタイミング・チャート、 第１４Ｅ図は２ビット・ラッチ回路９５０の一実施例を
示す回路図、 第１４Ｆ図は２ビット・ラッチ回路９５０の各部の波形
を示すタイミング・チャート、 第１５Ａ図はタイミング回路１０００の一実施例を示す
回路構成図、 第１５Ｂ図および第１５Ｃ図はタイミング回路１０００
の各部の波形を示すタイミング・チャート、 第１５Ｄ図は分周回路１０９０の一実施例を示す回路
図、 第１５Ｅ図は分周回路１０９０の各部の波形を示すタイ
ミング・チャート、 第１５Ｆ図はフレーム・パルス回路１１００の一実施例
を示す回路図、 第１５Ｇ図はフレーム・パルス回路１１００の各部の波
形を示すタイミング・チャート、 第１５Ｈ図はマルチフレーム・パルス回路１１５０の一
実施例を示す回路図、 第１５Ｉ図はマルチフレーム・パルス回路１１５０の各
部の波形を示すタイミング・チャート、 第１６Ａ図は第１〜第４送信タイミング回路１２００に
含まれた第１送信タイミング回路の一実施例を示す回路
図、 第１６Ｂ図は第１送信タイミング回路の各部の波形を示
すタイミング・チャート、 第１６Ｃ図は第１〜第４送信タイミング回路１２００に
含まれた第２送信タイミング回路の一実施例を示す回路
図、 第１６Ｄ図は第１〜第４送信タイミング回路１２００に
含まれた第３送信タイミング回路の一実施例を示す回路
図、 第１６Ｅ図は第１〜第３送信タイミング回路の各部の波
形を示すタイミング・チャート、 第１６Ｆ図は第１〜第４送信タイミング回路１２００に
含まれた第４送信タイミング回路の一実施例を示す回路
図、 第１６Ｇ図は第４送信タイミング回路の各部の波形を示
すタイミング・チャート、 第１７Ａ図は受信タイミング回路１３５０の一実施例を
示す回路図、 第１７Ｂ図，第１７Ｃ図および第１７Ｄ図は受信タイミ
ング回路１３５０の各部の波形を示すタイミング・チャ
ート、 第１８Ａ図は第１，第２会議タイミング回路１４００に
含まれた第１会議タイミング回路の回路図、 第１８Ｂ図は第１会議タイミング回路の各部の波形を示
すタイミング・チャート、 第１８Ｃ図は第１，第２会議タイミング回路１４００に
含まれた第２会議タイミング回路の回路図、 第１８Ｄ図は第２会議タイミング回路の各部の波形を示
すタイミング・チャート、 第１９−１図ないし第１９−２２図は主装置１０とＣＰ
Ｕ２０の動作の流れを表わしたフローチャートである。 １０……主制御装置 １１Ａ，１１Ｂ……局線インタフェース １２Ａ，１２Ｂ……局線 １３Ａ，１３Ｂ……オア回路 １４Ａ，１４Ｂ，１５Ａ，１５Ｂ，１６Ａ，１６Ｂ……
信号 ２０……ＣＰＵ ２１……リセット信号、２２……読み出し信号 ２３……書き込み信号 ２５……アドレス・バス信号（信号２６〜３３を含む） ３５……データ・バス信号（信号３６〜４３を含む） ５０……クロック発生器 ５１……クロック ６０Ａ〜６０Ｆ……送受信機 ６１Ａ〜６１Ｆ……信号 ６３Ａ〜６３Ｃ……伝送路 ６６〜６９……信号 ７０，７０Ａ〜７０Ｅ……端末装置 ７１Ａ〜７１Ｃ，７２Ａ〜７２Ｃ……信号 １００Ａ〜１００Ｄ……内線インタフェース １０１……オア・ゲート １０２……ノア・ゲート １０３……コーデック １０４……抵抗、１０５……電話機 １０６……トランジスタ １０７，１０８Ａ，Ｂ，Ｃ，Ｄ〜１０９Ａ，Ｂ，Ｃ，Ｄ
……信号 １１０……符号分離回路 １１１〜１１４……Ｄフリップフロップ １１５，１１６……ナンド・ゲート １１７〜１１９……ノア・ゲート １２０……エクスクルーシブ・オア・ゲート １２１，１２２……インバータ １３１〜１４０……信号 １５０Ａ〜１５０Ｄ……受信回路 １５１……Ｄフリップフロップ １５２，１５３……アンド・ゲート １５４……オア・ゲート １５５，１５６……インバータ １６１，１６２Ａ〜Ｄ……信号 １７０Ａ〜１７０Ｄ……Ｄ情報送受信回路 １７２……Ｐ／Ｓレジスタ １７３……アンド・ゲート １７４……インバータ １７７，１７８，１７９Ａ〜１７９Ｄ……信号 １８０……Ｄ情報受信回路 １８１……８ビット・シフト・レジスタ １８３……３ステート・バッファ ２００……内線通話回路 ２１０Ａ，２１０Ｂ……マルチプレクサ ２１１……８ビット・マルチプレクサ ２１２……４ビット・マルチプレクサ ２１３……オア・ゲート ２１４……インバータ ２１８Ａ，２１８Ｂ……信号 ２２０Ａ，２２０Ｂ……Ｓ／Ｓレジスタ ２２１……８ビット・シフト・レジスタ ２２２……アンド・ゲート ２２３……オア・ゲート ２２５Ａ，２２５Ｂ……信号 ２２７Ａ，２２７Ｂ……デマルチ・プレクサ ２２８……デコーダ ２２９〜２３３……インバータ ２３５Ａ，Ｂ〜２３９Ａ，Ｂ……信号 ２４０Ａ，２４０Ｂ……送出制御回路 ２４１……アンド・ゲート ２４２……インバータ ２４８Ａ，２４８Ｂ……信号 ２５０Ａ，２５０Ｂ……局線通話回路 ２５１Ａ，Ｂ〜２５７Ａ，Ｂ……信号 ２６０Ａ〜２６０Ｄ……Ｓ／Ｓレジスタ ２６８Ａ〜２６８Ｄ……信号 ２７０Ａ，２７０Ｂ……デマルチプレクサ ２７１……デコーダ ２７２〜２７８……インバータ ２８０Ａ，２８０Ｂ……マルチプレクサ ２８１……８ビット・マルチプレクサ ２８２……４ビット・マルチプレクサ ２８３……オア・ゲート ２８４……インバータ ２８８Ａ，Ｂ……信号 ２９０……送出切替回路 ２９１，２９２……アンド・ゲート ２９３……オア・ゲート ２９４……インバータ、２９８……信号 ３１０……マルチプレクサ ３１１……８ビット・マルチ・プレクサ ３１２……４ビット・マルチプレクサ ３１３，３１４……アンド・ゲート ３１５，３１６……オア・ゲート ３１７〜３２１……インバータ ３２８，３２９……信号 ３５０……会議通話回路 ３５８……μ／Ａ切替信号 ３６０……マルチプレクス回路 ３６１Ａ，Ｂ，Ｃ……マルチプレクサ ３６２Ａ，Ｂ，Ｃ……信号 ３６４Ａ，Ｂ，Ｃ……Ｓ／Ｐレジスタ ３６５Ａ，Ｂ，Ｃ……バス信号 ３６６Ａ，Ｂ，Ｃ〜３７３Ａ，Ｂ，Ｃ……信号 ３８０……マルチプレクサ ３８１〜４０４……アンド・ゲート ４０６〜４０８……オア・ゲート ４１１〜４１８……抵抗 ４２０……バス信号（信号４２１〜４２８を含む） ４３０……加算器 ４４０……非線形／線形変換器 ４４１，４４２……ＲＯＭ ４４５……バス信号（信号４４６〜４５８を含む） ４６０……減衰指示回路 ４６１〜４６３，４６７……オア・ゲート ４６４〜４６６……アンド・ゲート ４６９……信号、４７０……減衰回路 ４７１〜４７４……２ビット・マルチプレクサ ４７５……バス信号（信号４７６〜４８８を含む） ５００……全加算器 ５１０……第１加算器、５１１〜５１４……アダー ５１６〜５２８……エクスクルーシブ・オア・ゲート ５３０……バス信号（信号５３１〜５４４を含む） ５４５……信号、５５０……第２加算器 ５５１〜５５４……アダー ５５６〜５６９……エクスクルーシブ・オア・ゲート ５７１〜５８３……オア・ゲート ５８５……バス信号（信号５８６〜５９８を含む） ６１０……一時記憶回路 ６１１〜６１４……ラッチ ６１６……インバータ ６２０……バス信号（信号６２１〜６３５を含む） ６５０……線形／非線形変換器 ６５２……バス信号（信号６５３〜６５９を含む） ６６０……デマルチプレクス回路 ６６１Ａ〜６６１Ｃ……Ｐ／Ｓレジスタ ６６２……シフト・レジスタ ６６３……オア・ゲート ６６４……アンド・ゲート ６６５……インバータ ６６８Ａ〜６６８Ｃ……信号 ６７０Ａ，６７０Ｂ，６７０Ｃ……デマルチプレクサ ６７１……デコーダ ６７２〜６７７……インバータ ６７９Ａ，Ｂ，Ｃ〜６８４Ａ，Ｂ，Ｃ……信号 ６８５〜６９０……オア・ゲート ６９１〜６９６……信号 ７００……一斉放送回路 ７０１……オア・ゲート ７０２〜７０５……アンド・ゲート ７１１〜７１５……信号 ７２０……音源回路 ７２１……マルチプレクサ ７２２……信号、７２５……Ｓ／Ｓレジスタ ７２８……信号 ７３１〜７３４……アンド・ゲート ７３６〜７３９……信号 ８００……ＣＰＵインタフェース回路 ８０１……割込回路 ８０２……Ｄフリッブフロップ ８０３……ノア・ゲート ８０４……インバータ、８０８……信号 ８１０……アドレス・デコード回路 ８１１〜８１５……デコーダ ８１６……バス信号（信号８１７〜８２０を含む） ８２１……バス信号（信号８２２〜８２５を含む） ８２６……バス信号（信号８２７〜８３３を含む） ８３４……バス信号（信号８３５〜８４３を含む） ８４４……バス信号（信号８４５〜８４７を含む） ８４８……信号 ８５０……４ビット・ラッチ回路 ８５１〜８５７……Ｄフリップフロップ ８５８……インバータ、８５９……信号 ８６０……バス信号（信号８６１〜８６４を含む） ８６５……バス信号（信号８６６〜８６９を含む） ８７０……バス信号（信号８７１〜８７３を含む） ８７５……バス信号 ８８０……バス信号（信号８８１〜８８４を含む） ８８５……バス信号（信号８８６〜８８９を含む） ８９０……バス信号 ９００……３ビット・ラッチ回路 ９０１〜９０９……Ｄフリップフロップ ９１０……インバータ、９１４……信号 ９１５……バス信号（信号９１６〜９１８を含む） ９２０〜９２２，９２４，９２５，９２７……バス信号 ９２３……バス信号（信号９３６〜９３８を含む） ９２６……バス信号（信号９３１〜９３３を含む） ９５０……２ビット・ラッチ回路 ９５１〜９５６……Ｄフリップフロップ ９５７……インバータ、９５８……信号 ９６０〜９６５……信号 ９２０……バス信号（信号９３９〜９４１を含む） ９２７……バス信号（信号９４２〜９４４を含む） １０００……タイミング回路 １０９０……分周回路、１０９１……インバータ １０９６〜１０９８……信号 １１００……フレーム・パルス回路 １１１０，１１１１……１６進カウンタ １１１２，１１１３……Ｄフリップフロップ １１１４……アンド・ゲート １１１７〜１１１９……インバータ １１２０……バス信号（信号１１２１〜１１２４を含
む） １１２５〜１１２８……信号 １１５０……マルチフレーム・パルス回路 １１５１，１１５２……１６進カウンタ １１５３，１１５４……アンド・ゲート １１５５〜１１６０……インバータ １１７０……バス信号（信号１１７１〜１１７５を含
む） １１７６，１１７７……信号 １２００……第１〜４送信タイミング回路 １２１１……Ｄフリップフロップ １２１２，１２１３……アンド・ゲート １２２１〜１２２６……インバータ １２３１〜１２３３……信号 １２４１……８ビット・シフト・レジスタ １２４２，１２４３……Ｄフリップフロップ １２４４，１２４５……ナンド・ゲート １２４６〜１２４７……アンド・ゲート １２４８……オア・ゲート １２５１〜１２５４……インバータ １２６１〜１２６９……信号 １２８１，１２８２……Ｄフリップフロップ １２８３，１２８４……ナンド・ゲート １２９１〜１２９６……インバータ １３０１〜１３０４……信号 １３１１〜１３１３……アンド・ゲート １３１６〜１３１８……信号 １３５０……受信タイミング回路 １３５１……８ビット・シフト・レジスタ １３５２〜１３５４……Ｄフリップフロップ １３５５〜１３５９……アンド・ゲート １３６１〜１３６３……インバータ １３７１〜１３７９……信号 １４００……第１，２会議タイミング回路 １４１１，１４１２……デコーダ １４１３……ノア・ゲート １４１４，１４１５……ナンド・ゲート １４２１〜１４２７……インバータ １４３０……バス信号（信号１４３１〜１４３６を含
む） １４３７〜１４３９……信号 １４５１〜１４５４……Ｄフリップフロップ １４５５，１４５６……ノア・ゲート １４５８，１４５９……インバータ １４７０……バス信号（信号１４７１〜１４７３を含
む） １４７５……バス信号（信号１４７６〜１４７８含む） １４７９〜１４８２……信号 Ｂ７〜Ｂ０……データ情報 Ｄ……Ｄ情報、Ｐ……Ｐ情報。

Claims (3)

【特許請求の範囲】
1. 【請求項１】すくなくとも１個の局線（１２）と接続す
   るための局線通話手段（２５０）と、 各端末装置（７０）へ信号（１０８，１０９）を送出す
   るための内線インタフェース手段（１００）と、 前記各端末装置（７０）からの信号（６１）を受信する
   ための受信手段（１５０）と、 前記各端末装置間での通信を可能とするための内線通話
   手段（２００）と、 宛先に接続するための制御情報（Ｄ）を送受信するため
   の情報送受信手段（１７０）と、 マルチフレームに含まれた複数のフレームの各フレーム
   に、スタート・ビット（ＳＴ）とデータ情報をあらわす
   ビット（Ｂ７〜Ｂ０）とパリティ情報をあらわすビット
   （Ｐ）とを含め、前記複数のフレーム中のすくなくとも
   １つのフレームに前記宛先に接続するための制御情報を
   あらわすビット（Ｄ）を含め、前記１つのマルチフレー
   ム中のすくなくとも１つのフレームにフレーム同期を得
   るためのフレーム同期情報（Ｆ）を含めて、前記内線イ
   ンタフェース手段（１００）から前記各端末装置（７
   ０）への下り情報（１０８，１０９）とし、すくなくと
   もデータ情報をあらわすビット（Ｂ７〜Ｂ０）とパリテ
   ィ情報をあらわすビット（Ｐ）と前記宛先に接続するた
   めの制御情報をあらわすビット（Ｄ）を含めて前記各端
   末装置（７０）から前記受信手段（１５０）への上り情
   報（６１）とし、前記各フレームの前半に前記下り情報
   （１０８，１０９）および上り情報（６１）のうちの一
   方の情報を、後半に他方の情報を含めて、前記各フレー
   ムに含まれた下り情報（１０８，１０９）および上り情
   報（６１）の相互間に、前記内線インタフェース手段
   （１００）から前記端末装置（７０）までの信号の伝搬
   時間と、前記端末装置（７０）から前記受信手段（１５
   ０）までの信号の伝搬時間との和よりも大きな時間であ
   るガード・タイム（Ｔ１，Ｔ２）を設けて、前記下り情
   報（１０８，１０９）を前記内線インタフェース手段
   （１００）から前記各端末装置（７０）へ送出するタイ
   ミングと、前記上り情報（６１）を前記端末装置（７
   ０）から前記受信手段（１５０）に受信するタイミング
   と、前記局線（１２）からおよび前記局線（１２）への
   データ情報（Ｂ７〜Ｂ０）を前記局線通話手段（２５
   ０）で送受するためのタイミングと、前記局線通話手段
   （２５０）から前記内線インタフェース手段（１００）
   にデータ情報（Ｂ７〜Ｂ０）を送出するタイミングと、
   前記受信手段（１５０）が受信した前記上り情報（６
   １）を前記局線通話手段（２５０）および前記内線通話
   手段（２００）のうちのいずれかに送出するタイミング
   と、前記受信手段（１５０）が受信した上り情報（６
   １）に含まれたデータ情報（Ｂ７〜Ｂ０）を受けて、前
   記内線通話手段（２００）が前記内線インタフェース手
   段（１００）にこのデータ情報（Ｂ７〜Ｂ０）を出力す
   るタイミングと、前記上りおよび下り情報（６１，１０
   ８，１０９）に含まれた前記宛先に接続するための制御
   情報をあらわすビット（Ｄ）の位置を前記情報送受信手
   段（１７０）に示すタイミングとを作成するタイミング
   作成手段（１０００）と、 前記上りおよび下り情報（６１，１０８，１０９）に含
   まれた前記宛先に接続するための制御情報（Ｄ）を監視
   して、前記局線（１２）と前記端末装置（７０）との間
   または前記各端末装置（７０）間における通信を可能と
   するための制御信号（２１〜２５）を前記局線通話手段
   （２５０）、前記内線通話手段（２００）、前記情報送
   受信手段（１７０）、および前記受信手段（１５０）に
   送出するための中央制御手段（２０）と を含むことを特徴とするボタン電話装置。
2. 【請求項２】前記受信手段（１５０）が、 前記上り情報（６１）を、前記ガード・タイム（Ｔ１，
   Ｔ２）内で遅延せしめて受信するための遅延手段（１５
   ２，１５３，８６１）を含むものである特許請求の範囲
   第１項記載のボタン電話装置。
3. 【請求項３】前記内線インタフェース手段（１００）
   が、 前記下り情報（１０８，１０９）を“１”または“０”
   の信号を用いて送出するための奇数番目の“１”と前記
   パリティ情報（Ｐ）を加えた偶数番目の“１”とをそれ
   ぞれ分離して出力するための符号分離手段（１１０）を
   含む特許請求の範囲第１項記載のボタン電話装置。