JPH0666851B2 - 密着形イメージセンサ - Google Patents
密着形イメージセンサInfo
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- JPH0666851B2 JPH0666851B2 JP59164445A JP16444584A JPH0666851B2 JP H0666851 B2 JPH0666851 B2 JP H0666851B2 JP 59164445 A JP59164445 A JP 59164445A JP 16444584 A JP16444584 A JP 16444584A JP H0666851 B2 JPH0666851 B2 JP H0666851B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、ファクシミリ装置などの光電変換デバイスと
して使われている密着形イメージセンサ、特に、CCDシ
フトレジスタを用いた低雑音な密着形イメージセンサと
その駆動方法に関するものである。
して使われている密着形イメージセンサ、特に、CCDシ
フトレジスタを用いた低雑音な密着形イメージセンサと
その駆動方法に関するものである。
（従来技術とその問題点） 密着形イメージセンサは、MOS型ICイメージセンサやCCD
センサ等と比較してレンズによる縮小光学系を用いない
ため、小型，経済性に優れている。原稿幅と同じ長さを
有する光電変換素子列を備えた大判デバイスであり、例
えばガラス基板上に形成されたA4判216mmの読み取り幅
において８素子／mmあるいは16素子／mmのセンサの全素
子数は、1728素子あるいは3456素子となる。
センサ等と比較してレンズによる縮小光学系を用いない
ため、小型，経済性に優れている。原稿幅と同じ長さを
有する光電変換素子列を備えた大判デバイスであり、例
えばガラス基板上に形成されたA4判216mmの読み取り幅
において８素子／mmあるいは16素子／mmのセンサの全素
子数は、1728素子あるいは3456素子となる。
これを順次走査駆動する回路として、第１図には、例え
ば64段／チップあるいは128段／チップの走査パルス発
生回路１と、アドレス用MOSFETスイッチ２とからなる駆
動用集積回路を複数個前記ガラス基板上に、光電変換素
子４と共にハイブリッド実装して成る第一の従来例が示
されている。
ば64段／チップあるいは128段／チップの走査パルス発
生回路１と、アドレス用MOSFETスイッチ２とからなる駆
動用集積回路を複数個前記ガラス基板上に、光電変換素
子４と共にハイブリッド実装して成る第一の従来例が示
されている。
この光電変換素子４として例えばアモルファスシリコン
を用い蓄積モード動作で信号を読み取る場合、MOSFETス
イッチ２のゲートドレイン重なり容量３を通してゲート
に印加したパルスのスイッチング雑音や、シフトレジス
タ等の走査パルス発生回路１の制御に必要なクロックパ
ルスを供給するクロック入力線７と出力線６間の寄生結
合容量８を通して現われるクロック雑音が問題になる。
を用い蓄積モード動作で信号を読み取る場合、MOSFETス
イッチ２のゲートドレイン重なり容量３を通してゲート
に印加したパルスのスイッチング雑音や、シフトレジス
タ等の走査パルス発生回路１の制御に必要なクロックパ
ルスを供給するクロック入力線７と出力線６間の寄生結
合容量８を通して現われるクロック雑音が問題になる。
特に密着形イメージセンサにおいてよく用いられる例え
ばLED等の光源の光強度では、ファクシミリ装置で要求
される5msec／ライン〜10msec／ラインあるいはそれ以
上の高速読み取りを行なう場合、光信号の大きさが不充
分となりＳ／Ｎを大きくとるためには、何らかの雑音抑
圧方式を採用しなければならないのが現状である。
ばLED等の光源の光強度では、ファクシミリ装置で要求
される5msec／ライン〜10msec／ラインあるいはそれ以
上の高速読み取りを行なう場合、光信号の大きさが不充
分となりＳ／Ｎを大きくとるためには、何らかの雑音抑
圧方式を採用しなければならないのが現状である。
スイッチング雑音やクロック雑音等の固定パターン雑音
の抑圧方式を採用した第二の従来例は小池他による電子
通信学会論文誌1977年Vol.J60−C113ページから120ペー
ジに「隣接ビット相関法によるMOSイメージセンサの改
良」と題して発表された論文に示されている。第２図に
示す様に１ビットの光電変換素子４に対して２個のMOSF
ETスイッチ２を設け、走査回路１で発生した走査パルス
で同時に隣り合う２素子のMOSFETスイッチ２をオンし、
信号＋雑音が出力される信号線22と雑音のみが出力され
る雑音線21の差動をとり、雑音を抑圧する方式である。
の抑圧方式を採用した第二の従来例は小池他による電子
通信学会論文誌1977年Vol.J60−C113ページから120ペー
ジに「隣接ビット相関法によるMOSイメージセンサの改
良」と題して発表された論文に示されている。第２図に
示す様に１ビットの光電変換素子４に対して２個のMOSF
ETスイッチ２を設け、走査回路１で発生した走査パルス
で同時に隣り合う２素子のMOSFETスイッチ２をオンし、
信号＋雑音が出力される信号線22と雑音のみが出力され
る雑音線21の差動をとり、雑音を抑圧する方式である。
また同じく第３図に示す様に、例えば、高村他により、
ナショナルテクニカルレポート1975年Vol.d21.No.6,692
ページから703ページに「低ノイズ一次元MOSイメージセ
ンサ」と題して発表された論文において、MOSFETスイッ
チ２の重なり容量と同じ容量を持つダミーのキャパシタ
33を設け、両者を同時にスイッチングして信号線32と雑
音線31の差動をとり、両者に現われた雑音を抑圧する方
式を採用したものである。
ナショナルテクニカルレポート1975年Vol.d21.No.6,692
ページから703ページに「低ノイズ一次元MOSイメージセ
ンサ」と題して発表された論文において、MOSFETスイッ
チ２の重なり容量と同じ容量を持つダミーのキャパシタ
33を設け、両者を同時にスイッチングして信号線32と雑
音線31の差動をとり、両者に現われた雑音を抑圧する方
式を採用したものである。
この他、例えば、大場他によりテレビジョン学会技術報
告1980年Vol.4No.13,53ページから58ページに「二次元M
OS型固体撮像素子の固定パターン雑音と抑圧回路の提
案」と題して発表された論文に示されるように、１ビッ
トの光電変換素子を駆動する間に、信号および雑音を積
分することにより、駆動パスルの一対の正負の雑音のみ
を打ち消すようにしたいわゆる積分方式を採用したも
の、また、例えば、齋藤他による電子通信学会技術報告
1983年10月ED83−64「ａ−Si:H膜高速A4−16ドット／mm
密着イメージセンサ」と題して発表された論文に示され
るように、MOSFETスイッチ２としてP,N両チャンネルのC
MOSスイッチを用い、両者のゲートに逆位相のパルスを
印加することにより雑音を打ち消す方式を採用したもの
等がある。
告1980年Vol.4No.13,53ページから58ページに「二次元M
OS型固体撮像素子の固定パターン雑音と抑圧回路の提
案」と題して発表された論文に示されるように、１ビッ
トの光電変換素子を駆動する間に、信号および雑音を積
分することにより、駆動パスルの一対の正負の雑音のみ
を打ち消すようにしたいわゆる積分方式を採用したも
の、また、例えば、齋藤他による電子通信学会技術報告
1983年10月ED83−64「ａ−Si:H膜高速A4−16ドット／mm
密着イメージセンサ」と題して発表された論文に示され
るように、MOSFETスイッチ２としてP,N両チャンネルのC
MOSスイッチを用い、両者のゲートに逆位相のパルスを
印加することにより雑音を打ち消す方式を採用したもの
等がある。
ところがこの様な雑音抑圧を行なっても、個々のトラン
ジスタのばらつきやクロック雑音の飛び込み等により、
ある程度のレベルまでしか雑音を抑圧できない。密着形
イメージセンサの性能として、A4判,16素子／mm,0.8mse
c／ラインでＳ／Ｎが20dBの開発報告があるがさらに高
速な0.5msec／ライン以下で駆動しようとするとＳ／Ｎ
は悪化し、解像度劣化にもつながる。また最近では中間
調の要求も強く、例えばＳ／Ｎとして40dB以上の高Ｓ／
Ｎが望まれているため、以上の様な雑音抑圧方式では、
充分なイメージセンサの性能が得られない。
ジスタのばらつきやクロック雑音の飛び込み等により、
ある程度のレベルまでしか雑音を抑圧できない。密着形
イメージセンサの性能として、A4判,16素子／mm,0.8mse
c／ラインでＳ／Ｎが20dBの開発報告があるがさらに高
速な0.5msec／ライン以下で駆動しようとするとＳ／Ｎ
は悪化し、解像度劣化にもつながる。また最近では中間
調の要求も強く、例えばＳ／Ｎとして40dB以上の高Ｓ／
Ｎが望まれているため、以上の様な雑音抑圧方式では、
充分なイメージセンサの性能が得られない。
ところでCCDセンサでは、第４図（ａ）に示す様に、フ
ォトダイオード42に蓄積された光信号電荷をトランスフ
ァーゲート41を同時にオンして、CCDシフトレジスタ40
内に転送し、このCCDシフトレジスタ40の走査により、
出力アンプ43を通して時系列で光信号出力SPが得られ
る。この時、第４図（ｂ）のタイミングチャートに示し
た様に出力に現われる固定パターン雑音としてトランス
ファーゲートパルスのフィードスルー雑音Nfがあるが、
これは１ラインの信号読み出し期間外であり後の信号処
理により取り除くことは簡単である。以上の様にCCDセ
ンサではMOS型ICイメージセンサで発生する様な固定パ
ターン雑音の問題は無い。また現在のCCDセンサでは、
転送用クロックとして10MHz程度あるいはそれ以上の駆
動が可能であり、従ってMOS型駆動集積回路を密着形イ
メージセンサに適用した様に、CCDセンサのフォトダイ
オード42を除いたCCD駆動集積回路を用いて例えばA4判,
16素子／mm,3456素子の密着形イメージセンサをすると
した場合、0.4msec／ライン，交互リード引き出しで読
み取ると0.2msec／ライン程度あるいはそれ以上の高速
性が期待できる。さらに、その出力方式として、フロー
ティングゲートアンプにより高感度化がはかられるた
め、MOS型ICイメージセンサとし較して高Ｓ／Ｎであ
る。しかしこの場合CCD駆動集積回路は当然複数個必要
となる。従って、この密着形イメージセンサを走査し、
光信号出力を得ようとすると、複数個の集積回路の切り
換えのところで前述したトランスファーゲートパルスの
フィードスルー雑音が、１ラインの読み出し期間中に光
信号内に混入する。
ォトダイオード42に蓄積された光信号電荷をトランスフ
ァーゲート41を同時にオンして、CCDシフトレジスタ40
内に転送し、このCCDシフトレジスタ40の走査により、
出力アンプ43を通して時系列で光信号出力SPが得られ
る。この時、第４図（ｂ）のタイミングチャートに示し
た様に出力に現われる固定パターン雑音としてトランス
ファーゲートパルスのフィードスルー雑音Nfがあるが、
これは１ラインの信号読み出し期間外であり後の信号処
理により取り除くことは簡単である。以上の様にCCDセ
ンサではMOS型ICイメージセンサで発生する様な固定パ
ターン雑音の問題は無い。また現在のCCDセンサでは、
転送用クロックとして10MHz程度あるいはそれ以上の駆
動が可能であり、従ってMOS型駆動集積回路を密着形イ
メージセンサに適用した様に、CCDセンサのフォトダイ
オード42を除いたCCD駆動集積回路を用いて例えばA4判,
16素子／mm,3456素子の密着形イメージセンサをすると
した場合、0.4msec／ライン，交互リード引き出しで読
み取ると0.2msec／ライン程度あるいはそれ以上の高速
性が期待できる。さらに、その出力方式として、フロー
ティングゲートアンプにより高感度化がはかられるた
め、MOS型ICイメージセンサとし較して高Ｓ／Ｎであ
る。しかしこの場合CCD駆動集積回路は当然複数個必要
となる。従って、この密着形イメージセンサを走査し、
光信号出力を得ようとすると、複数個の集積回路の切り
換えのところで前述したトランスファーゲートパルスの
フィードスルー雑音が、１ラインの読み出し期間中に光
信号内に混入する。
また、各CCD駆動集積回路の出力方式として前記に述べ
た様にフローティングゲートアンプを採用するとして
も、その複数個のゲートアンプの出力をそのまま接続す
ると短絡状態が発生する。従って、密着形イメージセン
サの出力端子の数はCCD駆動集積回路の数だけ必要とな
るが、例えば１個のCCD駆動集積回路の段数を256段とし
ても、A4判,8素子／mmおよび16素子／mm密着形イメージ
センサではそれぞれ７本および14本の出力端子が必要と
なり、従来のMOS型ICイメージセンサの駆動回路と比較
すると配線が複雑になり外部との接続の信頼性が失なわ
れる欠点がある。
た様にフローティングゲートアンプを採用するとして
も、その複数個のゲートアンプの出力をそのまま接続す
ると短絡状態が発生する。従って、密着形イメージセン
サの出力端子の数はCCD駆動集積回路の数だけ必要とな
るが、例えば１個のCCD駆動集積回路の段数を256段とし
ても、A4判,8素子／mmおよび16素子／mm密着形イメージ
センサではそれぞれ７本および14本の出力端子が必要と
なり、従来のMOS型ICイメージセンサの駆動回路と比較
すると配線が複雑になり外部との接続の信頼性が失なわ
れる欠点がある。
さらに、CCDセンサにおいて、光信号が小さい時つまり
フォトダイオード42両端の電位が0.3V以下に小さくなる
とトランスファーゲート41がオンしても電荷転送がすみ
やかに行なわれない残像現象がある。この電位は、光電
荷量と素子容量とで決まり、密着形イメージセンサの素
子容量は、配線容量等を含めて1PF以下にすることは難
しい。16素子／mmのセンサ素子を仮定すると現状で得ら
れるセンサ面照度100lXの黄緑のLED（570nmピーク波
長）では、光電荷量は、わずか0.2PG程度であり従っ
て、素子両端の電位は200mVの変化しか得られない。従
ってCCD駆動集積回路のセンサ素子としてａ−Siセンサ
素子を用いると、そのまま単に接続しただけでは上記残
像現象が発生する。
フォトダイオード42両端の電位が0.3V以下に小さくなる
とトランスファーゲート41がオンしても電荷転送がすみ
やかに行なわれない残像現象がある。この電位は、光電
荷量と素子容量とで決まり、密着形イメージセンサの素
子容量は、配線容量等を含めて1PF以下にすることは難
しい。16素子／mmのセンサ素子を仮定すると現状で得ら
れるセンサ面照度100lXの黄緑のLED（570nmピーク波
長）では、光電荷量は、わずか0.2PG程度であり従っ
て、素子両端の電位は200mVの変化しか得られない。従
ってCCD駆動集積回路のセンサ素子としてａ−Siセンサ
素子を用いると、そのまま単に接続しただけでは上記残
像現象が発生する。
（本発明の目的） 本発明の目的は、上述の欠点を取り除き、高速でなおか
つ低雑音な密着形イメージセンサを提供することにあ
る。
つ低雑音な密着形イメージセンサを提供することにあ
る。
（本発明の構成） 本発明によれば、複数個からなる光電変換素子列と、前
記光電変換素子列の各素子に１対１に対応し前記光電変
換素子列に接続され前記光電変換素子列１ライン読み取
り周期毎に前記読み取り周期より短いパルス幅で順次高
圧低圧の２段のステップ状フォトゲートパルス電圧が印
加されるＮ段のフォトゲート、前記フォトゲートに１対
１に接続され前記フォトゲートに印加される２段のステ
ップ状パルス電圧高圧時低圧時に同期してそれぞれのパ
ルス幅以下のトランスファーゲートパルスが印加される
Ｎ段のトランスファーゲート、前記トランスファーゲー
トに接続され前記読み取り周期毎に発明するフォトゲー
トパルスまたはトランスファーゲートパルス間の前記光
電変換素子数／Ｎの期間内でパルス周期が前記期間のＮ
倍周の互いに逆相関係にある２つの転送クロックパルス
によって信号電荷を時系列で出力するＮ段のCCDシフト
レジスタ、前記CCDシフトレジスタの出力を増幅する出
力アンプ、前記出力アンプの後段に設け前記トランスフ
ァーゲートパルス間の前記光電変換素子数／Ｎの期間の
パルス幅を持つスイッチングパルスによって前記出力ア
ンプから信号を出力するスイッチング回路、前記Ｎ段の
CCDシフトレジスタの初段に設け一定電圧の逆バイアス
がかけられたフォトダイオードと前記転送クロックパル
スと同形状でタイミングが１転送クロック周期遅延した
バイアス入力パルスによってこのフォトダイオードで発
生したバイアス電荷をCCDに入力する入力スイッチング
回路とから少なくとも構成された入力機構を半導体基板
上に少なくとも備えてなる前記光電変換素子数／Ｎ個の
駆動集積回路と、前記駆動集積回路のスイッチング回路
からの出力を共通に接続した出力線とを絶縁性基板上に
少なくとも備えた事を特徴とする密着形イメージセンサ
が得られる。
記光電変換素子列の各素子に１対１に対応し前記光電変
換素子列に接続され前記光電変換素子列１ライン読み取
り周期毎に前記読み取り周期より短いパルス幅で順次高
圧低圧の２段のステップ状フォトゲートパルス電圧が印
加されるＮ段のフォトゲート、前記フォトゲートに１対
１に接続され前記フォトゲートに印加される２段のステ
ップ状パルス電圧高圧時低圧時に同期してそれぞれのパ
ルス幅以下のトランスファーゲートパルスが印加される
Ｎ段のトランスファーゲート、前記トランスファーゲー
トに接続され前記読み取り周期毎に発明するフォトゲー
トパルスまたはトランスファーゲートパルス間の前記光
電変換素子数／Ｎの期間内でパルス周期が前記期間のＮ
倍周の互いに逆相関係にある２つの転送クロックパルス
によって信号電荷を時系列で出力するＮ段のCCDシフト
レジスタ、前記CCDシフトレジスタの出力を増幅する出
力アンプ、前記出力アンプの後段に設け前記トランスフ
ァーゲートパルス間の前記光電変換素子数／Ｎの期間の
パルス幅を持つスイッチングパルスによって前記出力ア
ンプから信号を出力するスイッチング回路、前記Ｎ段の
CCDシフトレジスタの初段に設け一定電圧の逆バイアス
がかけられたフォトダイオードと前記転送クロックパル
スと同形状でタイミングが１転送クロック周期遅延した
バイアス入力パルスによってこのフォトダイオードで発
生したバイアス電荷をCCDに入力する入力スイッチング
回路とから少なくとも構成された入力機構を半導体基板
上に少なくとも備えてなる前記光電変換素子数／Ｎ個の
駆動集積回路と、前記駆動集積回路のスイッチング回路
からの出力を共通に接続した出力線とを絶縁性基板上に
少なくとも備えた事を特徴とする密着形イメージセンサ
が得られる。
（実施例） 以下、本発明について、その一実施例をもとに詳細に説
明する。
明する。
第５図は、本発明の一実施例による密着形イメージセン
サの構成を示すブロック図であり、第６図および第７図
は、第５図に示した本発明の一実施例による密着形イメ
ージセンサを駆動するためのタイミングチャートを示す
図である。
サの構成を示すブロック図であり、第６図および第７図
は、第５図に示した本発明の一実施例による密着形イメ
ージセンサを駆動するためのタイミングチャートを示す
図である。
第１から第ＭまでのＭケのCCDシフトレジスタ51の各１
又は、Ｎ段の転送段よりなっている。そのＮ段の転送段
は縦続接続され例えば転送効率の高い埋込みチャネルCC
Dシフトレジスタ（以下単にCCDシフトレジスタと呼
ぶ。）で構成され、転送用クロックパルスφＩ〜φＭお
よびこれと逆位相の転送用クロックパルス の一周期毎に、蓄積されていた光信号を次段へと順次転
送し、時系列の出力を得る二相CCDシフトレジスタであ
る。
又は、Ｎ段の転送段よりなっている。そのＮ段の転送段
は縦続接続され例えば転送効率の高い埋込みチャネルCC
Dシフトレジスタ（以下単にCCDシフトレジスタと呼
ぶ。）で構成され、転送用クロックパルスφＩ〜φＭお
よびこれと逆位相の転送用クロックパルス の一周期毎に、蓄積されていた光信号を次段へと順次転
送し、時系列の出力を得る二相CCDシフトレジスタであ
る。
Ｎ段のCCDシフトレジスタ51の各段にＮ段のトランスフ
ァーゲート52とＮ段のフォトゲート53のペアーが、１対
１に対応して縦続接続され、その入力側には、ガラス基
板等よりなる絶縁性基板上に形成されたAu等の金属個別
電極とITO（Indium Tin Oxide）等からなる透明電極
ではさまれたアモルファスシリコン薄膜とから成る光電
変換素子54が、ボンディングパッド55を介して１対１に
対応してワイヤボンディングされている。
ァーゲート52とＮ段のフォトゲート53のペアーが、１対
１に対応して縦続接続され、その入力側には、ガラス基
板等よりなる絶縁性基板上に形成されたAu等の金属個別
電極とITO（Indium Tin Oxide）等からなる透明電極
ではさまれたアモルファスシリコン薄膜とから成る光電
変換素子54が、ボンディングパッド55を介して１対１に
対応してワイヤボンディングされている。
CCDシフトレジスタ51から出力される時系列の光信号電
荷は、フローティングゲートアンプ56により、電圧出力
としてそのままの時系列で出力され、スイッチ57を通し
て、出力線58に出力される。
荷は、フローティングゲートアンプ56により、電圧出力
としてそのままの時系列で出力され、スイッチ57を通し
て、出力線58に出力される。
さらに本実施例では、光電荷量が少ないため、不完全転
送による残像を解消するためアモルファスシリコン薄膜
より成る光電変換素子54に、バイアス電荷を与えるため
にCCDシフトレジスタ51の初段に電荷注入フォトダイオ
ード59とトランスファーゲート60を設けている。
送による残像を解消するためアモルファスシリコン薄膜
より成る光電変換素子54に、バイアス電荷を与えるため
にCCDシフトレジスタ51の初段に電荷注入フォトダイオ
ード59とトランスファーゲート60を設けている。
１チップのCCD駆動集積回路（以下単に駆動ICと呼ぶ）5
0は、Ｎ段のCCDシフトレジスタ51,N個のトランスファー
ゲート52とフォトゲート53,フローティングゲートアン
プ56,スイッチ57および電荷注入フォトダイオード59と
トランスファーゲート60から構成されている。このＮ段
を例えば256とするとA4判,16素子／mm,3456素子の密着
形イメージセンサでは、14チップ（Ｍが14）の駆動IC50
が、絶縁性基板上に、光電変換素子54と共に実装され
る。
0は、Ｎ段のCCDシフトレジスタ51,N個のトランスファー
ゲート52とフォトゲート53,フローティングゲートアン
プ56,スイッチ57および電荷注入フォトダイオード59と
トランスファーゲート60から構成されている。このＮ段
を例えば256とするとA4判,16素子／mm,3456素子の密着
形イメージセンサでは、14チップ（Ｍが14）の駆動IC50
が、絶縁性基板上に、光電変換素子54と共に実装され
る。
Ｍチップ内全てのＭ×Ｎ個のトランスファーゲート52
は、共通に接続され、ゲートパルスΦTGによって全て同
時に続けて２度オンする。一度目は、CCDシフトレジス
タ51内に蓄えられたバイアス電荷を各々対応する光電変
換素子54へ注入する。そのため、それぞれのゲート下の
ポテンシャル分布は、光電変換素子54側が一番低く、順
にトランスファーゲート52F,CCDシフトレジスタ51Fと傾
斜する様に電位が与えられている。２度目は、この逆で
あり、光電変換素子54側からCCDシフトレジスタ51内へ
光信号電荷とバイアス電荷が転送される。従って、ポテ
ンシャル分布は、先と逆となり、CCDシフトレジスタ51F
が一番低くなる様に電位が与えられる。この様にして、
CCDシフトレジスタ51内に蓄えられた光信号電荷とバイ
アス電荷を、光電変換素子54の配列に応じて時系列で読
み出すため、まず第１のCCDシフトレジスタ51にのみ転
送用クロックパルスΦ１および▲▼が印加される。
Ｎ段分の光信号電荷とバイアス電荷を時系列で出力させ
るには、このΦ１および▲▼の１周期で１段の転送
が行なわれる場合、クロックパルスΦ１および▲▼
をＮ周期繰り返えせばよい。
は、共通に接続され、ゲートパルスΦTGによって全て同
時に続けて２度オンする。一度目は、CCDシフトレジス
タ51内に蓄えられたバイアス電荷を各々対応する光電変
換素子54へ注入する。そのため、それぞれのゲート下の
ポテンシャル分布は、光電変換素子54側が一番低く、順
にトランスファーゲート52F,CCDシフトレジスタ51Fと傾
斜する様に電位が与えられている。２度目は、この逆で
あり、光電変換素子54側からCCDシフトレジスタ51内へ
光信号電荷とバイアス電荷が転送される。従って、ポテ
ンシャル分布は、先と逆となり、CCDシフトレジスタ51F
が一番低くなる様に電位が与えられる。この様にして、
CCDシフトレジスタ51内に蓄えられた光信号電荷とバイ
アス電荷を、光電変換素子54の配列に応じて時系列で読
み出すため、まず第１のCCDシフトレジスタ51にのみ転
送用クロックパルスΦ１および▲▼が印加される。
Ｎ段分の光信号電荷とバイアス電荷を時系列で出力させ
るには、このΦ１および▲▼の１周期で１段の転送
が行なわれる場合、クロックパルスΦ１および▲▼
をＮ周期繰り返えせばよい。
この時、副走査方向の次のラインへのバイアス電荷を、
その転送用クロックパルスΦ１および▲▼を利用し
て読み出しと同時に第１のCCDシフトレジスタ51内に蓄
える。注入は、第１のCCDシフトレジスタ51のＮ段の初
段から、フォトダイオード59により、トランスファーゲ
ートΦIG1を印加することによって行なう。この時、初
段への注入は、先に蓄えられた読み出そうとする光信号
電荷とバイアス電荷と混合しない様に、転送用クロック
パルスΦ１および▲▼に対して１周期分だけ遅らせ
ている。この様にして、読み出しが終ると同時にCCDシ
フトレジスタ51内には、次のラインへのバイアス電荷を
注入するための準備がなされている。
その転送用クロックパルスΦ１および▲▼を利用し
て読み出しと同時に第１のCCDシフトレジスタ51内に蓄
える。注入は、第１のCCDシフトレジスタ51のＮ段の初
段から、フォトダイオード59により、トランスファーゲ
ートΦIG1を印加することによって行なう。この時、初
段への注入は、先に蓄えられた読み出そうとする光信号
電荷とバイアス電荷と混合しない様に、転送用クロック
パルスΦ１および▲▼に対して１周期分だけ遅らせ
ている。この様にして、読み出しが終ると同時にCCDシ
フトレジスタ51内には、次のラインへのバイアス電荷を
注入するための準備がなされている。
この間、例えばCMOS構成の第１のCCDシフトレジスタ51
と同チップ上の第１のスイッチ57のみが出力切換えパル
スΦ1s,Φ▲▼によりオンしている。この間は、他
の第２から第Ｍのチップの転送用クロックパルスΦ２〜
ΦＭと▲▼〜▲▼および第２から第Ｍのスイッ
チ57はオフの状態にあり、その各々のCCDシフトレジス
タ51内の光信号電荷とバイアス電荷は転送されず、蓄積
されたままである。
と同チップ上の第１のスイッチ57のみが出力切換えパル
スΦ1s,Φ▲▼によりオンしている。この間は、他
の第２から第Ｍのチップの転送用クロックパルスΦ２〜
ΦＭと▲▼〜▲▼および第２から第Ｍのスイッ
チ57はオフの状態にあり、その各々のCCDシフトレジス
タ51内の光信号電荷とバイアス電荷は転送されず、蓄積
されたままである。
第１のCCDシフトレジスタ51の出力が読み出された後
に、第２のCCDシフトレジスタに転送用クロックパルス
Φ２および▲▼が印加され、また、第２のチップ上
第２のスイッチ57がオン状態となる。その結果、第１の
CCDシフトレジスタ51の出力に引き続き、時系列的に第
２のCCDシフトレジスタ51の出力が読み出される。また
第１の場合と同様に、バイアス電荷が、トランスファー
ゲートパルスΦIG2と、転送用クロックパルスΦ2,▲
▼により、読み出し終了後と同時に第２のCCDシフト
レジスタ51内にセットされる。
に、第２のCCDシフトレジスタに転送用クロックパルス
Φ２および▲▼が印加され、また、第２のチップ上
第２のスイッチ57がオン状態となる。その結果、第１の
CCDシフトレジスタ51の出力に引き続き、時系列的に第
２のCCDシフトレジスタ51の出力が読み出される。また
第１の場合と同様に、バイアス電荷が、トランスファー
ゲートパルスΦIG2と、転送用クロックパルスΦ2,▲
▼により、読み出し終了後と同時に第２のCCDシフト
レジスタ51内にセットされる。
以下、第3,第４……第Ｍの駆動IC50において同様の動作
を行なう。従って、この密着形イメージセンサの出力
として光信号電荷とバイアス電荷が、光電変換素子54の
配列に応じて順次時系列でとり出される。このバイアス
電荷は、DCオフセットとみなせるため、後の回路で取り
除く事は簡単であり、従って純粋な光信号のみが得られ
る。
を行なう。従って、この密着形イメージセンサの出力
として光信号電荷とバイアス電荷が、光電変換素子54の
配列に応じて順次時系列でとり出される。このバイアス
電荷は、DCオフセットとみなせるため、後の回路で取り
除く事は簡単であり、従って純粋な光信号のみが得られ
る。
スイッチ57へのパルスΦ1s〜ΦMSあるいはΦ▲▼〜
Φ▲▼によるフィードスルー雑音は発生するが、そ
のレベルは1mV程度であり、フローティングゲートアン
プ56の出力が、例えば1V程度と大きいので問題とならな
い。このスイッチ57は特にCMOS構成でなくともよくＰチ
ャネルあるいはＮチャネルMOSスイッチでも、かまわな
いがCMOSスイッチは、１対の正負のパルスによる雑音の
キャンセルが出来、先の1mV以上の低雑音化が計られ
る。
Φ▲▼によるフィードスルー雑音は発生するが、そ
のレベルは1mV程度であり、フローティングゲートアン
プ56の出力が、例えば1V程度と大きいので問題とならな
い。このスイッチ57は特にCMOS構成でなくともよくＰチ
ャネルあるいはＮチャネルMOSスイッチでも、かまわな
いがCMOSスイッチは、１対の正負のパルスによる雑音の
キャンセルが出来、先の1mV以上の低雑音化が計られ
る。
トランスファーゲート52,フォトゲート53は、１ライン
走査に１度しかオンされないため、そのフィードスルー
雑音は、読み取り時間外に発生し、信号出力としては、
従来のCCDセンサと同じ形態で得られる。
走査に１度しかオンされないため、そのフィードスルー
雑音は、読み取り時間外に発生し、信号出力としては、
従来のCCDセンサと同じ形態で得られる。
例えばA4判,16素子／mm密着形イメージセンサで0.5msec
／ラインでＳ／N-40dB以上が可能であり、中間調にも充
分対応できる。
／ラインでＳ／N-40dB以上が可能であり、中間調にも充
分対応できる。
また、光信号電荷だけでは、先に述べた様に0.2V程度の
電位変化のため、残像が問題になるが、本実施例ではバ
イアス電荷を注入しているため、その問題もない。この
バイアス電荷は、0.3PC程度で充分であり、光信号電荷
量0.2PCと合わせても、0.5PCと現状のCCDでよく使用さ
れる15×30μm2というシフトレジスタでもオーバーフロ
ーをおこさないで充分に転送される。
電位変化のため、残像が問題になるが、本実施例ではバ
イアス電荷を注入しているため、その問題もない。この
バイアス電荷は、0.3PC程度で充分であり、光信号電荷
量0.2PCと合わせても、0.5PCと現状のCCDでよく使用さ
れる15×30μm2というシフトレジスタでもオーバーフロ
ーをおこさないで充分に転送される。
１チップ内のスイッチ57がオンの時、他のチップ内のス
イッチ57は全てオフであり、短絡状態にならないため出
力線58に全てのスイッチが接続でき、密着形イメージセ
ンサの出力としては、唯一本で済むため、外部との接続
の際の信頼性が向上する。
イッチ57は全てオフであり、短絡状態にならないため出
力線58に全てのスイッチが接続でき、密着形イメージセ
ンサの出力としては、唯一本で済むため、外部との接続
の際の信頼性が向上する。
尚本実施例を示す第５図では、当然集積回路を駆動する
ために必要な電源あるいはアース等に関する回路は省い
てある。
ために必要な電源あるいはアース等に関する回路は省い
てある。
（本発明の効果） 以上詳述した様に本発明によればCCDシフトレジスタを
複数個駆動回路として用い、しかも各駆動集積回路毎に
トランスファーゲートパルスのフィードスルー雑音が混
入しないCCD駆動方式の採用により、高速で低雑音を達
成できる。
複数個駆動回路として用い、しかも各駆動集積回路毎に
トランスファーゲートパルスのフィードスルー雑音が混
入しないCCD駆動方式の採用により、高速で低雑音を達
成できる。
しかも、この時にCCDセンサに比較してアモルファスシ
リコン光電変換素子の大きい容量のため、最大光電荷量
時でも生じる残像現象を、バイアス電荷を注入する構成
をとることで解決し、またそのバイアス電荷の注入方法
も、読み出し転送クロックパルスと共用できる方式であ
り、高Ｓ／Ｎが得られる密着形イメージセンサが実現さ
れる。
リコン光電変換素子の大きい容量のため、最大光電荷量
時でも生じる残像現象を、バイアス電荷を注入する構成
をとることで解決し、またそのバイアス電荷の注入方法
も、読み出し転送クロックパルスと共用できる方式であ
り、高Ｓ／Ｎが得られる密着形イメージセンサが実現さ
れる。
第１図，第２図，第３図，第４図（ａ）は、第1,第2,第
3,第４の従来例を示す回路図、第４図（ｂ）は、第４図
（ａ）の動作を示すタイミング図、第５図は本発明の実
施例を示す回路図、第６図，第７図は第５図の動作を示
すタイミング図である。 図において１は、走査パルス発生器、２はFETスイッチ
素子、３はゲートとドレイン間の重なり容量、４は光電
変換素子、５は電源、６は出力端子、７はクロックパル
ス入力端子、８は、クロック線と出力線間の結合容量、
21,31は雑音出力線、22,32は信号出力線、33はダミーキ
ャパシタ、40はCCDシフトレジスタ、41はトランスファ
ーゲート、42は光電変換素子、43はフローティングゲー
トアンプ、50は半導体基板、51はCCDシフトレジスタ、5
2はトランスファーゲート、53はフォトゲート、54は光
電変換素子、55はボンディングパッド、56はフローティ
ングゲートアンプ、57は出力切換えスイッチ素子、58は
信号出力線、59は電荷注入フォトダイオード、60はトラ
ンスファーゲートである。
3,第４の従来例を示す回路図、第４図（ｂ）は、第４図
（ａ）の動作を示すタイミング図、第５図は本発明の実
施例を示す回路図、第６図，第７図は第５図の動作を示
すタイミング図である。 図において１は、走査パルス発生器、２はFETスイッチ
素子、３はゲートとドレイン間の重なり容量、４は光電
変換素子、５は電源、６は出力端子、７はクロックパル
ス入力端子、８は、クロック線と出力線間の結合容量、
21,31は雑音出力線、22,32は信号出力線、33はダミーキ
ャパシタ、40はCCDシフトレジスタ、41はトランスファ
ーゲート、42は光電変換素子、43はフローティングゲー
トアンプ、50は半導体基板、51はCCDシフトレジスタ、5
2はトランスファーゲート、53はフォトゲート、54は光
電変換素子、55はボンディングパッド、56はフローティ
ングゲートアンプ、57は出力切換えスイッチ素子、58は
信号出力線、59は電荷注入フォトダイオード、60はトラ
ンスファーゲートである。
Claims (1)
- 【請求項１】複数個からなる光電変換素子列と、前記光
電変換素子列の各素子に１対１に対応し前記光電変換素
子列に接続され前記光電変換素子列１ライン読み取り周
期毎に前記読み取り周期より短いパルス幅で順次高圧低
圧の２段のステップ状フォトゲートパルス電圧が印加さ
れるＮ段のフォトゲート、前記フォトゲートに１対１に
接続され前記フォトゲートに印加される２段のステップ
状パルス電圧高圧時低圧時に同期してそれぞれのパルス
幅以下のトランスファーゲートパルスが印加されるＮ段
のトランスファーゲート、前記トランスファーゲートに
接続され前記読み取り周期毎に発生するフォトゲートパ
ルスまたはトランスファーゲートパルス間の前記光電変
換素子数／Ｎの期間内でパルス周期が前記期間のＮ倍周
の互いに逆相関係にある２つの転送クロックパルスによ
って信号電荷を時系列で出力するＮ段のCCDシフトレジ
スタ、前記CCDシフトレジスタの出力を増幅する出力ア
ンプ、前記出力アンプの後段に設け前記トランスファー
ゲートパルス間の前記光電変換素子数／Ｎの期間のパル
ス幅を持つスイッチングパルスによって前記出力アンプ
から信号を出力するスイッチング回路、前記Ｎ段のCCD
シフトレジスタの初段に設け一定電圧の逆バイアスがか
けられたフォトダイオードと前記転送クロックパルスと
同形状でタイミングが１転送クロック周期遅延したバイ
アス入力パルスによってこのフォトダイオードで発生し
たバイアス電荷をCCDに入力する入力スイッチング回路
とから少なくとも構成された入力機構を半導体基板上に
少なくとも備えてなる前記光電変換素子数／Ｎ個の駆動
集積回路と、前記駆動集積回路のスイッチング回路から
の出力を共通に接続した出力線とを絶縁性基板上に少な
くとも備えた事を特徴とする密着形イメージセンサ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164445A JPH0666851B2 (ja) | 1984-08-06 | 1984-08-06 | 密着形イメージセンサ |
| US06/753,232 US4672453A (en) | 1984-07-10 | 1985-07-09 | Contact type image sensor and driving method therefor |
| EP85108514A EP0168030B1 (en) | 1984-07-10 | 1985-07-09 | Contact type image sensor and driving method therefor |
| DE8585108514T DE3579854D1 (de) | 1984-07-10 | 1985-07-09 | Bildsensor vom kontakttyp und verfahren zu seinem betrieb. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164445A JPH0666851B2 (ja) | 1984-08-06 | 1984-08-06 | 密着形イメージセンサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6143065A JPS6143065A (ja) | 1986-03-01 |
| JPH0666851B2 true JPH0666851B2 (ja) | 1994-08-24 |
Family
ID=15793303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59164445A Expired - Lifetime JPH0666851B2 (ja) | 1984-07-10 | 1984-08-06 | 密着形イメージセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666851B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4120890B2 (ja) | 2005-06-30 | 2008-07-16 | ブラザー工業株式会社 | 画像読取装置 |
-
1984
- 1984-08-06 JP JP59164445A patent/JPH0666851B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6143065A (ja) | 1986-03-01 |
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