JPH0666731B2 - 光パルス列発生回路 - Google Patents
光パルス列発生回路Info
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- JPH0666731B2 JPH0666731B2 JP60236490A JP23649085A JPH0666731B2 JP H0666731 B2 JPH0666731 B2 JP H0666731B2 JP 60236490 A JP60236490 A JP 60236490A JP 23649085 A JP23649085 A JP 23649085A JP H0666731 B2 JPH0666731 B2 JP H0666731B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電気的な制御信号を用いて電気−光変換素子
を制御することにより光パルス列を発生する光パルス列
発生回路に関するものであり、特に電気信号では得られ
ないような高速の光パルス列を発生する光パルス発生回
路に関する。
を制御することにより光パルス列を発生する光パルス列
発生回路に関するものであり、特に電気信号では得られ
ないような高速の光パルス列を発生する光パルス発生回
路に関する。
なお、かかる光パルス列発生回路は光通信技術，オプト
エレクトロニクス技術など、多方面の技術分野において
必要とされ、また利用可能なものである。
エレクトロニクス技術など、多方面の技術分野において
必要とされ、また利用可能なものである。
光通信技術の分野あるいは光コンピュータ等の分野にお
いて、光信号源あるいは制御用光信号源として、通信情
報を乗せた高速光パルス列を発生させる必要がある。
いて、光信号源あるいは制御用光信号源として、通信情
報を乗せた高速光パルス列を発生させる必要がある。
第３図は従来の光パルス列発生回路の動作原理を示す説
明図である。同図において、16は電気−光変換素子、17
は電気的な制御信号（以下、電気制御信号という）の入
力端子、18は光出力端子、である。
明図である。同図において、16は電気−光変換素子、17
は電気的な制御信号（以下、電気制御信号という）の入
力端子、18は光出力端子、である。
同図に見られるように、光パルス列を発生させるために
は、従来は前記制御信号により電気−光変換素子16を制
御して光パルス列を発生させるのが一般的であった。こ
の際、高速のパルス列とするためには電気制御信号も光
パルス列と同じだけ高速である必要がある。
は、従来は前記制御信号により電気−光変換素子16を制
御して光パルス列を発生させるのが一般的であった。こ
の際、高速のパルス列とするためには電気制御信号も光
パルス列と同じだけ高速である必要がある。
即ち、第３図に示す例のように、電気−光変換素子16の
電気制御信号入力端子17より電気信号を入力し、光出力
端子より光パルス列“1101"をパルス間隔Ｔ秒として発
生する場合、電気制御信号もＴ秒のパルス間隔で“110
1"と変化させる必要があった。
電気制御信号入力端子17より電気信号を入力し、光出力
端子より光パルス列“1101"をパルス間隔Ｔ秒として発
生する場合、電気制御信号もＴ秒のパルス間隔で“110
1"と変化させる必要があった。
従って、高速の光パルス列を発生させる場合には、それ
に伴って高速の電気制御信号が必要になり、電気信号で
は制御不可能な高速となった場合には、光パルス列の発
生が原理的に不可能になるという問題点があった。
に伴って高速の電気制御信号が必要になり、電気信号で
は制御不可能な高速となった場合には、光パルス列の発
生が原理的に不可能になるという問題点があった。
そこで本発明においては、電気信号では制御不可能な高
速となった場合でも、かかる高速な光パルスの発生を電
気信号を用いて可能にすること、を解決すべき問題点と
している。従って本発明は上述のことを可能にする光パ
ルス列発生回路を提供することを目的とする。
速となった場合でも、かかる高速な光パルスの発生を電
気信号を用いて可能にすること、を解決すべき問題点と
している。従って本発明は上述のことを可能にする光パ
ルス列発生回路を提供することを目的とする。
本発明は、クロック周期Ｔ秒の電気制御回路によりパル
ス間隔Ｔ／Ｎ秒（Ｎは自然数）の光パルス列を得ること
を可能にしたものである。そのために、本発明ではクロ
ック周期Ｔ秒の低速電気制御回路Ｎ個を並列に並べ、各
々の電気制御回路がそれぞれ一つの電気−光変換素子を
制御する。
ス間隔Ｔ／Ｎ秒（Ｎは自然数）の光パルス列を得ること
を可能にしたものである。そのために、本発明ではクロ
ック周期Ｔ秒の低速電気制御回路Ｎ個を並列に並べ、各
々の電気制御回路がそれぞれ一つの電気−光変換素子を
制御する。
その際、並列化した電気回路の制御位相を各制御回路の
クロック周期Ｔ秒に対して、Ｔ／Ｎ秒ずつずれたＮ相ク
ロックで行うと共に、電気制御信号を入力として発光す
る電気−光変換素子の動作条件を調整し、電気制御信号
の１ビットの周期Ｔ秒に対して、Ｔ／Ｎ秒のパルス幅の
光短パルスを発生させる。Ｎ個に並列化した制御回路よ
り発生する光短パルスは位相がそれぞれＴ／Ｎ秒ずつず
れているために、これらパルスを光結合器で結合するこ
とにより、目的とするＴ／Ｎ秒間隔の高速光パルス列が
得られる。
クロック周期Ｔ秒に対して、Ｔ／Ｎ秒ずつずれたＮ相ク
ロックで行うと共に、電気制御信号を入力として発光す
る電気−光変換素子の動作条件を調整し、電気制御信号
の１ビットの周期Ｔ秒に対して、Ｔ／Ｎ秒のパルス幅の
光短パルスを発生させる。Ｎ個に並列化した制御回路よ
り発生する光短パルスは位相がそれぞれＴ／Ｎ秒ずつず
れているために、これらパルスを光結合器で結合するこ
とにより、目的とするＴ／Ｎ秒間隔の高速光パルス列が
得られる。
かかる光短パルスの発生回路そのものは従来から知られ
ている。第４図は半導体レーザーダイオードによる従来
公知の光短パルス発生回路の動作原理の説明図である。
ている。第４図は半導体レーザーダイオードによる従来
公知の光短パルス発生回路の動作原理の説明図である。
同図に見られるように、低速電気制御信号による光短パ
ルスの発生は、半導体レーザーダイオード19において、
バイアス端子25に加えるバイアス電流および電気制御信
号入力端子26に加える電気制御信号の振幅時を適当な動
作条件に設定することにより可能となる。
ルスの発生は、半導体レーザーダイオード19において、
バイアス端子25に加えるバイアス電流および電気制御信
号入力端子26に加える電気制御信号の振幅時を適当な動
作条件に設定することにより可能となる。
第４図においては、クロック周期Ｔ秒の電気制御信号の
立ち上がりのタイミングにおいて光パルス間隔Ｔ秒，光
パルス幅Ｗ≪Ｔの光短パルスを発生する場合を示してあ
る。
立ち上がりのタイミングにおいて光パルス間隔Ｔ秒，光
パルス幅Ｗ≪Ｔの光短パルスを発生する場合を示してあ
る。
光短パルスの発生に関しては、文献“H.I to,H.Yokoyam
a,S.Murata,and H.Inaba,Generation of Picotsecond O
ptical Pulses with Highly RF Modulated AlGaAs DH L
aser",IEEE Journal of Quantum Electronics,vol.QE-1
7,No.5,pp.663-670,May 1981"などにも詳しく述べられ
ている。
a,S.Murata,and H.Inaba,Generation of Picotsecond O
ptical Pulses with Highly RF Modulated AlGaAs DH L
aser",IEEE Journal of Quantum Electronics,vol.QE-1
7,No.5,pp.663-670,May 1981"などにも詳しく述べられ
ている。
次に図を参照して本発明の実施例を説明する。
第１図は、本発明の第１の実施例を示すブロック図であ
る。本実施例は、電気制御回路の動作速度，即ちクロッ
クＴ秒に対して、パルス間隔Ｔ／４秒の光パルス列を発
生する場合の実施例であり、発生する光パルス列の情報
が“11010010"であるとした場合の例である。
る。本実施例は、電気制御回路の動作速度，即ちクロッ
クＴ秒に対して、パルス間隔Ｔ／４秒の光パルス列を発
生する場合の実施例であり、発生する光パルス列の情報
が“11010010"であるとした場合の例である。
同図において11,12,13,14はクロック入力端子、21,22,2
3,24は発生する光パルス列の情報を記憶するためのメモ
リでそれぞえ２ビットの容量で構成されている。即ち、
メモリ2i（ｉ＝1,2,3,4）は、2i1,2i2の２ビット容量で
構成されている。
3,24は発生する光パルス列の情報を記憶するためのメモ
リでそれぞえ２ビットの容量で構成されている。即ち、
メモリ2i（ｉ＝1,2,3,4）は、2i1,2i2の２ビット容量で
構成されている。
また、31,32,33,34はメモリ21〜24の読み出し制御端
子、41,42,43,44は出力端子である。51,52,53,54は電気
−光変換素子、６は光短パルスを発生する電気−光変換
素子、７は１入力４出力の光分岐器、81,82,83,84はそ
れぞれ0,T／4,T／2,3T／４秒の遅延時間を与える光遅延
線、91,92,93,94は２入力光ANDゲート、10は４入力１出
力の光合流器、15は光出力端子である。
子、41,42,43,44は出力端子である。51,52,53,54は電気
−光変換素子、６は光短パルスを発生する電気−光変換
素子、７は１入力４出力の光分岐器、81,82,83,84はそ
れぞれ0,T／4,T／2,3T／４秒の遅延時間を与える光遅延
線、91,92,93,94は２入力光ANDゲート、10は４入力１出
力の光合流器、15は光出力端子である。
また、第1A図は、第１図における各部信号のタイミング
を示すタイミングチャートであり、図中の番号は第１図
の番号に対応している。以下、第１図、第1A図を参照し
て光パルス列発生動作を説明する。
を示すタイミングチャートであり、図中の番号は第１図
の番号に対応している。以下、第１図、第1A図を参照し
て光パルス列発生動作を説明する。
クロック入力端子11,12,13,14にはそれぞれ周期Ｔ秒，
位相差がそれぞれＴ／４秒の４相クロックが入力され
る。即ち、端子11に入力されるクロックに対しえ、端子
12,13,14に入力される各クロックはそれぞれＴ／4,T／
2,3T／４秒だけ位相が遅れている。
位相差がそれぞれＴ／４秒の４相クロックが入力され
る。即ち、端子11に入力されるクロックに対しえ、端子
12,13,14に入力される各クロックはそれぞれＴ／4,T／
2,3T／４秒だけ位相が遅れている。
また、メモリ2i（ｉ＝1,2,3,4）はそれぞれメモリの読
み出し制御端子3i（ｉ＝1,2,3,4）に入力されるクロッ
クに従ってメモリ内容をビット位置2i1,2i2,2i1,2i2,…
の順番で繰り返して読み出して出力端子4i（ｉ＝1,2,3,
4）に出力する。
み出し制御端子3i（ｉ＝1,2,3,4）に入力されるクロッ
クに従ってメモリ内容をビット位置2i1,2i2,2i1,2i2,…
の順番で繰り返して読み出して出力端子4i（ｉ＝1,2,3,
4）に出力する。
ここで、読み出し制御端子に入力されるクロックがＴ／
４秒ずつ位相がずれているために、メモリ2i（ｉ＝1,2,
3,4）からの出力信号もそれぞれＴ／４秒ずつ位相がず
れている。また、本実施例の場合においては、各メモリ
の情報は、発生する光パルス列に対応して、ビット位置
211,221,241,232は“1"、それ以外のビット位置は“0"
が記憶されている。また、電気−光変換素子51,52,53,5
4においてメモリ出力端子41,42,43,44からの信号を位相
がＴ／４秒ずつずれた光信号に変換する。
４秒ずつ位相がずれているために、メモリ2i（ｉ＝1,2,
3,4）からの出力信号もそれぞれＴ／４秒ずつ位相がず
れている。また、本実施例の場合においては、各メモリ
の情報は、発生する光パルス列に対応して、ビット位置
211,221,241,232は“1"、それ以外のビット位置は“0"
が記憶されている。また、電気−光変換素子51,52,53,5
4においてメモリ出力端子41,42,43,44からの信号を位相
がＴ／４秒ずつずれた光信号に変換する。
一方、電気−光変換素子６は入力端子11と同じ位相のク
ロック入力としてパルス間隔Ｔ秒，パルス幅Ｔ／４秒の
光短パルスを発生する。光分岐器７によりこの光パルス
を４つに分岐し、遅延線81,82,83,84で、それぞれ0,T／
4,T／2,3T／４秒の遅延時間を与えることにより、位相
がＴ／４秒ずつずれた光短パルスを生成する。
ロック入力としてパルス間隔Ｔ秒，パルス幅Ｔ／４秒の
光短パルスを発生する。光分岐器７によりこの光パルス
を４つに分岐し、遅延線81,82,83,84で、それぞれ0,T／
4,T／2,3T／４秒の遅延時間を与えることにより、位相
がＴ／４秒ずつずれた光短パルスを生成する。
２入力光ANDゲート9i（ｉ＝1,2,3,4）では、それぞれ光
遅延線8i（ｉ＝1,2,3,4）と電気−光変換素子5i（ｉ＝
1,2,3,4）の光信号のANDゲート動作を行う。これによ
り、各光ANDゲートの出力信号は、メモリ21,22,23,24に
記憶された情報がパルス幅Ｔ／４秒で、位相がＴ／４秒
ずつずれた信号として得られる。さらに、光合流器10に
より各光ANDゲートを合流することにより、目的とする
パルス間隔Ｔ／４秒の光パルス列が光出力端子15より得
られる。
遅延線8i（ｉ＝1,2,3,4）と電気−光変換素子5i（ｉ＝
1,2,3,4）の光信号のANDゲート動作を行う。これによ
り、各光ANDゲートの出力信号は、メモリ21,22,23,24に
記憶された情報がパルス幅Ｔ／４秒で、位相がＴ／４秒
ずつずれた信号として得られる。さらに、光合流器10に
より各光ANDゲートを合流することにより、目的とする
パルス間隔Ｔ／４秒の光パルス列が光出力端子15より得
られる。
第２図は、本発明の第２の実施例を示すブロック図であ
る。第１図に示した実施例の場合と同様に、クロック周
期Ｔ秒の電気制御回路によりパルス間隔Ｔ／４秒の光パ
ルス列を発生する場合の実施例であり、発生するパルス
列が“11010010"であるとした場合の実施例である。
る。第１図に示した実施例の場合と同様に、クロック周
期Ｔ秒の電気制御回路によりパルス間隔Ｔ／４秒の光パ
ルス列を発生する場合の実施例であり、発生するパルス
列が“11010010"であるとした場合の実施例である。
同図において11,12,13,14はクロック入力端子、21,22,2
3,24は発生する光パルス列の情報を記憶するためのメモ
リでそれぞれ２ビットの容量で構成されている。即ち、
メモリ2i（ｉ＝1,2,3,4）はビット位置2i1,2i2で構成さ
れている。また、31,32,33,34はメモリの読み出し制御
端子、41,42,43,44は出力端子、121,122,123,124は２入
力ANDゲート、131,132,133,134は光短パルスを発生する
電気−光変換素子、10は４入力１出力の光合流器、15は
光出力端子である。
3,24は発生する光パルス列の情報を記憶するためのメモ
リでそれぞれ２ビットの容量で構成されている。即ち、
メモリ2i（ｉ＝1,2,3,4）はビット位置2i1,2i2で構成さ
れている。また、31,32,33,34はメモリの読み出し制御
端子、41,42,43,44は出力端子、121,122,123,124は２入
力ANDゲート、131,132,133,134は光短パルスを発生する
電気−光変換素子、10は４入力１出力の光合流器、15は
光出力端子である。
また、第2A図は、第２図の各部信号のタイミンクを示す
タイミングチャートであり、図中の番号は第２図の番号
に対応している。以下、第２図，第2A図を参照して光パ
ルス列発生動作を説明する。
タイミングチャートであり、図中の番号は第２図の番号
に対応している。以下、第２図，第2A図を参照して光パ
ルス列発生動作を説明する。
クロック入力端子11,12,13,14にはそれぞれ周期Ｔ秒，
位相差がそれぞれＴ／４秒の４相クロックが入力され
る。即ち、端子11に入力されるクロックに対して、端子
12,13,14に入力されるクロックはそれぞれＴ／4,T／2,3
T／４秒だけ位相が遅れている。また、メモリ2i（ｉ＝
1,2,3,4）はそれぞれメモリの読み出し制御端子3i（ｉ
＝1,2,3,4）に入力されるクロックに従ってメモリ内容
をビット位置2i1,2i2,2i1,2i2,…の順番で繰り返し読み
出して出力端子4i（ｉ＝1,2,3,4）に出力する。
位相差がそれぞれＴ／４秒の４相クロックが入力され
る。即ち、端子11に入力されるクロックに対して、端子
12,13,14に入力されるクロックはそれぞれＴ／4,T／2,3
T／４秒だけ位相が遅れている。また、メモリ2i（ｉ＝
1,2,3,4）はそれぞれメモリの読み出し制御端子3i（ｉ
＝1,2,3,4）に入力されるクロックに従ってメモリ内容
をビット位置2i1,2i2,2i1,2i2,…の順番で繰り返し読み
出して出力端子4i（ｉ＝1,2,3,4）に出力する。
ここで、読み出し制御端子に入力されているクロックが
Ｔ／４秒ずつ位相がずれているために、メモリ2i（ｉ＝
1,2,3,4）からの出力信号もそれぞれＴ／４秒ずつ位相
がずれている。また、本実施例においては、各メモリの
情報は、発生する光パルス列に対応して、ビット位置21
1,221,241,232は“1"、それ以外のビット位置は“0"を
記憶している。
Ｔ／４秒ずつ位相がずれているために、メモリ2i（ｉ＝
1,2,3,4）からの出力信号もそれぞれＴ／４秒ずつ位相
がずれている。また、本実施例においては、各メモリの
情報は、発生する光パルス列に対応して、ビット位置21
1,221,241,232は“1"、それ以外のビット位置は“0"を
記憶している。
また、２入力ANDゲート121,122,123,124においてメモリ
出力41,42,43,44からの出力信号と入力端子11,12,13,14
からのクロック信号のANDをとり、メモリより出力され
るNRZ符号の信号をRZ符号に変換し、信号“1"が連続す
るような場合、例えば、“11"などの場合でも１ビット
の境界において信号を一端ゼロに戻して光短パルスの発
生ができるようにする。
出力41,42,43,44からの出力信号と入力端子11,12,13,14
からのクロック信号のANDをとり、メモリより出力され
るNRZ符号の信号をRZ符号に変換し、信号“1"が連続す
るような場合、例えば、“11"などの場合でも１ビット
の境界において信号を一端ゼロに戻して光短パルスの発
生ができるようにする。
RZ符号に変換された信号は電気−光変換素子131,132,13
3,134においてパルス幅Ｔ／４秒の光短パルスに変換さ
れる。各電気−光変換素子131,132,133,134から出力さ
れる光短パルスはそれぞれ位相がＴ／４秒ずつずれてい
るために、光合流器10で合流することにより、目的とす
るパルス間隔Ｔ／４秒の光パルス列が光出力端子15より
得られる。
3,134においてパルス幅Ｔ／４秒の光短パルスに変換さ
れる。各電気−光変換素子131,132,133,134から出力さ
れる光短パルスはそれぞれ位相がＴ／４秒ずつずれてい
るために、光合流器10で合流することにより、目的とす
るパルス間隔Ｔ／４秒の光パルス列が光出力端子15より
得られる。
本発明によれば、すでに述べたように、クロック周期Ｔ
秒の低速電気制御回路により、繰り返し周期Ｔ／Ｎ秒
（Ｎは２以上の自然数）の光パルス列を発生させること
ができるため、電気制御回路で直接制御することが不可
能な高速の光パルス列を発生させることが可能となる。
秒の低速電気制御回路により、繰り返し周期Ｔ／Ｎ秒
（Ｎは２以上の自然数）の光パルス列を発生させること
ができるため、電気制御回路で直接制御することが不可
能な高速の光パルス列を発生させることが可能となる。
第１図は本発明の第１の実施例を示すブロック図、第1A
図はその動作波形のタイミングチャート、第２図は本発
明の第２の実施例を示すブロック図、第2A図はその動作
波形のタイミングチャート、第３図は従来の光パルス列
発生回路の動作原理を示す説明図、第４図は半導体レー
ザーダイオードによる従来公知の光短パルス発生回路の
動作原理を示す説明図、である。 符号の説明 11,12,13,14……クロック入力端子、21,22,23,24……メ
モリ、2i1,2i2（ｉ＝1,2,3,4）……メモリの１ビットの
ビット位置、31,32,33,34……メモリ読み出し制御端
子、41,42,43,44……メモリ出力端子、51,52,53,54……
第１の電気−光変換素子、６……第２の電気−光変換素
子、７……光分岐器、81,82,83,84……光遅延線、91,9
2,93,94……２入力光ANDゲート、10……光合流器、15…
…光出力端子、121,122,123,124……２入力ANDゲート、
131,132,133,134……電気−光変換素子、16……電気−
光変換素子、17……電気制御信号入力端子、18……光出
力端子、19……半導体レーザーダイオード、25……バイ
アス端子、26……電気制御信号入力端子、27……光出力
端子、Ｔ……クロック周期、Ｎ……並列展開数
図はその動作波形のタイミングチャート、第２図は本発
明の第２の実施例を示すブロック図、第2A図はその動作
波形のタイミングチャート、第３図は従来の光パルス列
発生回路の動作原理を示す説明図、第４図は半導体レー
ザーダイオードによる従来公知の光短パルス発生回路の
動作原理を示す説明図、である。 符号の説明 11,12,13,14……クロック入力端子、21,22,23,24……メ
モリ、2i1,2i2（ｉ＝1,2,3,4）……メモリの１ビットの
ビット位置、31,32,33,34……メモリ読み出し制御端
子、41,42,43,44……メモリ出力端子、51,52,53,54……
第１の電気−光変換素子、６……第２の電気−光変換素
子、７……光分岐器、81,82,83,84……光遅延線、91,9
2,93,94……２入力光ANDゲート、10……光合流器、15…
…光出力端子、121,122,123,124……２入力ANDゲート、
131,132,133,134……電気−光変換素子、16……電気−
光変換素子、17……電気制御信号入力端子、18……光出
力端子、19……半導体レーザーダイオード、25……バイ
アス端子、26……電気制御信号入力端子、27……光出力
端子、Ｔ……クロック周期、Ｎ……並列展開数
Claims (2)
- 【請求項１】各々が発生すべきパルスの有無をパルス列
制御情報として記憶するＮ個のメモリと、周期がＴ秒で
位相がＴ／Ｎ秒ずつずれたＮ個のクロック信号を発生し
て前記Ｎ個のメモリへ順に読み出し信号として入力する
クロック信号発生手段と、前記Ｎ個のメモリからの出力
信号であるパルス列制御情報をそれぞれ入力されて発光
を制御されるＮ個からなる第１の電気−光変換素子と、
周期がＴ秒のクロック信号を入力されてパルス幅がＴ／
Ｎ秒の光短パルスを発生する第２の電気−光変換素子
と、該第２の電気−光変換素子からの光短パルスを入力
とする１入力Ｎ出力の光分岐器と、該光分岐器のＮ出力
端子にそれぞれ接続され、第１番目のものが０秒、第２
番目のものがＴ／Ｎ秒、第３番目のものが2T／Ｎ秒、以
下同様にして第Ｎ番目のものが（Ｎ−１）Ｔ／Ｎ秒、の
遅延量を持つＮ個の光遅延手段と、前記Ｎ個の光遅延手
段の各々からの光短パルスと前記Ｎ個からなる第１の電
気−光変換素子の各々からの光出力信号とをそれぞれ入
力とするＮ個の光ANDゲートと、該Ｎ個の光ANDゲートの
出力信号を入力とするＮ入力１出力の光合流器と、から
成り、 前記第１の電気−光変換素子からの光信号を前記第２の
電気−光変換素子からの光短パルス信号でサンプリング
して前記光合流器から直列の光パルス列として出力する
ようにしたことを特徴とする光パルス列発生回路（但
し、Ｎは自然数）。 - 【請求項２】各々が発生すべきパルスの有無をパルス列
制御情報として記憶するＮ個のメモリと、周期がＴ秒で
位相がＴ／Ｎ秒ずつずれたＮ個のクロック信号を発生し
て前記Ｎ個のメモリへ順に読み出し信号として入力する
クロック信号発生手段と、前記Ｎ個のメモリからの各出
力信号であるパルス列制御情報と前記クロック信号発生
手段からの周期がＴ秒で位相がＴ／Ｎ秒ずつ順次ずれた
Ｎ個のクロック信号を入力とするＮ個の２入力ANDゲー
トと、該Ｎ個の２入力ANDゲートの各々からの出力信号
を入力としてそれぞれがパルス幅Ｔ／Ｎ秒の光短パルス
の発生を制御されるＮ個の電気−光変換素子と、該Ｎ個
の電気−光変換素子からの光出力信号を入力とするＮ入
力１出力の光合流器と、から成り、 前記光合流器の出力として直列の光パルス列を発生する
ようにしたことを特徴とする光パルス列発生回路（但
し、Ｎは自然数）。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60236490A JPH0666731B2 (ja) | 1985-10-24 | 1985-10-24 | 光パルス列発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60236490A JPH0666731B2 (ja) | 1985-10-24 | 1985-10-24 | 光パルス列発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6298818A JPS6298818A (ja) | 1987-05-08 |
| JPH0666731B2 true JPH0666731B2 (ja) | 1994-08-24 |
Family
ID=17001500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60236490A Expired - Fee Related JPH0666731B2 (ja) | 1985-10-24 | 1985-10-24 | 光パルス列発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666731B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07222830A (ja) * | 1994-02-15 | 1995-08-22 | Takefu Tokushu Kozai Kk | クラッドパターヘッド、その製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010229284A (ja) | 2009-03-27 | 2010-10-14 | Fujifilm Corp | 光硬化性組成物 |
| JP5958803B2 (ja) | 2012-03-28 | 2016-08-02 | 富士フイルム株式会社 | 活性光線硬化型インクジェットインク組成物及びその製造方法、インクジェット記録方法、並びに、印刷物 |
-
1985
- 1985-10-24 JP JP60236490A patent/JPH0666731B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07222830A (ja) * | 1994-02-15 | 1995-08-22 | Takefu Tokushu Kozai Kk | クラッドパターヘッド、その製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6298818A (ja) | 1987-05-08 |
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