JPH0662543U - 混成ic装置 - Google Patents

混成ic装置

Info

Publication number
JPH0662543U
JPH0662543U JP010333U JP1033393U JPH0662543U JP H0662543 U JPH0662543 U JP H0662543U JP 010333 U JP010333 U JP 010333U JP 1033393 U JP1033393 U JP 1033393U JP H0662543 U JPH0662543 U JP H0662543U
Authority
JP
Japan
Prior art keywords
hybrid
wiring
substrate
chip
circuit element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP010333U
Other languages
English (en)
Other versions
JP2592869Y2 (ja
Inventor
伸一 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Chemi Con Corp
Original Assignee
Nippon Chemi Con Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Chemi Con Corp filed Critical Nippon Chemi Con Corp
Priority to JP1993010333U priority Critical patent/JP2592869Y2/ja
Publication of JPH0662543U publication Critical patent/JPH0662543U/ja
Application granted granted Critical
Publication of JP2592869Y2 publication Critical patent/JP2592869Y2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19107Disposition of discrete passive components off-chip wires

Landscapes

  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

(57)【要約】 【目的】 絶縁体基板に回路素子を実装した混成IC装
置において、回路素子の電気的特性を安定させると共に
配線基板の配線パターンを高密度かつ効率的に形成可能
とする。 【構成】 混成IC装置であって、AlN基板(1)上
のベアICチップ(3)のダイボンディング領域に銅タ
ングステン板(6)を積層し、該ダイボンディング領域
の周囲のAlN基板(1)上に配線パターンを形成した
プリント基板(2)を接着し、該プリント基板(2)の
配線パターンのセカンドパッド(6a,6b)にベアI
Cチップ(3)と銅タングステン板(7)をワイヤボン
ディング接続し、銅タングステン板(7)に接地電圧ま
たは電源電圧を印加する。

Description

【考案の詳細な説明】
【0001】
【産業上の利用分野】
本考案は混成IC装置に関し、特にAlN等のセラミック基板に回路素子を実 装し配線接続して電子回路を構成した混成IC装置において、該セラミック基板 上に回路素子をダイボンディングするための導電体板と、配線パターンを形成す るためのプリント基板を積層することにより、電気的特性を安定させるとともに 、配線効率を向上させる技術に関する。
【0002】
【従来の技術】
コンピュータのように大量に半導体部品を使用する電子機器においては、IC チップ等の回路素子の集積度を高め、できる限りICチップ間の配線長さを短く して配線の導体抵抗を下げ、遅延時間を減少させて、回路の小型化と信号伝送特 性を向上させることが必要とされている。
【0003】 一般に回路部品は、ICチップ等の回路素子を個別にパッケージに封止した個 別半導体部品が使用されているが、集積度を高めるために、複数の回路素子(チ ップ)を一つのパッケージ内に配置してパッケージ内で直接配線接続して回路を 構成する技術がある。その技術として、配線パターンを形成した絶縁基板等に回 路素子を実装し回路を構成したハイブリッドICまたは混成ICや、半導体基板 上に薄膜技術により集積回路等の回路素子を直接形成したWSI等があるが、W SIは歩留まりや冗長度の点から課題が多く、また採算的にもある程度の量産規 模が必要とされるため、さまざまな必要に応じて柔軟に対応できる混成ICの技 術が重要なものとなっている。
【0004】 一般に、混成ICではガラスエポキシやAlN等のセラミックの絶縁基板上に 配線パターンと共に薄膜抵抗や薄膜コンデンサー等を形成するとともにICチッ プ等の回路素子をダイボンディングし、ICチップと配線パターンをワイヤボン ディング等により接続することにより回路を構成する。さらに、混成ICをプリ ント基板に実装するための外部端子を装着接続し、かつ外部環境から保護するた めに樹脂等で封止する。
【0005】 このような混成ICの配線基板に使用される絶縁基板は、基板本来の役割とい う点では、ダイボンディングされたICチップ等が外部応力等によって破損しな いように硬質で、また回路素子で発生する熱を吸収して放熱させるために熱伝導 率が大きい材料が好ましく、セラミックはその条件を満たすものであった。
【0006】 このため、従来、混成ICの基板としては放熱特性が優れたAlN等のセラミ ック基板が使用されている。そして、ベアICチップのような回路素子をこのよ うなセラミック基板上に接着剤により直接ダイボンディングし、セラミック基板 上に印刷などの方法で形成された配線パターンと配線接続することにより電子回 路を構成していた。
【0007】
【考案が解決しようとする課題】
しかしながら、このような従来の混成ICでは、セラミック基板に直接ICチ ップ等の回路素子がダイボンディングされることになり、ICチップのダイボン ディング面が絶縁されるため、ICチップ裏面の電位が変動しやすく電気的特性 が不安定になり、外部からのノイズ等の影響を受けやすかった。
【0008】 またセラミック基板に直接配線パターンを形成する方法では多層配線を形成す ることが困難で、回路素子相互を効率よく接続し実装効率を高めることが困難で あった。
【0009】 従って、本考案の目的は、混成IC装置において、セラミック基板に搭載した 回路素子裏面の電位を固定し、電気的特性を安定させることにより外部からのノ イズの影響を受けにくいような実装構造を提供することである。
【0010】 また、本考案の他の目的は、混成IC装置において、多層配線によって回路素 子の配線を行なうことができるようにし、もって配線密度の向上および回路素子 の集積度の向上を図ることである。
【0011】
【課題を解決するための手段】
上記問題点の解決のため、本考案によれば、絶縁体基板にチップ回路素子を実 装し配線接続することにより電子回路を構成した混成IC装置において、絶縁体 基板の前記チップ回路素子をダイボンディングする領域に銅タングステン等の導 電体板を積層配置し、回路素子を該導電体板にダイボンディングし、該導電体板 に接地電圧または電源電圧を印加する。
【0012】 また、プリント基板等の多層配線基板を前記絶縁体基板のチップ回路素子周囲 の領域に接着し、該回路素子と該多層配線基板とをワイヤボンディング接続する 。
【0013】
【作用】
このような実装構造により、ICチップ等の回路素子は接地電圧または電源電 圧が印加された導電体板にダイボンディングされるので、ICチップ裏面の電位 が固定され、電気的特性が安定し外部からのノイズによる影響を受けにくくなる 。
【0014】 また、あらかじめ別工程で多層配線を形成したプリント基板を絶縁体基板に接 着し配線層を形成する構造にしたので、セラミック基板上での多層配線が可能と なり、回路素子相互を効率よく配線接続でき、回路素子の実装密度を高めること ができる。
【0015】
【実施例】
以下、図面を参照して本考案の実施例につき説明する。図1は本考案の一実施 例に係わる混成IC装置の一部の実装構造を示す断面図であり、図2はその回路 素子のワイヤボンディング接続の様子を示す部分拡大斜視図である。また、図3 は本考案の混成ICにおいて回路素子を実装した後樹脂封止工程を行なう前の様 子を上面から見た図である。
【0016】 これらの図に示された構造においては、熱伝導性を有しかつ電気絶縁性のAl Nからなるセラミック基板1上に、導電性で熱膨張係数が小さい銅タングステン 板7がメタライズ形成されており、かつ該銅タングステン板7上にベアICチッ プ3がダイボンディングされている。また、ベアICチップ3のダイボンディン グ部分の周囲のAlN基板1上にはプリント基板2が接着されている。
【0017】 このプリント基板2は配線パターンを形成したCu等の導電体からなる配線層 2bとガラスエポキシ等の絶縁体層2aとが積層された多層回路基板となってい る。配線層2bの配線パターンにはセカンドパッド6a、6b等が形成されてい る。セカンドパッド6aはベアICチップ3のボンディングパッド4aとボンデ ィングワイヤ5aによって接続されている。また、セカンドパッド6aは銅タン グステン板7のボンディング部分4bとボンディングワイヤ5bによって接続さ れている。そして、セカンドパッド6aは例えばグランドパターンまたは電源パ ターンと接続することにより、銅タングステン板7には接地電圧または電源電圧 が印加されている。
【0018】 このような構成においては、ベアICチップ3をAlN基板1上の導電性の銅 タングステン板7にダイボンディングし、銅タングステン板7を接地電圧または 電源電圧に接続することにより、ベアICチップ3裏面の電位を固定することが でき、電気的特性が安定し、外部からのノイズの影響を受けにくくなる。
【0019】 また、銅タングステン板7は熱伝導性で熱膨張係数が小さいため、ベアICチ ップ3で発生した熱を効率よくAlN基板1に伝導させ放熱することができ、ま たベアICチップ3の温度上昇時におけるダイボンディング面での熱膨張率の違 いによるベアICチップ3の歪みやクラックの発生を防止することができる。
【0020】 さらに、AlN基板1にプリント基板2を接着積層することにより配線パター ンを形成したので、プリント基板に配線パターンを形成する従来の技術によりA lN基板1上に配線パターンを形成することができ、多層配線など効率的な配線 パターンを形成することも可能となる。
【0021】 なお、本実施例では熱伝導性の絶縁体基板としてAlN基板を使用しているが 、同等の性質を有する基板であれば他の材料でもよく、金属基板に絶縁体膜を形 成したものでもよい。
【0022】 また、本実施例では回路素子のダイボンディング領域に銅タングステン板をメ タライズ形成しているが、導電性かつ熱伝導性で熱膨張係数が小さい材料であれ ば他の材料でもよく、また形成領域はダイボンディング領域に限定されず、絶縁 体基板表面全体に形成しその上にプリント基板を接着してもよい。
【0023】
【考案の効果】
以上のように、本考案によれば、混成ICの回路素子をAlN基板上に銅タン グステン板を介してダイボンディングし、回路素子裏面の電位を固定するから、 回路素子の電気的特性を安定させることができ、外部のノイズの影響を受けにく くなり混成ICの信頼性が向上する。
【0024】 また、熱伝導性で熱膨脹係数が小さい銅タングステン板を介してダイボンディ ングしたので、回路素子で発生した熱を効率よく混成IC基板に伝導することが でき放熱効率が向上するとともに、回路素子の温度上昇時におけるダイボンディ ング面での熱膨張率の違いによる回路素子の歪みやクラックの発生を防止するこ とができ、混成ICの耐久性を向上させることができる。
【0025】 また、プリント基板をAlN基板に接着することにより配線パターンを形成す るので、配線パターンの形成が容易になり製造効率が向上すると共に、多層配線 などにより配線効率を高めることができるので、回路素子の実装密度を高め、混 成ICを小型化することができる。
【図面の簡単な説明】
【図1】本考案の一実施例による混成IC装置の回路素
子実装部分の構造を示す断面的説明図である。
【図2】図1の混成IC装置の一部を詳細に示す拡大断
面斜視図である。
【図3】図1の混成IC装置の配線基板に回路素子を実
装したようすを上面から見た説明図である。
【符号の説明】
1 AlN基板 2 プリント基板 2a 絶縁体層 2b 配線層 3 ベアICチップ 4a、4b ボンディングパッド 5a,5b ボンディングワイヤ 6a,6b セカンドパッド 7 銅タングステン板 8 テストパッド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 9355−4M H01L 23/12 F

Claims (4)

    【実用新案登録請求の範囲】
  1. 【請求項1】 絶縁体基板にチップ回路素子を実装して
    配線接続することにより電子回路を構成した混成IC装
    置において、 前記絶縁体基板上に導電体板が積層配置されており、前
    記チップ回路素子は該導電体板にダイボンディングされ
    ていることを特徴とする混成IC装置。
  2. 【請求項2】 さらに、前記絶縁基板上に配線基板を接
    着し、該配線基板を用いて前記チップ回路素子の配線接
    続を行なうことを特徴とする請求項1に記載の混成IC
    装置。
  3. 【請求項3】 前記導電体板と前記配線基板の電源電圧
    または接地電圧用配線パターンとを電気的に接続したこ
    とを特徴とする請求項2に記載の混成IC装置。
  4. 【請求項4】 前記導電体板は銅タングステン合金から
    なることを特徴とする請求項1から3までのいずれか1
    項に記載の混成ICの装置。
JP1993010333U 1993-02-16 1993-02-16 混成ic装置 Expired - Fee Related JP2592869Y2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1993010333U JP2592869Y2 (ja) 1993-02-16 1993-02-16 混成ic装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1993010333U JP2592869Y2 (ja) 1993-02-16 1993-02-16 混成ic装置

Publications (2)

Publication Number Publication Date
JPH0662543U true JPH0662543U (ja) 1994-09-02
JP2592869Y2 JP2592869Y2 (ja) 1999-03-31

Family

ID=11747281

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1993010333U Expired - Fee Related JP2592869Y2 (ja) 1993-02-16 1993-02-16 混成ic装置

Country Status (1)

Country Link
JP (1) JP2592869Y2 (ja)

Also Published As

Publication number Publication date
JP2592869Y2 (ja) 1999-03-31

Similar Documents

Publication Publication Date Title
JP2642548B2 (ja) 半導体装置およびその製造方法
US6482674B1 (en) Semiconductor package having metal foil die mounting plate
US6005778A (en) Chip stacking and capacitor mounting arrangement including spacers
US6299463B1 (en) Device and method for electrically or thermally coupling to the backsides of integrated circuit dice in chip-on-board applications
EP0498446B1 (en) Multichip packaged semiconductor device and method for manufacturing the same
US6326696B1 (en) Electronic package with interconnected chips
US5598031A (en) Electrically and thermally enhanced package using a separate silicon substrate
JP2592308B2 (ja) 半導体パッケージ及びそれを用いたコンピュータ
KR950024311A (ko) 얇은 회로기판과 반도체 장치가 접합되어 있는 열전도성 지지부재를 갖춘 전자 패키지
JP3943165B2 (ja) チップ・スタックおよびコンデンサ取付の配置
JP2591499B2 (ja) 半導体装置
JPH1056093A (ja) 半導体装置およびその半導体装置を組み込んだ電子装置
JPH0777258B2 (ja) 半導体装置
US20020063331A1 (en) Film carrier semiconductor device
JP2000216550A (ja) 積層プリント配線基板
JP2812014B2 (ja) 半導体装置
JP3253154B2 (ja) 半導体装置用パッケージ及び半導体装置
JPS6220707B2 (ja)
CA2017080C (en) Semiconductor device package structure
JP2592869Y2 (ja) 混成ic装置
JP3048707B2 (ja) 混成集積回路
JP2583507B2 (ja) 半導体実装回路装置
JP3831173B2 (ja) 半導体モジュール
JPH10209332A (ja) 金属基板を含む回路パッケージ及び実装方法
JP2800605B2 (ja) 半導体装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees