JPH0662175A - 密着型２次元イメージセンサ - Google Patents

Abstract

(57)【要約】 【目的】密着型２次元イメージセンサにおいて良好な読
み取り画像を実現する。 【構成】少なくとも非晶質シリコンによるフォトセン
サ，蓄積容量，画素を選択する薄膜トランジスタからな
る画素を２次元に配列した密着型２次元イメージセンサ
において副走査方向の画素数を主走査方向の画素数より
小さくする。 【効果】一主走査線あたりの容量を小さくすることがで
きるので、所定時間内に主走査を確実に行わせることが
でき、信号電荷の十分な検出が可能になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータやファク
シミリへの画像，文字入力、あるいはそのほかの画像情
報を扱う装置への画像情報入力に使用される２次元画像
入力装置に関する。

【０００２】

【従来の技術】従来の画像入力装置としては、光センサ
素子を１次元状に配列したラインセンサを機械的に駆動
して２次元画像を読み取る方式が主なものであった。図
２はその典型的な例である。その主な動作は、以下の通
りである。まず、原稿面の読み取り画像からの反射光を
レンズを通してラインセンサに誘導し、Ｘ方向に１ライ
ン分の画像を読み取る。これは、主走査と呼ばれる。次
にステッピングモータなど機械駆動系を用いてラインセ
ンサをＹ方向に所定距離（画素ピッチ）だけ移動し、上
記の主走査を繰り返す。このラインセンサのＹ方向への
移動は、副走査と呼ばれる。このように主走査と、副走
査を組み合わせて２次元画像を読み取ることができる。
このような基本動作を有する装置としては、イメージス
キャナやファクシミリがあげられる。それらの装置にお
いては、解像度一定で上記主走査方向の長さが副走査方
向の長さよりも短く設定されていた。その主たる理由
は、ラインセンサの長さをできるだけ短くすることによ
り、コスト低減を図ることができたからである。

【０００３】さて、上記のように画像入力装置において
レンズ系や機械駆動系があると、装置の形状特に厚さが
１００mm程度となり、装置の小型化を進める上で障害と
なっていた。また、機械駆動系による副走査は読み取り
速度を規定し、２次元画像の高速読み取りという要求に
応えるには限界があった。これに対し、光センサ素子を
２次元状に配列し、主走査と副走査をいずれも電子スキ
ャンとすることにより、上記の如きレンズ系や、機械駆
動系を不要とし、合わせて画像読み取りの高速化が可能
な密着型の２次元イメージセンサが試みられてきた。こ
の技術の代表的な例は、実開平2−8055 号に見られる。
図３にその基本構成を示す。各画素には、光センサ素子
と蓄積容量が設けられ、画素スイッチ用薄膜トランジス
タ（TFT)と水平スイッチＴＦＴとを組み合わせて画素を
選択する。この２次元センサについて、上記主走査，副
走査に対応する動作は、それぞれ水平スイッチによる信
号線の順次選択，画素スイッチＴＦＴのゲート線の順次
選択である。

【０００４】

【発明が解決しようとする課題】さて、上記密着型２次
元イメージセンサによれば、確かに装置のコンパクト
化，高速化を実現することができた。しかしながら、読
み取り画質を最適とするような構成方法については、考
慮がなされていなかった。たとえば、２次元センサ面
の、長軸あるいは短軸のいずれを主走査方向とすればよ
いか知られていなかった。

【０００５】

【課題を解決するための手段】本発明では、従来のライ
ンセンサでの技術を踏襲せず、主走査方向の長さ（画素
数）を副走査方向の長さ（画素数）よりも長く（大き
く）設定する。

【０００６】

【作用】本発明によれば、主走査線１本あたりの容量を
小さくすることができ、したがって水平スイッチＴＦＴ
の負荷を小さくすることができる。これによりある与え
られた画像読み取り時間に対して、十分な充電動作を確
保でき、信号電荷の検出を確実に行うことができる。

【０００７】

【実施例】以下本発明の一実施例を図１を用いて説明す
る。図１は、本発明による密着型２次元イメージセンサ
の等価回路図である。各画素は、非晶質シリコンＴＦＴ
による画素スイッチ（ＴＭ１１〜ＴＭｎｍ）１，光セン
サとして画素スイッチと同一の作製プロセスで形成が可
能な非晶質シリコン薄膜フォトセンサ２，蓄積容量（Ｃ
１１〜Ｃｎｍ）３から構成される。画素スイッチのゲー
ト電極は、主走査方向（Ｘ方向）に延在した副走査線
（Ｈｉ：ｉ＝１〜ｎ）４に接続されている。各副走査線
には、副走査回路５によって順次画素スイッチをオンす
るパルス電圧が加えられる。また、画素スイッチのドレ
イン電極は、副走査方向（Ｙ方向）に延在した主走査線
（Ｖｉ：ｉ＝１〜ｍ）６に接続されている。この主走査
線は、主走査回路７によって駆動される水平スイッチト
ランジスタ８に接続されている。水平スイッチトランジ
スタとしては、所望の駆動能力が確保できればよく、こ
こでは非晶質シリコンによるＴＦＴを用いた。水平スイ
ッチトランジスタのドレイン電極は共通の出力線９に接
続されている。隣接する２本の主走査線及び２本の副走
査線の間隔は、この例ではいずれも０.１６mmである。
本実施例では、ｍ＝２４０，ｎ＝１４０とした。

【０００８】上記の２次元イメージセンサにおいて、主
走査線数はｍ本、副走査線数はｎ本であるが、本発明で
は、ｍ＞ｎとすることが特長である。これは、読み取り
画質の向上のため、以下のように駆動条件を考慮するこ
とにより考案されたものである。

【０００９】図４に、本発明による密着型２次元イメー
ジセンサの駆動電圧関係を示す。以下では、各画素にお
いて、蓄積容量の一回目の充電が完了し、入射光量に応
じた信号電荷が順次蓄積されるているものとする。

【００１０】まず、時刻０で副走査回路により、副走査
線Ｈ１に接続された画素スイッチＴＦＴ（ＴＭ１１から
ＴＭ１ｍ）をオンとするパルス幅ＴＬの電圧を加える。
次に、主走査回路で水平スイッチトランジスタＴＨ１か
らＴＨｍのゲートを順次開いて画素を選択する。一画素
あたりの選択時間はＴＰ（ほぼＴＬ／ｍに等しい）であ
る。水平スイッチトランジスタＴＨ１のゲートが開いて
いるＴＰの間に、主走査線の容量ＣＶ１および蓄積容量
Ｃ１１はトランジスタＴＨ１を通して２回目の充電がな
される。この充電電荷が読み取り信号電荷である。この
後、水平スイッチトランジスタをＴＨ２からＴＨｍへと
順次オンしていき、最後のトランジスタＴＨｍが閉じる
と同時に副走査線Ｈ１を閉じ、副走査線Ｈ２をオンとす
る。同様に順次画素の選択を行う。これを副走査線Ｈｎ
が選択されるまで繰り返すことにより、ひと通りの２次
元の画像読み取りが終了する。

【００１１】さて、上記によれば全走査時間Ｔ０は、Ｔ
０＝ＴＬ×ｎとなる。Ｔ０は、一般に信号電荷蓄積時間
に関係するので、光センサのダイナミックレンジが大き
いほど、特に暗時の電流値が小さければ小さいほど大き
く取ることができる。従って一画素あたりのアクセス時
間Ｔｐは、Ｔ０／(ｍ×ｎ)と表される。このＴｐの値
は、主走査方向，副走査方向の画素数にはよらない。し
かしながら、時間Ｔｐ中に充電すべき容量の大きさは、
画素数に依存する。すなわち、上記主走査線の容量ＣＶ
は、画素数が大きいほど大きくなる。そして、ＣＶが大
きいほど限られた時間に充電を完了することが困難にな
るので、読み取り信号電荷の検出が不完全になってしま
う。以上により、信号電荷を正確に検出するには、副走
査方向の画素数を、主走査方向の画素数より小さくする
ことが有効であることが判る。

【００１２】次に、本実施例による密着型２次元イメー
ジセンサ基板の作製方法を図５に示した画素部の断面図
を用いて説明する。ガラス基板１０上に、通常のスパッ
タリング法により金属クロム膜を堆積する。これを通常
のフォトリソグラフィによりパターン化し、下部遮光膜
１１を形成する。この後、スパッタリング法により第一
の層間絶縁膜として、酸化シリコン膜１２を堆積する。
次に、スパッタリング法により金属クロムを堆積し、パ
ターン化してＴＦＴのゲート電極１３，非晶質シリコン
フォトセンサ２の下部電極１４及び蓄積容量３の下部電
極１５を形成する。さらに、ＣＶＤ法によりゲート絶縁
膜である窒化シリコン膜１６，半導体能動層のａ−Ｓｉ
１７，オーミックコンタクト層のｎ+ａ−Ｓｉ 膜１８を
堆積し、パターン化する。この上に、スパッタリング法
によりＣｒ／Ａｌ金属２重層を堆積し、ＴＦＴのソース
電極１９，ドレイン電極２０，非晶質シリコンフォトセ
ンサの上部電極２１及び蓄積容量の上部電極２２を形成
する。最後に、ＣＶＤ法により保護層の窒化シリコン膜
２３を堆積し、下部遮光膜と同様に上部遮光膜２４を形
成する。また、上記の各パターン化で電圧供給用配線も
同時に形成される（図示せず）。

【００１３】このセンサ基板を用いて画像読み取りをす
るには、センサ基板，原稿、及び光源を図６のように配
置する。図６（ａ）は反射光検出である。この場合、光
源は基板の裏側に配置される。光源を出た光は、センサ
基板に一定周期で設けられた窓部分を通過し原稿面に到
達する。原稿の画像の濃淡に応じた反射光がフォトセン
サで検出される。図６（ｂ）は透過光検出である。この
場合は、原稿が光源とセンサ基板の間に置かれる。光
は、原稿を透過しその透過光量がフォトセンサに検出さ
れる。

【００１４】図７は、本発明による密着型２次元イメー
ジセンサを用いたイメージスキャナの例である。図２の
従来例のような機械系や光学系が不要なため、厚さ３０
mm程度と、極めてコンパクトな装置が実現されている。

【００１５】図８は、本発明の第２の実施例に用いられ
る駆動電圧関係を示したものである。この実施例による
密着型２次元イメージセンサの等価回路図を図９に示
す。この例では、主走査線を駆動するトランジスタを同
時に動作させ、各主走査線から並列に信号電荷を取りだ
す回路である並列主走査回路２５を有することが特徴で
ある。これによれば、上記主走査線の駆動用トランジス
タの動作（オン）時間をＴＬまで大きくすることができ
る。この場合も、主走査方向の画素数ｍを副走査方向の
画素数ｎより大きくすることにより、走査線の容量を小
さくすることができる。さらに、上記ＴＬの値そのもの
の値を大きく設定（Ｔ０／ｎ＞Ｔ０／ｍ）することがで
きるので、信号をより確実に読み取ることができる。

【００１６】

【発明の効果】以上本発明では、密着型２次元イメージ
センサにおいて主走査線１本あたりの容量を小さくする
ことができる技術を提供する。これにより水平スイッチ
ＴＦＴの負荷を小さくすることができ、ある与えられた
画像読み取り時間に対して十分な充電動作が確保され、
信号電荷の検出を確実に行うことができるという効果を
得る。

【図面の簡単な説明】

【図１】本発明の実施例を説明するための図。

【図２】従来のイメージセンサを説明するための図。

【図３】従来の２次元センサを説明するための図。

【図４】本発明の実施例の駆動電圧関係を示す図。

【図５】本発明の実施例の密着型２次元イメージセンサ
の画素部の断面図。

【図６】画像読み取り時の原稿，光源，センサ基板の配
置。

【図７】本発明によるイメージセンサを用いたイメージ
スキャナの概略斜視図。

【図８】本発明の第２の実施例の駆動電圧関係を示す
図。

【図９】本発明の第２の実施例のイメージセンサの等価
回路図。

【符号の説明】

１…画素スイッチ、２…非晶質シリコンフォトセンサ、
３…蓄積容量、４…副走査線、５…副走査回路、６…主
走査線、７…主走査回路、８…水平スイッチトランジス
タ、９…出力線、１０…ガラス基板、１１…下部遮光
膜、１２…酸化シリコン膜、１３…ＴＦＴのゲート電
極、１４…フォトセンサの下部電極、１５…蓄積容量の
下部電極、１６…ゲート絶縁膜、１７…ａ−Ｓｉ膜、１
８…ｎ+ ａ−Ｓｉ膜、１９…ソース電極、２０…ドレイ
ン電極、２１…フォトセンサの上部電極、２２…蓄積容
量の上部電極、２３…保護層、２４…上部遮光膜、２５
…並列主走査回路、２６…主走査線の容量。

Claims (4)

【特許請求の範囲】
1. 【請求項１】少なくとも受光用センサ素子と、スイッチ
   ング用薄膜トランジスタからなる画素を複数個備え、そ
   れぞれの画素におけるスイッチング用薄膜トランジスタ
   のゲート電極に接続され主走査方向と平行に延在した副
   走査線と、該副走査線及び該副走査線に接続された上記
   画素列を複数個副走査方向に配列し、上記各画素のスイ
   ッチング用薄膜トランジスタのドレイン電極に接続され
   副走査方向と平行に延在した複数個の主走査線からなる
   密着型２次元イメージセンサにおいて、上記主走査方向
   の画素数が、上記副走査方向の画素数よりも大きいこと
   を特徴とする密着型２次元イメージセンサ。
2. 【請求項２】上記受光用センサ素子が、非晶質シリコン
   薄膜フォトセンサであり、上記各画素には、信号電荷蓄
   積用の蓄積容量を具備することを特徴とする請求項１記
   載の密着型２次元イメージセンサ。
3. 【請求項３】上記主走査によって得られる少なくとも１
   ライン分の画像信号を並列に読み出す機能を有すること
   を特徴とする請求項１乃至２のいずれか記載の密着型２
   次元イメージセンサ。
4. 【請求項４】請求項１乃至３のいずれか記載の密着型２
   次元イメージセンサを用いた文書，画像読み取り装置。